JP2012069926A - プリント配線板及びプリント配線板の製造方法 - Google Patents

プリント配線板及びプリント配線板の製造方法 Download PDF

Info

Publication number
JP2012069926A
JP2012069926A JP2011179349A JP2011179349A JP2012069926A JP 2012069926 A JP2012069926 A JP 2012069926A JP 2011179349 A JP2011179349 A JP 2011179349A JP 2011179349 A JP2011179349 A JP 2011179349A JP 2012069926 A JP2012069926 A JP 2012069926A
Authority
JP
Japan
Prior art keywords
core substrate
interlayer insulating
wiring board
printed wiring
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011179349A
Other languages
English (en)
Inventor
Masatome Takada
昌留 高田
Fusaji Nagaya
不三二 長屋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Priority to JP2011179349A priority Critical patent/JP2012069926A/ja
Publication of JP2012069926A publication Critical patent/JP2012069926A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4602Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894Materials of the insulating layers or coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203Fillers and particles
    • H05K2201/0206Materials
    • H05K2201/0209Inorganic, non-metallic particles
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09009Substrate related
    • H05K2201/09136Means for correcting warpage
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09827Tapered, e.g. tapered hole, via or groove
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09854Hole or via having special cross-section, e.g. elliptical
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • Y10T29/49165Manufacturing circuit on or in base by forming conductive walled aperture in base

Abstract

【課題】芯材を備えない層間絶縁層をコア基板に積層しても反りの生じないプリント配線板を提供する。
【解決手段】ガラスクロスの芯材にガラスエポキシ樹脂を含浸させたコア基板30に無機粒子を添加して、熱膨張係数(CTE)を20〜40ppmまで低下させている。そして、コア基板30の厚みaを0.2mmに、上面側の第1層間絶縁層50Aの厚みbを0.1mmに、下面側の第2層間絶縁層50Bの厚みcを0.1mmに設定してある。これにより、薄いコア基板30と、芯材を備えない層間絶縁層50A、50Bとを用いて、プリント配線板に反りを発生させない。
【選択図】図6

Description

本発明は、スルーホールを介して表裏を電気的接続させるコア基板に絶縁層を設けたプリント配線板に関し、特に、ICチップなどの電子部品を載置するパッケージ基板に好適に用い得るプリント配線板及び該プリント配線板の製造方法に関するものである。
電子部品を載置するパッケージ基板として、ガラス繊維などの芯材を備えるコア基板に、芯材を備えるプリプレグを積層したプリント配線板が広く用いられている。特許文献1には、コア基板にプリプレグを積層した複合基板において、プリプレグからなる層間絶縁層の弾性率をコア基板よりも小さくすることが開示されている。特許文献2には、コア基板にビルドアップ層を積層した多層プリント配線板において、ビルドアップ層の熱膨張係数を70ppm/℃以下にすることが開示されている。特許文献3には、片面基板を積層した多層回路基板において、層間絶縁層の熱膨張係数を35ppm以下にすることが開示されている。特許文献4には、コア基板と第1、第2層間絶縁層との厚みを調整することが開示されている。特許文献5には、プリント配線板上に熱膨張係数6〜13ppmの熱膨張緩和シートを積層することが開示されている。
特開2007−329441号公報 特開2004−281695号公報 特開2008−277721号公報 特開2008−244189号公報 特開2001−274556号公報
近年、電子部品の小型化やICチップの周波数が3GHz以上の高周波数になってきたため、IC搭載用基板の薄型化や配線の高密度化に伴うファインパターン配線形成と、発熱量増加による熱応力低減のための放熱が必要となってきた。そこで、基板を薄くしても反りが生じないファインパターン配線の形成が可能な基板が必要となる。
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、ガラス繊維等の芯材を備えない層間絶縁層をコア基板に積層しても反りの生じないプリント配線板、及び、該プリント配線板の製造方法を提供することにある。
請求項1に記載の発明は、
第1面と該第1面の裏面側の第2面とを有し、貫通孔を備えるコア基板と、
前記コア基板の前記第1面上に形成された第1導体回路と、
前記コア基板の前記第2面上に形成された第2導体回路と、
前記貫通孔に形成されている前記第1導体回路と第2導体回路とを接続するスルーホール導体と、
前記コア基板の第1面上に形成されている少なくとも1つの第1層間絶縁層と、
前記コア基板の第2面上に形成されている少なくとも1つの第2層間絶縁層と、からなるプリント配線板であって、
前記コア基板の熱膨張係数がα(1/K)、前記コア基板のヤング率がE(GPa)、前記コア基板の厚みがa(mm)、各第1層間絶縁層の厚みの和がb(mm)、各第2層間絶縁層の厚みの和がc(mm)であるとき、前記α、前記E、前記a、前記b、前記cは以下の関係式を満足する。
α/(E×(a+b+c))=0.5×10−6〜2.5×10−6/GPa・mm・K
が成立することを技術的特徴とする。
コア基板に無機粒子を添加して、熱膨張係数を下げると共に、コア基板と少なくとも1つの各第1層間絶縁層及び少なくとも1つの各第2層間絶縁層の厚みを調整し、α/(E×(a+b+c))=0.5×10−6〜2.5×10−6/GPa・mm・Kを成立させることで、低熱膨張係数の薄いコア基板と、ガラス繊維等の芯材を備えない層間絶縁層とを用いて、プリント配線板に反りを発生させないと予測される。ここで、コア基板のスルーホール導体が、第1面上に形成された第1導体回路と、第2面上に形成された第2導体回路と、貫通孔内部にめっき充填して成り第1導体回路と第2導体回路を接続しているため、スルーホール導体により放熱性が向上し、プリント配線板の反りを抑えることができると推測される。薄いコア基板に、ガラス繊維等の芯材を備えない層間絶縁層を積層することで、ファインパターン配線の形成が可能で、プリント配線板を薄くし、放熱性を改善できると予測される。
本発明の実施例1に係るプリント配線板の製造工程図である。 実施例1のプリント配線板の製造工程図である。 実施例1のプリント配線板の製造工程図である。 実施例1のプリント配線板の製造工程図である。 実施例1のプリント配線板の製造工程図である。 実施例1に係るプリント配線板の断面図である。 ICチップを実装した状態の実施例1に係るプリント配線板の断面図である。 実施例1の別例の断面図である。 実施例3に係るプリント配線板の断面図である。 図10(A)は反り量を説明するための模式図であり、図10(B)は重心を説明するための模式図である。 実施例2で反り量を試験した結果を示す図表である。 実施例2で用いたコア基板のガラスクロスの構成を示す図表である。
[実施例1]
次に、本発明の実施例1に係るプリント配線板10の構成について、図1〜図7を参照して説明する。図6は、該プリント配線板10の断面図を、図7は、図6に示すプリント配線板10にICチップ80を取り付けた状態を示している。図6に示すように、プリント配線板10では、コア基板30の表面に導体回路34が形成されている。コア基板30の表面と裏面とはスルーホール導体36を介して接続されている。スルーホール導体36は、上面(第1面)側から下面(第2面)に向けてテーパーしている第1導体部36aと、下面(第2面)側から第1面に向けてテーパーしている第2導体部36bとからなる。コア基板30の上面(第1面)に、バイアホール60及び導体回路58の形成された第1層間絶縁層50Aが配設され、下面(第2面)に、バイアホール60及び導体回路58の形成された第2層間絶縁層50Bが配設されている。該バイアホール60及び導体回路58の上層にはソルダーレジスト層70が形成されている。上面(第1面)側のソルダーレジスト層70の開口71には、半田バンプ76Uが形成され、下面(第2面)側のソルダーレジスト層70の開口には、半田バンプ76Dが形成されている。図7に示すように、上面側の半田バンプ76Dに、ICチップ80のパッド82が接続される。
実施例1では、ガラスクロスの芯材にエポキシ樹脂を含浸させたコア基板30にシリカ又はアルミナから成る無機粒子を20wt%〜40wt添加して、熱膨張係数(α)を5×10−6(1/K)〜8×10−6(1/K)まで低下させている。そして、コア基板30のヤング率(E)は22GPaに設定されている。また、ガラス転位点を既存のものよりも高めている。ここで、コア基板30は厚みaを0.15mmに調整してある。上面側の第1層間絶縁層50Aは厚みbを0.02mmに、下面側の第2層間絶縁層50Bは同様に、厚みcを0.02mmに設定されている。
これにより、実施例1のプリント配線板10は、
α/(E×(a+b+c))=0.9×10−6〜1.7×10−6/GPa・mm・Kを成立させている。
上記関係を成立させることで、薄いコア基板30と、芯材を備えない第1層間絶縁層50A、第2層間絶縁層50Bとを用いて、プリント配線板に反りを発生させない。ここで、コア基板30のスルーホール導体36が、上面(第1面)側から下面(第2面)に向けてテーパーしている第1導体部36aと、下面(第2面)側から第1面に向けてテーパーしている第2導体部36bとからなるため、該スルーホール導体36によりコア基板30の反りを抑えることができると予測される。薄いコア基板に、芯材を備えず薄い層間絶縁層を積層することで、プリント配線板を薄くし、放熱性を高めることができると推測される。
コア基板の厚みと層間絶縁層の厚みの和が0.08mm〜0.60mmの範囲では、コア基板の厚みは0.06mm〜0.40mmであることが望ましい。さらに、第1層間絶縁層と第2層間絶縁層のそれぞれの厚みが0.01mm〜0.10mmであることが望ましい。コア基板の厚みが0.06mm未満の場合、コア基板の熱膨張係数、ヤング率を調整してもプリント配線板の反りを防止することはできないと推測される。一方、コア基板の厚みが0.40mmを超える場合、第1層間絶縁層と第2層間絶縁層のそれぞれの厚みが薄すぎて、絶縁性を確保できなくなると推測される。
スルーホール導体は最大外径(コア基板の表面部での径)dが70〜150μmであることが望ましい。70μm未満では、スルーホール導体の第1導体部と第2導体部とを中央部に向けて縮径させた場合に、第1導体部と第2導体部の接続不良が発生する可能性がある。150μmを越えると、スルーホールの配線密度を下がり、ファインピッチを実現できなくなると推測される。ここで、スルーホール導体は、コア基板に1%〜5%配置することが望ましい。1%未満では、スルーホールの配線密度が下がり、ファインピッチを実現できなくなる可能性がある。5%を越えると、コア基板の剛性が下がり、反りの発生を防ぐことが難しくなると推測される。
引き続き、図6を参照して上述したプリント配線板10の製造方法について図1〜図6を参照して説明する。
(1)ガラスエポキシ樹脂またはBT(ビスマレイミドトリアジン)樹脂をガラスクロス等の芯材に含浸させ、樹脂中に平均粒子径0.3μmのシリカ又はアルミナから成る無機粒子を20〜40重量%添加して、熱膨張係数(CTE)を5×10−6(1/K)〜8×10−6(1/K)まで低下させた厚さ0.15mmの絶縁性基板30を用いる。この絶縁性基板30の両面に3〜5μmの銅箔32がラミネートされている銅張積層板30Aを出発材料とする(図1(A))。まず、上面(第1面)側からレーザを照射し、スルーホール形成位置に第1面側から第2面に向けて縮径するテーパーから成る第1開口31aを形成する(図1(B))。引き続き、下面(第2面)側からレーザを照射し、スルーホール形成位置に第2面側から第1面に向けて縮径するテーパーから成る第2開口31bを形成することで、第1開口31a及び第2開口31bから成るスルーホール用通孔31を設ける(図1(C))。テーパーしているとは、コア基板の中心に向かって第1開口31aおよび第2開口31bが除除に小さくなることを含んでいる。
実施例1では、絶縁性基板30の厚みが0.15mmと薄いため、上面、下面の2回に分けてレーザを照射しなくても1度で開口を形成することはできるが、レーザの出力を下げて2回に分けて通孔を形成することで、 第2面に向けて縮径するテーパーから成る第1開口31a、第1面に向けて縮径するテーパーから成る第2開口31bを形成し、後述する工程で、中央部に向けて縮径する第1導体部36a、第2導体部36bからなるスルーホール導体を形成する。
(2)基板30表面に、パラジウム触媒(アトテック製)を付与し、無電解銅めっきを施すことにより、基板表面及びスルーホール用通孔31側壁に厚さ0.6μmの無電解銅めっき膜33を形成する(図1(D))。
(3)市販の感光性フィルムを張り付け、マスクを載置して露光・現像処理し、導体回路とスルーホール導体を形成する部分の無電解めっき膜33が露出する所定パターンのめっきレジスト35を形成する(図1(E))。
(4)下記条件で電解めっきを施し、スルーホール用通孔31内、及び、基板30のめっきレジスト35非形成部に電解銅めっき37を形成する(図2(A))。
〔電解めっき水溶液〕
硫酸 180 g/l
硫酸銅 80 g/l
添加剤(アトテックジャパン製、商品名:カパラシドGL)
1 ml/l
〔電解めっき条件〕
電流密度 1A/dm
時間 70分
温度 室温
(5)そして、めっきレジスト35を5%KOHで剥離後、めっきレジストを形成していた部分の無電解めっき膜33と銅箔32を、塩化第2銅を主成分とするエッチング液にて溶解除去し、スルーホールランド36cを含む導体回路34を形成する(図2(B))。
(6)導体回路34およびスルーホールランド36cの表面をエッチング液で粗化し粗化層(凹凸層)34αを形成する(図2(C))。
(7)基板30の上面(第1面)及び下面(第2面)に、芯材を備えず基板より少し小さめの層間絶縁層用樹脂フィルム(味の素社製:商品名;ABF−45SH)を基板上に載置し、圧力0.45MPa、温度80℃、圧着時間10秒の条件で仮圧着して裁断した後、さらに、以下の方法により真空ラミネーター装置を用いて貼り付けることにより第1層間絶縁層50A、第2層間絶縁層50Bを形成する(図2(D))。すなわち、層間絶縁層用樹脂フィルムを基板上に、真空度67Pa、圧力0.47MPa、温度85℃、圧着時間60秒の条件で本圧着し、その後、170℃で40分間熱硬化させた。図6を参照して上述したようにコア基板30は厚みaを0.15mmに、上面側の第1層間絶縁層50Aは厚みbを0.02mmに、下面側の第2層間絶縁層50Bは厚みcを0.02mmに設定されている。
(8)次に、波長10.4μmのCO2 ガスレーザにて、ビーム径4.0mm、トップハットモード、パルス幅3〜30μ秒、マスクの貫通孔の径1.0〜5.0mm、1〜3ショットの条件で層間絶縁層50A、50Bにバイアホール用開口51を形成する(図2(E))。
(9)バイアホール用開口51を形成した基板を、60g/lの過マンガン酸を含む80℃の溶液に10分間浸漬し、層間絶縁層50A、50Bの表面に存在する粒子を除去することにより、バイアホール用開口51の内壁を含む層間絶縁層50A、50Bの表面を粗化し粗化面50αを形成する(図3(A))。
(10)次に、上記処理を終えた基板を、中和溶液(シプレイ社製)に浸漬してから水洗いする。さらに、粗面化処理(粗化深さ3μm)した該基板の表面に、パラジウム触媒を付与することにより、層間絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。すなわち、上記基板を塩化パラジウム(PbCl2 )と塩化第一スズ(SnCl2 )とを含む触媒液中に浸漬し、パラジウム金属を析出させることにより触媒を付与する。
(11)次に、上村工業社製の無電解銅めっき水溶液(スルカップPEA)中に、触媒を付与した基板を浸漬して、粗面全体に厚さ0.3〜3.0μmの無電解銅めっき膜を形成し、バイアホール用開口51の内壁を含む第1層間絶縁層50A、第2層間絶縁層50Bの表面に無電解銅めっき膜52の形成された基板を得る(図3(B))。
(12)無電解銅めっき膜52が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して、110mJ/cm2 で露光し、0.8%炭酸ナトリウム水溶液で現像処理することにより、厚さ25μmのめっきレジスト54を設ける(図3(C))。
(13)基板を50℃の水で洗浄して脱脂し、25℃の水で水洗後、さらに硫酸で洗浄してから、以下の条件で電解めっきを施し、めっきレジスト54非形成部に、厚さ15μmの電解銅めっき膜56を形成した(図4(A))。
〔電解めっき液〕
硫酸 2.24 mol/l
硫酸銅 0.26 mol/l
添加剤 19.5 ml/l
(アトテックジャパン社製、カパラシドGL)
〔電解めっき条件〕
電流密度 1 A/dm2
時間 70 分
温度 22±2 ℃
(14)さらに、めっきレジスト54を5%KOHで剥離除去した後、そのめっきレジスト下の無電解めっき膜を硫酸と過酸化水素との混合液でエッチング処理して溶解除去し、導体回路58及びバイアホール60とする(図4(B))。
(15)ついで、上記(4)と同様の処理を行い、導体回路58及びバイアホール60の表面を粗化し粗化面58αを形成する(図4(C))。
(16)次に、多層配線基板の両面に、市販のソルダーレジスト組成物70を20μmの厚さで塗布し、乾燥処理を行った後、ソルダーレジスト開口部のパターンが描画された厚さ5mmのフォトマスクをソルダーレジスト層70に密着させて紫外線で露光し、DMTG溶液で現像処理し、上面側に小径の開口71、下面側に大径の開口71を形成する(図5(A))。さらに、加熱処理を行ってソルダーレジスト層を硬化させ、開口を有し、その厚さが15〜25μmのソルダーレジストパターン層を形成する。
(17)次に、ソルダーレジスト層70を形成した基板を無電解ニッケルめっき液に浸漬して、開口部71に厚さ5μmのニッケルめっき層72を形成する。さらに、その基板を無電解金めっき液に浸漬して、ニッケルめっき層72上に、厚さ0.03μmの金めっき層74を形成する(図5(B))。ニッケル−金層以外にも、ニッケル−パラジウム−金層、スズ、貴金属層(金、銀、パラジウム、白金など)の単層を形成してもよい。
(18)開口71内にフラックス78を塗布した後、上面側ソルダーレジスト層70の開口71に小径半田ボール77Uを搭載し、下面側ソルダーレジスト層70の開口71に大径半田ボール77Dを搭載し(図5(C))、リフローすることにより上面に半田バンプ76Uを、下面側に半田バンプ76Dを形成する(図6)。
(19)プリント配線板10にICチップ80を載置し、リフローを行うことで、半田バンプ76Uを介してプリント配線板の接続パッドとICチップ80の電極82が接続される(図7)。
図8は、実施例1の別例を示す。別例では、スルーホール導体36の第1導体部36aを構成する第1開口31aの重心を通り前記コア基板の第1面に垂直な直線ALと、第2導体部36bを構成する第2開口31bの重心を通りコア基板の第1面に垂直な直線BLとはオフセットしている。ここで、重心とは図10(B)に示すように、円形の開口に於ける長径(最長径部分)と短径(最短径部分)との交点を意味する。
[実施例2]
実施例2で、実施例1と同様に形成すると共に、コア基板の厚み(a)、第1層間絶縁層の厚み(b)、第2層間絶縁層の厚み(c)、コア基板の熱膨張係数(CTE)、コア基板のヤング率(E)を変えて、反り量を測定した結果を図11中に示す。ただし、第1層間樹脂絶縁層、第2層間樹脂絶縁層はそれぞれ1層でも複数層でもよい。プリント配線板は、12mm×12mmの大きさで、反り量は、図10(A)中に示すようにプリント配線板の外端部から、一番反った部位までのプリント配線板の垂直方向での距離を、温度25℃と260℃とで測定した。ここで、反り量が±100μm(ここで、+とは凹形状で上側への反り量を、−とは凹形状で下側への反り量を意味する)を越えると、ICチップの実装精度が低下するため、反り量を100μm以下に抑える必要がある。なお、反り量はシュミレーションにより計算した値である。
[実施例2−1]
コア基板の熱膨張係数(CTE)8.61、コア基板のヤング率(E)19.1(Gpa)、コア基板の厚み(a)0.15(mm)、第1層間絶縁層の厚み(b)0.03(mm)、第2層間絶縁層の厚み(c)0.03(mm)にした。コア基板の構造は、BT(ビスマレイミドトリアジン)イミド系樹脂、ガラスクロスは熱膨張率2.4(1/K)のSガラス(図12参照)、フィラーはSiO2を30%含む。実施例2−1では、CTE/(E×(a+b+c))=2.15×10−6/GPa・mm・K,反り量は100μm以下の81μmであった。
[実施例2−2]
コア基板の熱膨張係数(CTE)6.18(1/K)、コア基板のヤング率(E)26(Gpa)、コア基板の厚み(a)0.1(mm)、第1層間絶縁層の厚み(b)0.04(mm)、第2層間絶縁層の厚み(c)0.04(mm)にした。コア基板の構造は、変性エポキシ(低熱膨張のエポキシ系樹脂)、ガラスクロスは熱膨張率2.4(1/K)のSガラス(図12参照)、フィラーはSiO2を30%含む。実施例2−2では、CTE/(E×(a+b+c))=1.32×10−6/GPa・mm・K,反り量は79μmであった。
[実施例2−3]
コア基板の熱膨張係数(CTE)6.18(1/K)、コア基板のヤング率(E)26(Gpa)、コア基板の厚み(a)0.15(mm)、第1層間絶縁層の厚み(b)0.03(mm)、第2層間絶縁層の厚み(c)0.03(mm)にした。コア基板の構造は、変性エポキシ(低熱膨張のエポキシ系樹脂)、ガラスクロスは熱膨張率2.4(1/K)のSガラス(図12参照)、フィラーはSiO2を30%含む。実施例2−3では、CTE/(E×(a+b+c))=1.13×10−6/GPa・mm・K,反り量は70μmであった。
[実施例2−4]
コア基板の熱膨張係数(CTE)6.18(1/K)、コア基板のヤング率(E)26(Gpa)、コア基板の厚み(a)0.2(mm)、第1層間絶縁層の厚み(b)0.04(mm)、第2層間絶縁層の厚み(c)0.04(mm)にした。コア基板の構造は、変性エポキシ(低熱膨張のエポキシ系樹脂)、ガラスクロスは熱膨張率2.4(1/K)のSガラス(図12参照)、フィラーはSiO2を30%含む。実施例2−4では、CTE/(E×(a+b+c))=0.85×10−6/GPa・mm・K,反り量は64μmであった。
[実施例2−5]
コア基板の熱膨張係数(CTE)6.18(1/K)、コア基板のヤング率(E)26(Gpa)、コア基板の厚み(a)0.25(mm)、第1層間絶縁層の厚み(b)0.03(mm)、第2層間絶縁層の厚み(c)0.03(mm)にした。コア基板の構造は、変性エポキシ(低熱膨張のエポキシ系樹脂)、ガラスクロスは熱膨張率2.4(1/K)のSガラス(図12参照)、フィラーはSiO2を30%含む。実施例2−5では、CTE/(E×(a+b+c))=0.77×10−6/GPa・mm・K,反り量は61μmであった。
[実施例2−6]
コア基板の熱膨張係数(CTE)6.18(1/K)、コア基板のヤング率(E)26(Gpa)、コア基板の厚み(a)0.3(mm)、第1層間絶縁層の厚み(b)0.025(mm)、第2層間絶縁層の厚み(c)0.025(mm)にした。コア基板の構造は、変性エポキシ(低熱膨張のエポキシ系樹脂)、ガラスクロスは熱膨張率2.4(1/K)のSガラス(図12参照)、フィラーはSiO2を30%含む。実施例2−6では、CTE/(E×(a+b+c))=0.68×10−6/GPa・mm・K,反り量は55μmであった。
[実施例2−7]
コア基板の熱膨張係数(CTE)6.18(1/K)、コア基板のヤング率(E)26(Gpa)、コア基板の厚み(a)0.25(mm)、第1層間絶縁層の厚み(b)0.04(mm)、第2層間絶縁層の厚み(c)0.04(mm)にした。コア基板の構造は、変性エポキシ(低熱膨張のエポキシ系樹脂)、ガラスクロスは熱膨張率2.4(1/K)のSガラス(図12参照)、フィラーはSiO2を30%含む。実施例2−7では、CTE/(E×(a+b+c))=0.72×10−6/GPa・mm・K,反り量は56μmであった。
[実施例2−8]
コア基板の熱膨張係数(CTE)8.61(1/K)、コア基板のヤング率(E)19.1(Gpa)、コア基板の厚み(a)0.15(mm)、第1層間絶縁層の厚み(b)0.04(mm)、第2層間絶縁層の厚み(c)0.04(mm)にした。コア基板の構造は、BT(ビスマレイミドトリアジン)イミド系樹脂、ガラスクロスは熱膨張率2.4(1/K)のSガラス(図12参照)、フィラーはSiO2を30%含む。実施例2−8では、CTE/(E×(a+b+c))=1.96×10−6/GPa・mm・K,反り量は82μmであった。
[実施例2−9]
コア基板の熱膨張係数(CTE)8.61(1/K)、コア基板のヤング率(E)19.1(Gpa)、コア基板の厚み(a)0.2(mm)、第1層間絶縁層の厚み(b)0.04(mm)、第2層間絶縁層の厚み(c)0.04(mm)にした。コア基板の構造は、BT(ビスマレイミドトリアジン)イミド系樹脂、ガラスクロスは熱膨張率2.4(1/K)のSガラス(図12参照)、フィラーはSiO2を30%含む。実施例2−9では、CTE/(E×(a+b+c))=1.61×10−6/GPa・mm・K,反り量は76μmであった。
[実施例2−10]
コア基板の熱膨張係数(CTE)8.61(1/K)、コア基板のヤング率(E)19.1(Gpa)、コア基板の厚み(a)0.1(mm)、第1層間絶縁層の厚み(b)0.04(mm)、第2層間絶縁層の厚み(c)0.04(mm)にした。コア基板の構造は、BT(ビスマレイミドトリアジン)イミド系樹脂、ガラスクロスは熱膨張率2.4(1/K)のSガラス(図12参照)、フィラーはSiO2を30%含む。実施例2−10では、CTE/(E×(a+b+c))=2.50×10−6/GPa・mm・K,反り量は85μmであった。
[比較例1]
コア基板の熱膨張係数(CTE)12.21(1/K)、コア基板のヤング率(E)9.6(Gpa)、コア基板の厚み(a)0.1(mm)、第1層間絶縁層の厚み(b)0.04(mm)、第2層間絶縁層の厚み(c)0.04(mm)にした。コア基板の構造は、変性エポキシ(低熱膨張のエポキシ系樹脂)、ガラスクロスは熱膨張率4.5(1/K)のEガラス(図12参照)、フィラーはSiO2、Al2O3を25%含む。比較例1では、CTE/(E×(a+b+c))=7.07×10−6/GPa・mm・K,反り量は100μmであった。
[比較例2]
コア基板の熱膨張係数(CTE)12.35(1/K)、コア基板のヤング率(E)13.2(Gpa)、コア基板の厚み(a)0.1(mm)、第1層間絶縁層の厚み(b)0.04(mm)、第2層間絶縁層の厚み(c)0.04(mm)にした。コア基板の構造は、BT(ビスマレイミドトリアジン)イミド系樹脂、ガラスクロスは熱膨張率4.5(1/K)のEガラス(図12参照)、フィラーはSiO2を25%含む。比較例1では、CTE/(E×(a+b+c))=5.20×10−6/GPa・mm・K,反り量は100μmを超える136μmであった。
[比較例3]
コア基板の熱膨張係数(CTE)8.61(1/K)、コア基板のヤング率(E)19.1(Gpa)、コア基板の厚み(a)0.05(mm)、第1層間絶縁層の厚み(b)0.06(mm)、第2層間絶縁層の厚み(c)0.06(mm)にした。コア基板の構造は、BT(ビスマレイミドトリアジン)イミド系樹脂、ガラスクロスは熱膨張率2.4(1/K)のSガラス(図12参照)、フィラーはSiO2を30%含む。比較例3では、CTE/(E×(a+b+c))=2.65×10−6/GPa・mm・K,反り量は100μmを超える145μmであった。
[参考例1]
コア基板の熱膨張係数(CTE)6.18(1/K)、コア基板のヤング率(E)26(Gpa)、コア基板の厚み(a)0.5(mm)、第1層間絶縁層の厚み(b)0.04(mm)、第2層間絶縁層の厚み(c)0.04(mm)にした。コア基板の構造は、変性エポキシ(低熱膨張のエポキシ系樹脂)、ガラスクロスは熱膨張率2.4(1/K)のSガラス(図12参照)、フィラーはSiO2を30%含む。参考例1では、CTE/(E×(a+b+c))=0.41×10−6/GPa・mm・K,反り量は51μmであった。
実施例2−1〜実施例2−10に示すように、コア基板の熱膨張係数を下げると共に、コア基板と第1層間絶縁層及び第2層間絶縁層の厚みを調整し、CTE/(E×(a+b+c))=0.5×10−6〜2.5×10−6/GPa・mm・Kを成立させることで、プリント配線板に100μm以上の反りを発生させないと推定される。なお、コア基板の厚みを0.06mm未満にすると、CTE/(E×(a+b+c))=0.5×10−6〜2.5×10−6/GPa・mm・Kを満たしても、反り量を±100μm以下に抑えることができなく成ると推定される。また、参考例1に示すようにCTE/(E×(a+b+c))=0.5×10−6/GPa・mm・K未満の場合、反り量を100μm以下に抑えることができるが、コア基板の厚みを0.4mm以上に設定する必要があり、総厚みを薄くする本願の目的を達成できなくなると予想される。
[実施例3]
実施例1では、コア基板30の上に第1層間絶縁層50A、第2層間絶縁層50Bが一層設けられた。これに対して、実施例3では、コア基板30の上に、第1面(上面)側に2層の第1層間絶縁層50A、150Aが、第2面(下面)側に2層の第2層間絶縁層50B、150Bが設けられる。層間絶縁層150A、150Bには、バイアホール160及び導体回路158が形成される。実施例3のように、2層以上の層間絶縁層を備える場合でも、第1面(上面)側の下側第1層間絶縁層50Aの厚みB1と、上側第1層間絶縁層150Aの厚みB2とを加えたb、第2面(下面)側の下側第2層間絶縁層50Bの厚みC1と、上側第2層間絶縁層150Bの厚みC2とを加えたcが、実施例1と同様に、
α/(E×(a+b+c))=0.5×10−6〜2.5×10−6/GPa・mm・K
を成立させることで、反りの発生を抑えることができると推測される。
実施例2−1〜実施例2−10は、第1層間樹脂絶縁層および第2層間樹脂絶縁層は、実施例1と同様に1層づつでもいいし、実施例3と同様にそれぞれ2層以上の複数層でもよい。
10 プリント配線板
30 絶縁性基板
31 バイアホール用通孔
31a 第1開口
31b 第2開口
34 導体回路
36 バイアホール導体
36a 第1導体部
36b 第2導体部
36c バイアホールランド
50A 第1層間絶縁層
50B 第2層間絶縁層
58 導体回路
60 バイアホール
70 ソルダーレジスト層

Claims (25)

  1. 第1面と該第1面の裏面側の第2面とを有し、貫通孔を備えるコア基板と、
    前記コア基板の前記第1面上に形成された第1導体回路と、
    前記コア基板の前記第2面上に形成された第2導体回路と、
    前記貫通孔に形成されている前記第1導体回路と第2導体回路とを接続するスルーホール導体と、
    前記コア基板の第1面上に形成されている少なくとも1つの第1層間絶縁層と、
    前記コア基板の第2面上に形成されている少なくとも1つの第2層間絶縁層と、からなるプリント配線板であって、
    前記コア基板の熱膨張係数がα(1/K)、前記コア基板のヤング率がE(GPa)、前記コア基板の厚みがa(mm)、各第1層間絶縁層の厚みの和がb(mm)、各第2層間絶縁層の厚みの和がc(mm)であるとき、前記α、前記E、前記a、前記b、前記cは以下の関係式を満足する。
    α/(E×(a+b+c))=0.5×10−6〜2.5×10−6/GPa・mm・K
  2. 請求項1のプリント配線板において、前記コア基板は、ガラス繊維、無機粒子および樹脂から成る。
  3. 請求項1のプリント配線板において、前記コア基板は、無機粒子を20wt%〜40wt%含有する。
  4. 請求項2のプリント配線板において、前記無機粒子が、シリカ又はアルミナからなる。
  5. 請求項1のプリント配線板において、前記層間絶縁層は、ガラス繊維を含有しない。
  6. 請求項1のプリント配線板において、前記貫通孔は、前記第1面に第1開口を有する第1開口部と前記第2面に第2開口を有する第2開口部からなり、前記第1開口部は前記第1面から前記第2面に向かってテーパーしているとともに前記第2開口部は前記第2面から前記第1面に向かってテーパーしていて、前記第1開口部と第2開口部は前記コア基板の内部で繋がっている。
  7. 請求項1のプリント配線板において、前記スルーホール導体は、前記貫通孔を充填しているめっき膜から成る。
  8. 請求項6のプリント配線板において、前記第1開口の重心を通り前記コア基板の第1面に垂直な直線と前記第2開口の重心を通り前記コア基板の第1面に垂直な直線はオフセットしている。
  9. 請求項1のプリント配線板において、前記コア基板の厚みと、前記各第1層間絶縁層の厚みと、前記各第2層間絶縁層の厚みの和が、0.08mm〜0.60mmの範囲である。
  10. 請求項1のプリント配線板において、前記コア基板の厚みが0.06mm〜0.40mmの範囲である。
  11. 請求項1のプリント配線板において、前記各第1層間絶縁層の厚みbと、前記各第2層間絶縁層の厚みcが、それぞれ0.01mm〜0.10mmの範囲である。
  12. 前記第1層間絶縁層と前記第2層間絶縁層とがそれぞれ複数層であることを特徴とする請求項1のプリント配線板。
  13. 第1面と該第1面の裏面側の第2面とを有するコア基板に、スルーホール導体用の貫通孔を形成することと;
    前記第1面上に第1導体回路を形成することと、
    前記第2面上に第2導体回路を形成することと、
    前記貫通孔に形成されている第1導体回路と第2導体回路を接続するスルーホール導体を形成することと;
    前記コア基板の前記第1面上に少なくとも1つの第1層間絶縁層を積層することと;
    前記コア基板の前記第2面上に少なくとも1つの第2層間絶縁層を積層することと;
    前記第1層間絶縁層と前記第2層間絶縁層にバイアホールを形成することと;からなるプリント配線板の製造方法であって:
    前記コア基板の熱膨張係数がα(1/K)、前記コア基板のヤング率がE(GPa)、前記コア基板の厚みがa(mm)、各第1層間絶縁層の厚みの和がb(mm)、各第2層間絶縁層の厚みの和がc(mm)であるとき、前記α、前記E、前記a、前記b、前記cは以下の関係式を満足する。
    α/(E×(a+b+c))=0.5×10−6〜2.5×10−6/GPa・mm・K
  14. 請求項13のプリント配線板の製造方法において、スルーホール導体を形成することは前記貫通孔をめっき膜で充填することからなる。
  15. 請求項13および請求項14のプリント配線板の製造方法において、前記スルーホール用貫通孔を電解めっきで充填することと、前記導体回路用開口に電解めっき膜を形成する工程は同時に行われる。
  16. 請求項13のプリント配線板の製造方法において、前記コア基板は、ガラス繊維、無機粒子および樹脂から成る。
  17. 請求項13のプリント配線板の製造方法において、前記コア基板は、無機粒子を20wt%〜40wt%含有する。
  18. 請求項13のプリント配線板の製造方法において、前記無機粒子が、シリカ又はアルミナからなる。
  19. 請求項13のプリント配線板の製造方法において、前記層間絶縁層は、ガラス繊維を含有しない。
  20. 請求項13のプリント配線板の製造方法において、前記貫通孔を形成することは、前記第1面に第1開口を有する第1開口部を形成することと、前記第2面に第2開口を有する第2開口部を形成することとからなり、前記第1開口部は前記第1面から前記第2面に向かってテーパーしているとともに前記第2開口部は前記第2面から前記第1面に向かってテーパーしていて、前記第1開口部と第2開口部は前記コア基板の内部で繋がっている。
  21. 請求項13のプリント配線板の製造方法において、前記第1開口の重心を通り前記コア基板の第1面に垂直な直線と前記第2開口の重心を通り前記コア基板の第1面に垂直な直線はオフセットしている。
  22. 請求項13のプリント配線板の製造方法において、前記コア基板の厚みと、前記各第1層間絶縁層の厚みと、前記各第2層間絶縁層の厚みの和が、0.08mm〜0.60mmの範囲である。
  23. 請求項13のプリント配線板の製造方法において、前記コア基板の厚みが0.06mm〜0.40mmの範囲である。
  24. 請求項13のプリント配線板の製造方法において、前記各第1層間絶縁層の厚みbと、前記各第2層間絶縁層の厚みcが、それぞれ0.01mm〜0.10mmの範囲である。
  25. 請求項13のプリント配線板の製造方法において、前記第1層間絶縁層と前記第2層間絶縁層とがそれぞれ複数層である。
JP2011179349A 2010-08-21 2011-08-19 プリント配線板及びプリント配線板の製造方法 Pending JP2012069926A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011179349A JP2012069926A (ja) 2010-08-21 2011-08-19 プリント配線板及びプリント配線板の製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010185684 2010-08-21
JP2010185684 2010-08-21
JP2011179349A JP2012069926A (ja) 2010-08-21 2011-08-19 プリント配線板及びプリント配線板の製造方法

Publications (1)

Publication Number Publication Date
JP2012069926A true JP2012069926A (ja) 2012-04-05

Family

ID=45593176

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011179349A Pending JP2012069926A (ja) 2010-08-21 2011-08-19 プリント配線板及びプリント配線板の製造方法

Country Status (3)

Country Link
US (1) US9049808B2 (ja)
JP (1) JP2012069926A (ja)
CN (1) CN102378478B (ja)

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013247294A (ja) * 2012-05-28 2013-12-09 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP2014003087A (ja) * 2012-06-15 2014-01-09 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP2014035293A (ja) * 2012-08-09 2014-02-24 Hitachi Medical Corp 放射線検出器及びx線ct装置
JP2014045018A (ja) * 2012-08-24 2014-03-13 Ibiden Co Ltd プリント配線板
JP2014187360A (ja) * 2013-02-21 2014-10-02 Ajinomoto Co Inc 部品内蔵回路板の製造方法、および半導体装置
US9307643B2 (en) 2013-12-10 2016-04-05 Ibiden Co., Ltd. Substrate with built-in electronic component and method for manufacturing substrate with built-in electronic component
JP2016167621A (ja) * 2016-04-28 2016-09-15 新光電気工業株式会社 配線基板
JP2017199854A (ja) * 2016-04-28 2017-11-02 Tdk株式会社 貫通配線基板
US10420214B2 (en) 2017-03-24 2019-09-17 Ibiden Co., Ltd. Printed wiring board
WO2021108064A1 (en) * 2019-11-27 2021-06-03 Applied Materials, Inc. Package core assembly and fabrication methods
US11063169B2 (en) 2019-05-10 2021-07-13 Applied Materials, Inc. Substrate structuring methods
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11264333B2 (en) 2019-05-10 2022-03-01 Applied Materials, Inc. Reconstituted substrate structure and fabrication methods for heterogeneous packaging integration
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
CN115551184A (zh) * 2022-09-29 2022-12-30 高德(江苏)电子科技股份有限公司 采用锥形柱进行互联的印刷线路板及其制造方法
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8780576B2 (en) 2011-09-14 2014-07-15 Invensas Corporation Low CTE interposer
JP2013197245A (ja) * 2012-03-19 2013-09-30 Ibiden Co Ltd プリント配線板
JP6208411B2 (ja) * 2012-06-15 2017-10-04 新光電気工業株式会社 配線基板及びその製造方法
TWI453420B (zh) * 2013-01-11 2014-09-21 Mpi Corp 孔板
US9470715B2 (en) 2013-01-11 2016-10-18 Mpi Corporation Probe head
CN103113714A (zh) * 2013-02-17 2013-05-22 桂林理工大学 用于制作高压电机纳米复合主绝缘的环氧预浸玻璃布带
TWI610606B (zh) * 2013-02-21 2018-01-01 味之素股份有限公司 零件內建配線基板之製造方法及半導體裝置
JP6013960B2 (ja) * 2013-03-28 2016-10-25 京セラ株式会社 配線基板
CN103369827B (zh) * 2013-07-18 2017-05-17 上海华勤通讯技术有限公司 印制电路板
JP2015026774A (ja) * 2013-07-29 2015-02-05 京セラサーキットソリューションズ株式会社 配線基板の製造方法
JP6176069B2 (ja) * 2013-11-13 2017-08-09 住友電気工業株式会社 Iii族窒化物複合基板およびその製造方法、積層iii族窒化物複合基板、ならびにiii族窒化物半導体デバイスおよびその製造方法
JP6303443B2 (ja) * 2013-11-27 2018-04-04 Tdk株式会社 Ic内蔵基板の製造方法
TWI526129B (zh) * 2014-11-05 2016-03-11 Elite Material Co Ltd Multilayer printed circuit boards with dimensional stability
JP6793517B2 (ja) * 2016-10-17 2020-12-02 株式会社ダイセル シート状プリプレグ
JP6819268B2 (ja) * 2016-12-15 2021-01-27 凸版印刷株式会社 配線基板、多層配線基板、及び配線基板の製造方法
CN111511102B (zh) * 2019-01-31 2023-12-15 奥特斯奥地利科技与系统技术有限公司 在通孔中具有符合最小距离设计原则的桥结构的部件承载件
JP7207192B2 (ja) * 2019-06-19 2023-01-18 Tdk株式会社 センサー用パッケージ基板及びこれを備えるセンサーモジュール、並びに、センサー用パッケージ基板の製造方法
US20220302081A1 (en) * 2021-03-18 2022-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of manufacturing the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6114240A (en) * 1997-12-18 2000-09-05 Micron Technology, Inc. Method for fabricating semiconductor components using focused laser beam
JP2001274556A (ja) 2000-03-23 2001-10-05 Nec Corp プリント配線板
US6518514B2 (en) * 2000-08-21 2003-02-11 Matsushita Electric Industrial Co., Ltd. Circuit board and production of the same
JP2004281695A (ja) 2003-03-14 2004-10-07 Matsushita Electric Ind Co Ltd 多層プリント配線板、多層プリント配線板の製造方法、及び実装構造体
CN102361534A (zh) * 2003-04-07 2012-02-22 揖斐电株式会社 多层印刷电路板
WO2005117510A1 (ja) 2004-05-27 2005-12-08 Ibiden Co., Ltd. 多層プリント配線板
JP5021216B2 (ja) 2006-02-22 2012-09-05 イビデン株式会社 プリント配線板およびその製造方法
JP4924871B2 (ja) 2006-05-08 2012-04-25 日立化成工業株式会社 複合基板および配線板
JP5194601B2 (ja) 2006-07-20 2013-05-08 住友ベークライト株式会社 多層回路基板及び半導体装置
WO2008069055A1 (ja) * 2006-11-28 2008-06-12 Kyocera Corporation 配線基板およびそれを用いた半導体素子の実装構造体
US7745515B2 (en) * 2006-12-05 2010-06-29 Nan Ya Plastics Corporation Composition of dihydrobenzoxazine resin, epoxy resin(s), novolac resin and curing promoter
JP2008244189A (ja) 2007-03-28 2008-10-09 Sumitomo Bakelite Co Ltd 回路基板および半導体装置
JP5344394B2 (ja) * 2008-07-10 2013-11-20 山栄化学株式会社 硬化性樹脂組成物、並びにハロゲンフリー樹脂基板及びハロゲンフリービルドアッププリント配線板
JP2010114434A (ja) 2008-10-08 2010-05-20 Ngk Spark Plug Co Ltd 部品内蔵配線基板及びその製造方法
US20110048775A1 (en) * 2009-08-31 2011-03-03 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
US8461462B2 (en) * 2009-09-28 2013-06-11 Kyocera Corporation Circuit substrate, laminated board and laminated sheet
US8513535B2 (en) * 2009-10-30 2013-08-20 Kyocera Corporation Circuit board and structure using the same

Cited By (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013247294A (ja) * 2012-05-28 2013-12-09 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP2014003087A (ja) * 2012-06-15 2014-01-09 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP2014035293A (ja) * 2012-08-09 2014-02-24 Hitachi Medical Corp 放射線検出器及びx線ct装置
JP2014045018A (ja) * 2012-08-24 2014-03-13 Ibiden Co Ltd プリント配線板
JP2014187360A (ja) * 2013-02-21 2014-10-02 Ajinomoto Co Inc 部品内蔵回路板の製造方法、および半導体装置
US9307643B2 (en) 2013-12-10 2016-04-05 Ibiden Co., Ltd. Substrate with built-in electronic component and method for manufacturing substrate with built-in electronic component
JP2016167621A (ja) * 2016-04-28 2016-09-15 新光電気工業株式会社 配線基板
JP2017199854A (ja) * 2016-04-28 2017-11-02 Tdk株式会社 貫通配線基板
US10420214B2 (en) 2017-03-24 2019-09-17 Ibiden Co., Ltd. Printed wiring board
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
US11362235B2 (en) 2019-05-10 2022-06-14 Applied Materials, Inc. Substrate structuring methods
US11398433B2 (en) 2019-05-10 2022-07-26 Applied Materials, Inc. Reconstituted substrate structure and fabrication methods for heterogeneous packaging integration
US11715700B2 (en) 2019-05-10 2023-08-01 Applied Materials, Inc. Reconstituted substrate structure and fabrication methods for heterogeneous packaging integration
US11264333B2 (en) 2019-05-10 2022-03-01 Applied Materials, Inc. Reconstituted substrate structure and fabrication methods for heterogeneous packaging integration
US11264331B2 (en) 2019-05-10 2022-03-01 Applied Materials, Inc. Package structure and fabrication methods
US11063169B2 (en) 2019-05-10 2021-07-13 Applied Materials, Inc. Substrate structuring methods
US11476202B2 (en) 2019-05-10 2022-10-18 Applied Materials, Inc. Reconstituted substrate structure and fabrication methods for heterogeneous packaging integration
US11521935B2 (en) 2019-05-10 2022-12-06 Applied Materials, Inc. Package structure and fabrication methods
US11887934B2 (en) 2019-05-10 2024-01-30 Applied Materials, Inc. Package structure and fabrication methods
US11417605B2 (en) 2019-05-10 2022-08-16 Applied Materials, Inc. Reconstituted substrate for radio frequency applications
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11881447B2 (en) 2019-11-27 2024-01-23 Applied Materials, Inc. Package core assembly and fabrication methods
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
WO2021108064A1 (en) * 2019-11-27 2021-06-03 Applied Materials, Inc. Package core assembly and fabrication methods
US11742330B2 (en) 2020-03-10 2023-08-29 Applied Materials, Inc. High connectivity device stacking
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11927885B2 (en) 2020-04-15 2024-03-12 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
CN115551184A (zh) * 2022-09-29 2022-12-30 高德(江苏)电子科技股份有限公司 采用锥形柱进行互联的印刷线路板及其制造方法

Also Published As

Publication number Publication date
US20120043123A1 (en) 2012-02-23
CN102378478B (zh) 2014-08-20
CN102378478A (zh) 2012-03-14
US9049808B2 (en) 2015-06-02

Similar Documents

Publication Publication Date Title
JP2012069926A (ja) プリント配線板及びプリント配線板の製造方法
JP5931547B2 (ja) 配線板及びその製造方法
US9029711B2 (en) Method for manufacturing a printed wiring board having a through-hole conductor
US8931168B2 (en) Method for manufacturing multilayer printed wiring board
JP5987314B2 (ja) プリント配線板
US8156647B2 (en) Method for manufacturing a multilayer printed wiring board
JP4538373B2 (ja) コアレス配線基板の製造方法、及びそのコアレス配線基板を有する電子装置の製造方法
US8592691B2 (en) Printed wiring board
JP2006216714A (ja) 多層プリント配線板
US20100218986A1 (en) Method for manufacturing printed wiring board and printed wiring board
JP2006216713A (ja) 多層プリント配線板
JP2013214578A (ja) 配線板及びその製造方法
JP2011211194A (ja) 配線板及びその製造方法
JP2002016173A (ja) 半導体装置
JPWO2004086493A1 (ja) 電子部品搭載基板の製造方法
US20100221414A1 (en) Method for manufacturing printed wiring board
JP2014082334A (ja) 配線板及びその製造方法
JP2013243227A (ja) 配線板及びその製造方法
US8410374B2 (en) Printed wiring board
JP2005347391A (ja) プリント配線板
JP5861400B2 (ja) 半導体実装部材
JP2009099964A (ja) 配線基板の製造方法
JP2011216519A (ja) 配線基板の製造方法
JP2016058483A (ja) インターポーザー、半導体装置及び半導体装置の製造方法
JP2005150552A (ja) 配線基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140718

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150203

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150616