CN102361534A - 多层印刷电路板 - Google Patents

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Ibiden Co Ltd
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Abstract

本发明提供一种多层印刷电路板，其中，芯部基板(30)的接地用通孔(36E)和电源用通孔(36P)配置成格子状，消除X方向和Y方向上的感应电动势。这样，减小了互感，即使安装高频I C芯片，也不会产生误动作或错误，可提高电特性和可靠性。

Description

多层印刷电路板
本申请是申请日为2004年4月6日、申请号为200480008801.7(国际申请号为PCT/JP2004/004977)、发明名称为《多层印刷电路板》的分案申请。
技术领域
本发明涉及一种多层印刷电路板，特别是涉及这样的多层印刷电路板，该多层印刷电路板即使安装高频IC芯片，特别是大于等于3GHz的高频区域的IC芯片，也不发生误动作或错误等，可提高电特性和可靠性。
背景技术
在构成IC芯片用的封装的增层(build up)式多层印刷电路板中，在形成有通孔的芯部基板的两面或单面形成层间绝缘树脂，由激光或光刻开设用于层间导通的连接用通孔，形成层间树脂绝缘层。由电镀等在该连接用通孔上形成导体层，经过腐蚀等，形成图案，制作出导体电路。另外，通过反复形成层间绝缘层与导体层，从而获得增层多层印刷电路板。根据需要，在表层形成锡焊凸块、外部端子(PGA/BGA等)，从而成为可安装IC芯片的基板或封装基板。IC芯片通过安装C4(倒装片)，从而进行IC芯片与基板的电连接。
作为增层式多层印刷电路板的已有技术，具有日本特开平6-260756号公报、特开平6-275959号公报等。它们都在用填充树脂填充了通孔的芯部基板上形成焊盘，在两面形成具有连接用通孔的层间绝缘层，由叠加法施加导体层，与焊盘连接，从而可获得高密度化、形成了微细配线的多层印刷电路板。
然而，随着IC芯片高频化，发生的噪声也增大。特别是当频率超过3GHz时起，其程度增大。另外，当超过5GHz时，该倾向进一步增大。
为此，应起作用的动作(指例如图像的识别、开关的切换、数据向外部的传递等)延迟等问题使得不能实现所期望的功能。
在想要分别对不能进行所期望的功能的IC芯片、基板进行无损检查或分解时，IC芯片、基板自身不发生短路或开路等问题，在安装频率小(特别是不到1GHz)的IC芯片的场合，不发生误动作或错误。
即，高频用IC芯片通过间歇地增减电力消耗，从而可在抑制发热的同时进行高速运算。例如，虽然通常为数W左右的消耗，但瞬间消耗数十W的电力。当进行该数十W的电力消耗时，如印刷电路板的环路电感高，则当消耗增大的电力上升时，供给电压下降，可能导致误动作的发生。
本发明的目的在于提供一种即使为高频区域的IC芯片，特别是超过3GHz，也不发生误动作或错误的多层印刷电路板或封装基板。
发明内容
本发明人为了实现上述目的而进行了认真的研究，想到了将以下所示内容作为要旨的发明。即，多层印刷电路板在具有多个通孔的芯部基板的两面交替形成层间绝缘层和导体层，通过连接用通孔进行电连接；其特征在于：芯部基板的通孔的接地用通孔与电源用通孔配置在相邻的位置。
通过使接地用通孔与电源用通孔相邻，从而使各自发生的感应电动势的方向相反，因此，消除各感应电动势。为此，噪声减小，作为基板的功能不下降。这样，不会发生误作动或延迟。换言之，可减小互感。另外，印刷电路板的环路电感减小，I C的晶体管的电压常稳定，晶体管正常地动作。
此时，双方通孔间的距离越短则越理想。这是因为，由此可相对地减小电感。
另外，多层印刷电路板在具有多个通孔的芯部基板的两面或单面上形成层间绝缘层和导体层，通过连接用通孔进行电连接；其中：
芯部基板的通孔具有2个或2个以上的接地用通孔和2个或2个以上的电源用通孔，分别在相邻的位置配置成格子状或交错状。
在格子状配置的场合，分别将地线(或电源)配置于对角的位置，将电源(或地线)配置在此外的位置。由该构成，消除X方向和Y方向的感应电动势。
下面参照图11(A)说明将通孔配置成格子状的例子。在配置成格子状的通孔中，相对接地用通孔GND1以等间隔配置电源用通孔VCC1、VCC2，在接地用通孔GND1的对角线上配置接地用通孔GND2。通过形成为该4芯(4芯导线)构造，从而相对1个接地用通孔GND(或电源用通孔VCC)消除由2个或2个以上的电源用通孔VCC(或接地用通孔GND)产生的感应电动势。这样，可减小通孔的互感，不受到感应电动势的影响，所以，不易发生误作动或延迟等。
另外，参照图11(B)说明将通孔配置成交错状的例子。在配置成交错状的通孔中，以等间隔在1个电源用通孔VCC1的周围配置接地用通孔GND1、GND2、GND3、GND4。此时，接地用通孔GND与电源用通孔VCC间最好配置在相等距离间。通过形成该构造，相对1个接地用通孔GND(或电源用通孔VCC)消除由1个或1个以上的电源用通孔VCC(或接地用通孔GND)产生的感应电动势。为此，可减小通孔的互感，由于不受到感应电动势的影响，所以，不易发生误作动或延迟等。
电感在配置成格子状时比配置成交错状时更低。图11(A)、图11(B)为配置2个或2个以上的接地用通孔和2个或2个以上电源用通孔时的最小单位的示意图。图11(D)、图11(E)配置了4个该最小单位。图11(D)为格子状配置，图11(E)为交错状配置。VCC格外在最短距离的位置配置2个GND。另一方面，VCC交错位置外在最短距离的位置配置1个GND。另外，VCC格内、VCC交错位置内都按最短距离设置4个GND。
本来接地用通孔GND和电源用通孔VC C就容易受到磁场等的影响，因此，当IC芯片高频化、高速化时，电感增加，从而使得向IC的晶体管的电源供给延迟，晶体管不导通，引起用于使高速驱动的IC正常动作的基板的问题。因此，有必要考虑用于抑制接地用通孔GND和电源用通孔VCC的电感的影响的配置。例如，相对高密度化的要求(高密度化、微细配线)，并不仅是将通孔配置得较窄即可。如上述那样排列可分别减小电感。另外，环路电感下降，不发生对IC的晶体管的电源供给的延迟。
接地用通孔与电源用的通孔的距离(图11(C)中表示的间距：接地用通孔GND的中心与电源用通孔VCC的中心的距离)最好在60～600μm间。通过缩短通孔与通孔的壁间的距离，从而可降低互感。此时，如不到60μm，则不能确保通孔间的绝缘间隙，导致短路等问题。另外，绝缘间隙等也可能使得环路电感难以处于设计容许值的范围。当超过600μm时，即使将通孔配置成格子状或交错状，使环路电感下降的效果也降低。如为80～600μm间，则可确保绝缘间隙，可降低环路电感，提高电特性。
最好接地用通孔直径(图11(C)所示通孔的外径)为50～500μm，同样，电源通孔直径为50～500μm。
如不到50μm，则在通孔内形成导体层容易变得困难。另外，自感增大。
如超过500μm，则每1根的自感量下降，但在受到限制的区域内配置的地线、电源线的数量减少，不能通过使地线、电源线多线化而使整体上的电感下降。这是因为，特别是在以格子状或交错状排列的场合，会由于通孔间距而发生短路等问题。即，使得形成通孔自身变得困难。
最好在75～585μm间形成。如为该期间，则可降低自感，通过增加配线数，从而可降低整体的电感，提高电特性。另外，可使通孔间距成为小的间距。
通孔最好从1个或大于等于2个的通孔正上方或通孔的焊盘上到最外层为全层叠加构造。最好形成在通孔正上方。这是因为，该通孔的连接为通孔上的通道(ビアオンスル一ホ一ル)和叠加构造，即，在通孔上由盖镀层等形成由盖构造形成的焊盘，在其上以叠加状形成连接用通孔，这样，从IC芯片到外部端子或电容器处于直线上，成为最短距离，可进一步减小电感。在该场合，按格子状或交错状在GND用通孔和VCC用通孔上形成则更理想。最好使IC正下方的按格子状或交错状排列的通孔全部为叠加构造，最好连接用通孔用导体填充。
接地用通孔和电源用通孔最好配置于IC芯片的正下方。
通过配置于IC芯片的正下方，从而可缩短IC与外部端子或电容器的距离，减小电感。
该场合的芯部基板可使用浸渍了玻璃环氧树脂等芯材的树脂基板，陶瓷基板，金属基板，复合使用树脂、陶瓷、金属的复合芯部基板，在这些基板的内层设置了(电源用)导体层的基板，形成有3层或3层以上的多层化的导体层的多层芯部基板。
为了增大电源层的导体的厚度，也可使用由这样的印刷电路板的方法形成的基板，即，该印刷电路板的方法是在埋入了金属的基板上，形成由电镀、溅镀等通常可进行的导体层。
如为多层芯部基板，则分别将芯部基板的外层与内层的导体层相加获得的厚度成为芯部的导体层的厚度。即，即使多层化，本质上也是使芯部基板的导体层的厚度增大，效果自身不产生任何变化。
在该场合，也可为由3层(外层+内层)构成的芯部基板。
也可根据需要，在芯部基板的内层埋入电容器、电介质层、电阻等部件，使用形成的电子部件收容芯部基板。芯部的绝缘材料也可为电介质材料。
本发明的芯部基板如以下那样定义。即，为浸渍了芯材等的硬质基材，在其两面或单面，使用不包含芯材等的绝缘树脂层，由光穿孔或激光形成连接用通孔，形成导体层，进行层间电连接。芯部基板的厚度相对地比树脂绝缘层的厚度大。基本上是芯部基板形成以电源层为主的导体层，其它信号线等仅是为了表里的连接而形成的。
在该场合，最好增大形成于芯部基板上的GND层的导体厚度和VCC层的导体厚度。特别是最好芯部基板的导体层的厚度比层间绝缘层上的导体层的厚度大。
通过增大芯部基板的导体层的厚度，从而使芯部基板的电源层的导体层变厚，由此增大芯部基板的强度，这样，即使使芯部基板自身变薄，也可由基板自身缓和翘曲和发生的应力。
另外，可增大导体自身的体积。通过增大该体积，从而可降低导体的电阻。为此，不阻碍流动的信号线等的电传递。因此，传递的信号等不发生损失。这即使增大成为芯部的部分的导体层，也可获得其效果。
另外，通过将导体层用作电源层，从而可提高对IC芯片的电源供给能力。另外，通过将导体层用作接地层，从而可减少对IC芯片的信号、电源重叠的噪声。即，导体电阻的降低不会妨碍电源的供给。为此，当在该多层印刷电路板上安装了IC芯片时，可降低IC芯片～基板～电源的环路电感。为此，初期动作的电源不足减小，所以，电源不足不易发生，为此，即使安装高频区域的IC芯片，也不引起初期起动中的误动作或错误等。
另外，在经过IC芯片～基板～电容器或电源层～电源向IC芯片供给电源的场合，也获得同样的效果。可降低上述环路电感。
特别是用作芯部基板的电源层的导体层的厚度比在芯部基板的单面或两面上的层间绝缘层上的导体层的厚度大时，可最大限度地获得上述效果。该场合的层间绝缘层上的导体层主要是指这样形成的导体层，即，在绝缘层内用未浸渍芯材的树脂形成层间树脂绝缘层，在该层间树脂绝缘层形成用于连接层间的作为非贯通孔的连接用通孔，并在其上经过电镀、溅镀等形成该导体层。此外不特别限定，只要是形成连接用通孔的导体层，则相当于上述导体层。
芯部基板的电源层也可配置在基板的表层、内层、或其双方。在配置于内层的场合，也可2层或2层以上地多层化。原则上，如芯部基板的电源层比层间绝缘层的导体层厚，则具有该效果。但是，最好形成于内层。
设芯部基板上的导体层的厚度为α1，层间绝缘层上的导体层的厚度为α2，最好为α2＜α1≤40α2。
在α1≤α2时，对于电源不足完全没有效果。换言之，相对初期动作时发生的电压下降，抑制其下降度的效果并不明确。
如超过α1＞40α2，则在将导体层形成于芯部基板的表层的场合，难以形成进行与芯部基板的连接的焊盘等。另外，当形成上层的层间绝缘层时，凹凸变大，在层间绝缘层产生起伏，所以，不能调整阻抗。
导体层的厚度α1最好为1.2α2≤α1≤20α2。如为该范围，则可确认不会有由于电源不足(电压下降)导致的IC芯片的误动作和错误等发生。
最好使用具有3层或3层以上的导体层的多层芯部基板。
此时，最好形成2层或2层以上的GND层或VCC层，交替地配置GND层和VCC层。另外，最好各导体层间的各绝缘层的厚度大体相同。这是因为，使降低双方的电感的作用均匀地产生，从而容易降低综合的电感。另外，容易进行阻抗调整，可提高电特性。
另外，最好VCC层和GND层都是2层或2层以上。配置于内层的GND层、VCC层的电感与表层部分相比，可获得降低互感的效果。其效果更显著。
GND层与VCC层的距离最好在25～400μm间。如不到25μm，则不论材料如何，确保绝缘性都容易变得困难，当实施吸湿试验等的可靠性试验时，有时引起在导体层相互的短路。如超过400μm，则降低电感的效果下降。即，由于距离较大，从而使互感的效果相抵消。
最好与GND层和VCC层一起增大导体层的厚度。这是因为，通过增大其双方的体积，从而容易获得电阻值减小的效果。该导体的厚度最好为25～500μm。如不到25μm，则电阻值减小的效果容易降低。如超过500μm，则可能在形成于其上层的信号线等导体电路产生起伏，在调整阻抗这一点引起问题。相对于基板自身的薄膜化的要求，基板自身变厚，所以，变得难以清除。在该场合，最好比层间绝缘层的导体层的厚度大。
芯部基板的材料用树脂基板进行验证，但已知用陶瓷、金属芯部基板也可获得同样的效果。另外，虽然导体层的材质也用由铜构成的金属进行，但对于其它金属，也未确认效果被抵消、误动作或错误的发生增加，所以，可以认为，芯部基板的材料的不同或形成导体层的材质的不同时，不对其效果产生影响。最好芯部基板的导体层与层间绝缘层的导体层由相同金属形成。由于电特性、热膨胀系数等特性和物性不变，所以，可获得该效果。
附图说明
图1为表示本发明第1实施方式的多层印刷电路板的制造方法的工序图。
图2为表示第1实施方式的多层印刷电路板的制造方法的工序图。
图3为表示第1实施方式的多层印刷电路板的制造方法的工序图。
图5为表示第1实施方式的多层印刷电路板的制造方法的工序图。
图6为表示第1实施方式的多层印刷电路板的制造方法的工序图。
图7为表示第1实施方式的多层印刷电路板的制造方法的工序图。
图8为表示第1实施方式的多层印刷电路板的截面图。
图9为表示在第1实施方式的多层印刷电路板上载置有I C芯片的状态的截面图。
图10(A)为图8的多层印刷电路板的X-X横截面图，图10(B)为第1实施方式的变形例的多层印刷电路板的横截面图。
图11(A)为放大地表示图10(A)中的虚线I部的说明图，图11(B)为放大地表示图11(B)中的虚线II部的说明图，图11(C)为通孔的间距的说明图，图11(D)为表示交错配置的图，图11(E)为表示格子配置的图。
图12为第1实施方式的变形例的多层印刷电路板的截面图。
图13为第2实施方式的多层印刷电路板的截面图。
图14为第2实施方式的变形例的多层印刷电路板的截面图。
图15为第3实施方式的多层印刷电路板的截面图。
图16为表示测定通孔的格子配置、交错配置、随机配置的环路电感的结果的图表。
图17(A)为表示相对通孔的格子配置、交错配置、随机配置的绝缘层的裂纹和导通试验结果的图，图17(B)为模拟相对通孔的格子配置、交错配置的环路电感的结果的图表。
图18为表示测定相对通孔的格子配置、交错配置的环路电感的结果的曲线图。
图19为表示相对(多层芯部基板的各导体层的厚度的和/层间绝缘层上的导体层的厚度的比)的最大电压下降量(V)的曲线图。
具体实施方式
下面参照图1～图9说明本发明第1实施方式的多层印刷电路板。
(第1实施方式)4层多层芯部基板
首先，参照图8、图9说明第1实施方式的多层印刷电路板10的构成。图8为该多层印刷电路板10的截面图，图9为表示在图8所示多层印刷电路板10上安装有IC芯片90、载置到子插件板94(ド一タボ一ド)的状态。如图8所示，在多层印刷电路板10中使用多层芯部基板30。在多层芯部基板30的表面侧形成有导体电路34、导体层34P，在背面形成有导体电路34、导体层34E。上侧的导体层34P形成为电源用的平板层，下侧的导体层34E形成为接地用的平板层。另外，在多层芯部基板30的内部的表面侧形成有内层的导体层16E，在背面形成有导体层16P。上侧的导体层16E形成为接地用的平板层，下侧的导体层16P形成为电源用的平板层。与电源用的平板层34P、16P的连接由电源用通孔36P或连接用通孔进行。与接地用的平板层34E、16E的连接由接地用通孔36E或连接用通孔进行。在多层芯部基板30的上下的信号的连接由信号用通孔36S、连接用通孔进行。平板层可为单侧的单层，也可配置2层或2层以上。最好形成2层～4层。如在4层以上时，由于不能确认到电特性的提高，所以，即使形成更多的层，其效果也与4层为相同程度。特别是内层由2层形成，是因为在多层芯部基板的刚性整合这一点，基板的延伸率统一，所以，不易出现翘曲。也可在多层芯部基板30的中央收容电隔绝的金属板12(该金属板12还起到作为芯材的作用，但未进行通孔或连接用通孔等的电连接。主要是为了提高对抗基板的翘曲的刚性。另外，当该金属板使用36合金或42合金等低热膨胀性金属时，可降低印刷电路板的热膨胀系数。为此，IC芯片或凸块不易被破坏)。在该金属板12，隔着绝缘树脂层14在表面侧形成有内层的导体层16E，在背面形成有导体层16P，另外，隔着绝缘树脂层18在表面侧形成导体电路34、导体层34P，在背面形成有导体电路34、导体层34E。在本实施方式中，多层芯部基板的内层的各导体层的厚度为70μm，表面和背面的导体层的厚度为15μm。
在多层芯部基板30的表面的导体层34P、34E上配置层间树脂绝缘层50和层间树脂绝缘层150，该层间树脂绝缘层50形成有连接用通孔60和导体电路58(12μm)，该层间树脂绝缘层150形成有连接用通孔160和导体电路158(12μm)。在该连接用通孔160和导体电路158的上层形成抗焊剂层70，通过该抗焊剂层70的开口部71在连接用通孔160和导体电路158形成凸块76U、76D。
如图9所示，多层印刷电路板10的上面侧的凸块76U连接到IC芯片90的信号用焊盘92S、电源用焊盘92P、接地用焊盘92E。另外，安装有片状电容器98。另一方面，下侧的外部端子76D连接于子插件板94的信号用焊盘96S、电源用焊盘96P、接地用焊盘96E。该场合的外部端子指PGA、BGA、焊锡凸块等。
图10表示图8的多层印刷电路板10的X-X横截面。即，在图10中，表示多层芯部基板30的芯部的平面。在图中，为了方便理解，在电源用通孔36P上标有朝下的标记(图中的+)，在接地用通孔36E上标有朝上的标记(图中中央的黑圆)，在信号用通孔36S上未标有任何标记。图11(A)为放大地表示图10(A)中虚线I部的说明图。在第1实施方式中，电源用通孔36P与接地用通孔36E以格子状配置在相邻位置。即，在分别处于对角的位置配置地线(或电源)，在此外的位置配置电源(或地线)。由该构成，可消除在X方向和Y方向的感应电动势。
参照图11(A)，如上所述，在配置成格子状的通孔中，按相等间隔将1对接地用通孔36E(GND1)和电源用通孔36P配置成格子状，在GND1的对角线上配置接地用通孔36E(GND2)。通过形成该4芯(4芯导线)构造，从而相对1个接地用通孔GND(或电源用通孔VCC)消除由2个或2个以上VCC(或GND)产生的感应电动势。这样，可减小通孔的互感，不受到感应电动势的影响，可减轻噪声的影响，另外，通过降低电感量，从而可减少环路电感，相对电力消耗量间歇增减的IC芯片，即使在电力消耗增大时电压也不下降，不易发生误动作或延迟。
另外，如图8所示，配置于多层芯部基板30中央的电源用通孔36P和接地用通孔36E成为在通孔的上方且与其较接近地设置连接用通孔60和连接用通孔160的叠加构造。该接地用通孔36E、36P与连接用通孔60的连接在接地用通孔36E、电源用通孔36P上由盖镀层等形成由盖构造构成的焊盘25，在其上以叠加状形成连接用通孔60。另外，在上侧的连接用通孔60的上方且与其较接近地设置连接用通孔160，连接用通孔160通过凸块76U连接于IC芯片90的电源用焊盘92E、接地用焊盘92E。同样，在下侧连接用通孔60的下方且与其较接近地设置连接用通孔160，该连接用通孔160通过凸块76D连接于子插件板94的电源用焊盘96P和接地用焊盘96E。
这是因为，当为通孔上的通道且是叠加构造时，从IC芯片90到子插件板的凸块(外部端子)76E、76P或图中未示出的电容器处于直线上，成为最短距离，可进一步减小电感。IC正下方的至少最小单位的格子状或交错状排列的电源用通孔和接地用通孔最好为叠加构造，若IC正下方的所有接地用、电源用通孔都为叠加构造则更理想。
接地用通孔36E和电源用通孔36P配置在IC芯片90的正下方。通过配置在IC芯片90的正下方，从而可缩短IC90与子插件板94的凸块(外部端子)96E、96P或图中未示出的电容器的距离。由此，可降低电感。
通孔36E、36P、36S间的距离(间距)设定为80～600μm，按50～400μm形成信号用通孔36S(外径)。接地用通孔36E与电源用通孔36P间的距离(间距)设定为80～600μm，接地用通孔36E径(外径)为50～400μm，电源用通孔36P的直径(外径)为50～400μm(参照图16)。通孔36E、36P、36S在形成于芯部基板30的通孔形成导体层，在其空隙内填充绝缘树脂。此外，也可由导电性膏或电镀等完全地填埋通孔内。信号用通孔最好形成于IC正下方以外的部分。IC正下方密集地存在电源用通孔、接地用通孔，所以，容易受到噪声的影响。另外，信号用通孔的间距最好比电源用通孔和接地用通孔的间距大。这样，不易在信号加载噪声。
在此，多层芯部基板30的表层的导体层34P、34E形成为厚5～40μm，内层的导体层16P、16E形成为厚5～250μm，层间树脂绝缘层50上的导体电路58和层间树脂绝缘层150上的导体电路158形成为5～25μm。
在第1实施方式的多层印刷电路板中，增大多层芯部基板30的表层的电源层(导体层)34P、导体层34、内层的电源层(导体层)16P、导体层16E、及金属板12厚度，从而增大芯部基板的强度。这样，即使基板自身较薄，也可由基板自身缓和翘曲或产生的应力。
另外，通过增大导体层34P、34E、导体层16P、16E的厚度，从而增大导体自身的体积。通过增大其体积，从而可降低导体的电阻。
另外，通过将导体层34P、16P用作电源层，从而可提高对IC芯片90的电源供给能力。由此，当在该多层印刷电路板安装于IC芯片时，可降低IC芯片～基板～电源的环路电感。由此，初期动作中的电源不足变小，所以，不易发生电源不足，由此，即使安装高频区域的IC芯片，也不会引起初期起动的误动作和错误等。另外，通过将导体层34E、16E用作接地层，从而使得不在IC芯片的信号、供给电力重叠噪声，可防止误动作和错误。通过安装电容器98，从而可辅助地使用电容器内的积蓄的电源，所以，不易发生电源不足。
图12示出第1实施方式的变形例。在该变形例中，电容器98配置于IC芯片90的正下方，在下面侧安装导电性连接销99。如在IC芯片90的正下方配置电容器98，则使得不易发生电源不足的效果显著。其理由在于，如在IC芯片的正下方，则可缩短在多层印刷电路板的配线长度。
图10(B)示出第1实施方式的变形例的通孔配置。图11(B)为在图10(B)中放大地表示虚线II部的说明图。在第1实施形式的变形例中，电源用通孔36P和接地用通孔36E以交错状配置于相邻的位置。由该构成，消除X方向和Y方向的感应电动势。
即，如参照图11(B)在上面说明的那样，在配置成交错状的通孔36P、36E中，按相等的间隔绕1个电源用通孔VCC配置接地用通孔GND1、GND2、GND3、GND4。此时，接地用通孔GND与电源用通孔VCC间最好配置在相等距离间。通过形成为该构造，相对1个接地用通孔GND(或电源用通孔VCC)消除1个或1个以上的电源用通孔VCC(或接地用通孔GND)产生的感应电动势。这样，可减小通孔的互感，不受到感应电动势的影响，所以，不易发生误作动或延迟等。
在第1实施方式中，多层芯部基板30在内层具有较厚的导体层16P、16E，在表面具有较薄的导体层34P、34E，将内层的导体层16P、16E和表面的导体层34P、34E用作电源层用的导体层、接地用的导体层。即，即使在内层侧配置较厚的导体层16P、16E，也形成覆盖导体层的树脂层。为此，通过由导体层使凹凸相抵消，从而可使多层芯部基板30的表面平坦。为此，即使不在层间树脂绝缘层50、150的导体层58、158上产生起伏地在多层芯部基板30的表面配置薄的导体层34P、34E，也可由与内层的导体层16P、16E相加获得的厚度确保作为芯部的导体层足够的厚度。由于不产生起伏，所以，层间绝缘层上的导体层的电感不发生问题。将导体层16P、34P作为电源层用的导体层，将导体层16E、34E用作接地用的导体层，从而可改善多层印刷电路板的电特性。
即，使得芯部基板的内层的导体层16P、16E的厚度比层间树脂绝缘层50、150上的导体层58、158厚。这样，即使在多层芯部基板30的表面配置较薄的导体层34E、34P，通过与内层的较厚的导体层16P、16E相加，从而可确保作为芯部的导体层足够的厚度。其比例最好为1＜(芯部的各导体层的厚度的和/层间绝缘层的导体层)≤40。如为1.2≤(芯部的各导体层的厚度的和/层间绝缘层的导体层)≤20，则更理想。
多层芯部基板30可以这样形成，即，在电隔绝的金属板12的两面上隔着绝缘树脂层14地形成内层的导体层16P、16E，另外，在该内层的导体层16P、16E的外侧隔着绝缘树脂层18地形成表面的导体层34P、34E。通过在中央部配置电隔绝的金属板12，从而可确保足够的机械强度。另外，通过在金属板12的两面上隔着绝缘树脂层14形成内层的导体层16P、16E，另外，在该内层的导体层16P、16E的外侧隔着树脂层18形成表面的导体层34P、34E，从而在金属板12的两面具有对称性，可防止在热循环等中发生翘曲、起伏。
下面根据图1～图7继续说明图8所示多层印刷电路板10的制造方法。
(1)金属层的形成
在图1(A)所示厚度50～400μm间的内层金属层(金属板)12，设置贯通表里的开口12a(图1(B))。作为金属层的材质，设置可使用配合有铜、镍、锌、铝、铁等金属的材料。开口12a通过冲孔、腐蚀、钻孔、激光等穿设。对于有些场合，也可对形成有开口12a的金属板12的整个表面通过电解电镀、无电解电镀、置换电镀、溅镀被覆金属膜13(图1(C))。金属板12可为单层，也可为2层或2层以上的数层。另外，金属膜13最好形成曲面。这样，应力集中的点消失，在其周边也不易引起裂纹等问题。
(2)内层绝缘层的形成
为了覆盖金属板12的整体，填充开口12a，使用绝缘树脂。作为形成方法，例如用金属板12夹住厚30～200μm左右的B台状的树脂薄膜，进行热压接后，使其固化，可形成绝缘树脂层14(图1(D))。根据情况，也可进行涂覆、涂覆与薄膜压接的混合，或仅涂覆开口部分，此后，用薄膜形成。
作为材料，最好使用预浸树脂布，该预浸树脂布是通过使玻璃纤维布等芯材浸渍聚酰亚胺树脂、环氧树脂、酚醛树脂、BT树脂等热固化树脂而成的。此外也可使用树脂。
(3)金属箔的粘贴
在由树脂层14覆盖的金属板12的两面上形成内层金属层16α(图1(E))。作为其一例，层叠厚12～275μm的金属箔。作为形成金属箔的以外的方法，层压单面覆铜层压板。可在金属箔上用电镀等形成。
(4)内层金属层的电路形成
也可是2层或2层以上。也可由叠加法形成金属层。
经过压凹(テンテイング)法、腐蚀工序等从内层金属层16α形成内层导体层16P、16E(图1(F))。此时的内层导体层的厚度按10～250μm形成。
(5)外层绝缘层的形成
为了覆盖整个内层导体层16P、16E和填充外层金属的电路间的间隙，使用绝缘树脂。作为形成方法，例如用金属板夹住厚30～200μm左右的B台状的树脂薄膜，进行热压接，使其固化，可形成外层绝缘树脂层18(图2(A))。根据场合，也可进行涂覆、涂覆与薄膜压接的混合，或仅涂覆开口部分，此后，用薄膜形成。通过加压，可使表面平坦。
(6)最外层的金属箔的粘贴
在由绝缘树脂层18覆盖的基板的两面上，形成最外层的金属层34α(图2(B))。作为其一例，层压厚12～275μm的金属箔。作为形成金属箔的以外的方法，层压获得单面覆铜层压板。也可在金属箔上由电镀等形成2层或2层以上。也可由叠加法形成金属层。
(7)通孔的形成
形成贯通基板的表背面的开口直径50～500μm的通孔用穿孔36α(图2(C))。作为形成方法，通过钻孔、激光、或激光与钻孔的组合形成(用激光进行最外层的绝缘层的开口，根据场合，将由该激光获得的开口用作目标标记，此后，通过钻孔开口使其贯通)。作为形状，最好具有直线状的侧壁。根据场合，也可为锥状。通孔间的距离(间距)按60～600μm形成。
为了确保通孔的导电性，最好在通孔用穿孔36α内形成镀膜22，并在使表面粗化后(图2(D))，进行填充树脂23的填充(图2(E))。作为填充树脂，可使用电绝缘的树脂材料(例如含有树脂成分、固化剂、粒子等的树脂材料)、由金属粒子进行电连接的导电性材料(例如含有金、铜等金属粒子、树脂材料、固化剂等的材料)中的任一种。
作为电镀，可使用电解电镀、无电解电镀、板镀(无电解电镀和电解电镀)等。作为金属，由含有铜、镍、钴、磷等的金属形成。作为金属镀层的厚度，最好形成为5～50μm间。
填充于通孔用穿孔36α内的填充树脂23最好使用由树脂材料、固化剂、粒子等构成的绝缘材料。作为粒子，单独或复合地配合二氧化硅、氧化铝等无机粒子、金、银、铜等金属粒子、树脂粒子等。可使用粒径0.1～5μm的相同直径的粒子或复合直径的混合粒子。作为树脂材料，可单独或混合使用环氧树脂(例如双酚型环氧树脂、酚醛清漆环氧树脂等)、酚醛树脂等热硬性树脂、具有感光性的紫外线固化树脂、热塑性树脂等。作为固化剂，可使用咪唑系固化剂、胺系固化剂等。此外，也可包含固化稳定剂、反应稳定剂、粒子等。也可使用导电性材料。在该场合，由金属粒子、树脂成分、固化剂等构成的材料成为作为导电性材料的导电性膏。根据场合，也可使用在焊锡、绝缘树脂等绝缘材料的表层形成具有导电性的金属膜的材料等。也可用电镀对通孔用穿孔36α内进行填充。这是因为由于导电性膏固化收缩，有时会在表层形成凹部。
此时形成的通孔由接地用通孔36E和电源用通孔36P如根据图11(A)在上面说明的那样配置成格子状。
(8)最外层的导电电路的形成。
也可通过在整体上覆盖镀膜，从而在通孔36S、36E、36P的正上方形成盖镀膜25(图3(A))。此后，经过压凹法、腐蚀工序等形成外层的导体电路34、34P、34E(图3(B))。这样，完成多层芯部基板30。
此时，虽然图中未示出，但也可由连接用通孔或暗穿孔、暗穿孔进行与多层芯部基板的内层的导体层16P、16E等的电连接。
(9)对形成导体电路34的多层芯部基板30进行黑化处理和还原处理，在导体电路34、导体层34P、34E的整个表面形成粗化面34β(图3(C))。
(10)在多层芯部基板30的导体电路非形成部形成树脂填充材料40的层(图4(A))。
(11)通过砂带抛光机等的研磨，不在导体层34P、34E的外缘部残留树脂填充材料40地研磨已完成上述处理的基板的单面，接着，为了消除上述研磨产生的伤痕，用抛光轮等进一步对导体层34P、34E的整个表面(包含通孔的焊盘表面)进行研磨。对于基板的另一面也同样地进行这样的一系列的研磨。接着，在100℃下进行1小时的热处理、在150℃下进行1小时的加热处理，使树脂填充材料40固化(图4(B))。
也可不进行导体电路间的树脂填充。在该场合，由层间绝缘层等树脂层进行绝缘层的形成和导电电路间的填充。
(12)在上述多层芯部基板30上，用喷射将腐蚀液喷射到基板的两面上，由腐蚀等将导体电路34、导体层34P、34E的表面和通孔36S、36E、36P的焊盘表面和内壁在导体电路的整个表面形成粗化面36β(图4(C))。
(13)在多层芯部基板30的两面上，将层间树脂绝缘层用树脂薄膜50γ载置于基板上，临时压接并裁断后，使用真空层压装置进行粘贴，从而形成层间树脂绝缘层(图5(A))。
(14)然后，在层间树脂绝缘层上，通过形成厚1.2mm的贯通孔的掩模，用波长10.4μm的CO2气体激光器，在束径4.0mm、凹帽头(トツプハツト)模式、脉冲宽度7.9μ秒、掩模的贯通孔的直径1.0mm、在1次照射的条件下在层间树脂绝缘层50形成直径80μm的连接用通孔用开口50a(图5(B))。
(15)将多层芯部基板30浸渍到60g/l的包含过锰酸的80℃的溶液中10分钟，在包含连接用通孔用开口50a的内壁的层间树脂绝缘层50的表面形成粗化面50α(图4(C))。粗化面形成为0.1～5μm间。
(16)然后，将结束了上述处理的多层芯部基板30浸渍到中和溶液(シプレイ公司制造)后，进行水洗。然后，在进行了粗面化处理(粗化深度3μm)的该基板的表面提供钯催化剂，从而使催化剂核附着于层间树脂绝缘层的表面和连接用通孔用开口的内壁面上。
(17)然后，将设置了催化剂的基板浸渍到无电解铜电镀溶液中，在粗面整体形成厚0.6～3.0μm的无电解镀铜膜，获得在包含连接用通孔用开口50a的内壁的层间树脂绝缘层50的表面形成无电解镀铜膜52的基板(图4(D))。
(18)在形成无电解镀铜膜52的基板上粘贴市场上出售的感光性干膜，载置掩模，进行显影处理，从而设置抗镀剂层54(图6(A))。抗镀剂层的厚度使用10～30μm的厚度。
(19)接着，对多层芯部基板30实施电解电镀，在抗镀剂层54非形成部形成厚10～20μm的电解镀铜膜56(图6(B))。
(20)用5％左右的KOH剥离除去抗镀剂层后，用硫酸和过氧化氢的混合液对该抗镀剂层下的无电解镀膜进行腐蚀处理，将其溶解除去，形成为独立的导体电路58和连接用通孔(填充连接用通孔)60(图6(C))。
(21)接着，进行与上述(12)同样的处理，在导体电路58和连接用通孔60的表面形成粗化面58α、60α。上层的导体电路58的厚度以10～25μm形成。本次的厚度为15μm的厚度(图6(D))。
(22)通过反复上述(14)～(21)的工序，进一步形成上层的层间树脂绝缘层150、导体电路158、连接用通孔160，获得多层电路板(图7(A))。
(23)然后，在多层印刷电路板的两面上以12～30μm的厚度涂覆抗焊剂组成物70，按在70℃下20分钟、在70℃下30分钟的条件进行干燥处理后(图7(B))，使绘出抗焊剂开口部的图案的厚5mm的光掩模紧密接触于抗焊剂层70，用1000mJ/cm2的紫外线进行曝光，用DMTG溶液进行显影处理，形成200μm的直径的开口71(图7(C))。
然后，按在80℃下1小时、在100℃下1小时、在120℃下1小时、在150℃下3小时的条件分别进行加热处理，使抗焊剂层70固化，形成具有开口71、其厚度为10～25μm的抗焊剂图案层70。
(24)然后，将形成了抗焊剂层70的基板浸渍到无电解镀镍液中，在开口部71形成厚5μm的镀镍层72。然后，将该基板浸渍于无电解镀金液中，在镀镍层72上形成厚0.03μm的镀金层74(图7(D))。除了镀镍-金层以外，也可形成锡、贵金属层(金、银、钯、铂等)的单层。
(25)此后，在载置基板的I C芯片的面的抗焊剂层70的开口71印刷含有锡-铅的钎焊膏，并在另一面的抗焊剂层的开口印刷含有锡-锑的钎焊膏，然后，在200℃下进行软溶，从而形成外部端子，制造具有焊锡凸块76U、76D的多层印刷电路板(图8)。
(第2实施方式)3层多层芯部基板
下面，参照图13说明第2实施方式的多层印刷电路板。
在以上参照图8说明的第1实施方式中，芯部基板按4层(接地层16E、34E：2，电源层16P、34P：2)形成。然而，在第2实施方式中，如图13所示那样，多层芯部基板30按3层(接地层34E、34E：2，电源层15P：1)形成。
如图13所示，在第2实施方式的多层印刷电路板10中，在多层芯部基板30的表面和背面形成导体电路34、接地用导体层34E，在芯部基板30内形成电源用导体层15P。接地用导体层34E形成为接地用的平板层，电源用导体层15P形成为电源用的平板层。接地用通孔36E在芯部基板的两面与接地用导体层34E连接，电源用通孔36P在芯部基板的中央与电源用导体层15P连接。信号通过信号用通孔36S在多层芯部基板30的两面被连接。在接地用导体层34E上配置形成有连接用通孔60和导体电路58的层间树脂绝缘层50和形成有连接用通孔160和导体电路158的层间树脂绝缘层150。在该连接用通孔160和导体电路158的上层形成抗焊剂层70，通过该抗焊剂层70的开口部71在连接用通孔160和导体电路158形成凸块76U、76D。
在该第2实施方式中，也与参照图10(A)、图10(B)在上面说明的第1实施方式同样，以格子状或交错状配置电源用通孔36P、接地用通孔36E，降低互感。
其中，在芯部基板30上形成导体电路34、导体层34E，在芯部基板内形成导体层15P。另一方面，在层间树脂绝缘层50上形成导体电路58，在层间树脂绝缘层150上形成导体电路158。芯部基板上的导体层34E的厚度按1～250μm的范围形成，形成于芯部基板内的起到电源层的作用的导体层15P的厚度按1～250μm的范围形成。该场合的导体层的厚度为芯部基板的电源层的厚度的总和。是指将作为内层的导体层15P、作为表层的导体层34E的双方相加。不与起到信号线的作用的导体层相加。在该第2实施方式中，通过组合3层的导体层34E、15P的厚度，获得与第1实施方式相同的效果。电源层的厚度也可超出上述范围。
(第2实施方式的变形例)
图14表示第2实施方式的变形例的多层印刷电路板的截面。在参照图13进行了说明的第2实施方式中，多层芯部基板30按3层(接地层34E、34E：2，电源层15P：1)形成，与此相对，在第2实施方式的变形例中，多层芯部基板30按3层(接地层15E：1，电源层34P、34P：2)形成。
如图14所示，在第2实施方式的多层印刷电路板10中，在多层芯部基板30的表面和背面形成导体电路34、电源用导体层34P，在芯部基板30内形成接地用导体层15E。接地用导体层15E形成为接地用的平板层，电源用导体层34P、34P形成为电源用的平板层。接地用通孔36E在芯部基板的中央与接地用导体层15E、15E连接，电源用通孔36P在芯部基板的两面与电源用导体层34P、34P连接。信号通过信号用通孔36S在多层芯部基板30的两面被连接。在电源用导体层34P上配置形成有连接用通孔60和导体电路58的层间树脂绝缘层50及形成有连接用通孔160和导体电路158的层间树脂绝缘层150。
在该第2实施方式的变形例中，也与参照图10(A)、图10(B)说明的第1实施方式同样，电源用通孔36P、接地用通孔36E配置成格子状或交错状，实现了互感的降低。另外，在第2实施方式的变形例中，也将多层芯部基板30的3层的导体层34P、34P、15E及层间树脂绝缘层50、150的导体电路58、158形成为与第2实施方式相同的厚度，获得同样的效果。
(第3实施方式)玻璃环氧树脂基板
在上述第1、第2实施方式中，使用了多层芯部基板30，而在第3实施方式中，如图15所示那样使用了单板的芯部基板30，芯部基板的两面的导体层形成为电源层、接地层。即，在芯部基板30的上表面形成接地层34E，在下表面形成电源层34P。芯部基板30的表面与背面通过电源用通孔36P、接地用通孔36E、信号用通孔36S被连接。另外，在导体层34P、34E上配置形成有连接用通孔60和导体电路58的层间树脂绝缘层50及形成有连接用通孔160和导体电路158的层间树脂绝缘层150。
在该第3实施方式中，也与参照图10(A)、图10(B)在上面说明的第1实施方式同样，以格子状或交错状配置电源用通孔36P、接地用通孔36E，降低互感。
其中，芯部基板30上的导体层34P、34E形成为厚1～250μm，层间树脂绝缘层50上的导体电路58和层间树脂绝缘层150上的导体电路158形成为5～25μm(理想的范围为10～20μm)。
在第3实施方式的多层印刷电路板中，通过使芯部基板30的电源层(导体层)34P、导体层34E变厚，从而增大芯部基板的强度。这样，即使基板自身较薄，也可由基板自身缓和翘曲或发生的应力。另外，通过增大导体层34P、34E的厚度，从而增大导体自身的体积。通过增大该体积，从而可降低导体的电阻。
另外，通过将导体层34P用作电源层，从而可提高对IC芯片90的电源供给能力。由此，当在该多层印刷电路板上安装IC芯片时，可降低IC芯片～基板～电源的环路电感。由此，初期动作中的电源不足变小，所以，不易发生电源不足，由此，即使安装高频区域的IC芯片，也不会引起初期起动的误动作和错误等。另外，通过将导体层34E用作接地层，从而使得不在IC芯片的信号、供给电力上重叠噪声，可防止误动作和错误。
(比较例)
作为比较例，与实施方式1大体相同，但将接地用通孔和电源用通孔形成到不相邻的位置。即，随机地形成接地用通孔和电源用通孔，而且，接地用通孔与电源用的通孔的最短距离(通孔间距)形成图16所示80～650μm的8种。该图示出通孔直径。将其形成随机配置，记载于图16。
作为参考例1，虽然与实施方式1大体相同，但接地用通孔与电源用通孔的距离形成得超过600μm。作为其一例，制作成以650μm形成的距离。
作为参考例2，虽然与实施方式3大体相同，但接地用通孔与电源用通孔的距离形成得超过600μm。作为其一例，制作成以650μm形成的距离。环路电感与参考例相同。
作为参考例3，虽然与实施方式1大体相同，但通过减薄芯部基板的厚度将其多层化，接地用通孔与电源用通孔的直径形成为25μm，接地用通孔与电源用通孔的距离形成为不到60μm。作为其一例，生成按50μm形成的距离。多层芯部基板的各导体层的厚度的和与实施方式1相同。
在这里，第1实施方式中的多层印刷电路板的通孔配置为格子配置(厚铜)，作为第1实施方式的变形例，将通孔配置改变为交错配置(厚铜)，在第1实施方式中使多层芯部基板的各导体层的厚度的和与层间绝缘层上的导体层的厚度相同，以此作为参考例4、测定作为比较例的随机配置的各环路电感，将结果示于图16。在这里，环路电感的值为每2.5mm平方的值。
即使改变通孔间距，与随机配置(接地用通孔与电源用通孔不相邻的构造)相比，格子配置(厚铜)或交错配置(厚铜)[接地用通孔与电源用通孔相邻的构造]的场合也可降低环路电感。这样，延迟等受到抑制，所以，向IC的晶体管的电流供给时间缩短。即使搭载超过3GHz的IC，晶体管也不会出现电源不足。
另外，虽然与通孔间距无关地形成格子配置，但与交错配置相比，环路电感下降。为此，可以说电特性方面处于优势。从图16的值也可得知，当接地用通孔36E与电源用通孔36P配置在对角线上时，环路电感较低。
另外，比较图16的格子配置(厚铜)与参考例4可知，即使为相同格子配置，多层芯部基板的各导体层的厚度的和较大时，对于所有的通孔间距，格子配置(厚铜)的场合都获得较好的值。这被推测为可能是因为在通孔和导体层的侧壁消除了电感。
另外，改变通孔间距，通过模拟计算出环路电感，将其结果示于图17(B)。其中，环路电感的值为2.5mm平方的值。
另外，进行格子配置和交错配置的各通孔间距的基板在高温高湿条件下(85℃、湿度85wt％，实施500小时)的可靠性试验，其通孔的绝缘层的裂纹的有无、导通试验的电阻值测定结果在图17(A)中示出。从图17(B)可以看出，当通孔间距减少时，环路电感减少，但是，如不到60μm，则环路电感相反地上升。其原因被推测为，由于相同电位的通孔间距变窄，所以，环路电感上升，或由于通孔直径变小，所以，自感增大。
如环路电感大，则向IC的晶体管的电源供给变迟。如IC的驱动频率增大，则从晶体的导通到下一导通的时间变短。如晶体管的电压不足，则晶体管不动作。
如环路电感小于等于75pH，则即使搭载频率3GHz的IC芯片，同时反复进行开关，IC的晶体管也在下一次导通之前恢复到正常动作的电压，所以，不易发生误动作。在该场合，根据图16的结果，在随机配置中，环路电感不能小于等于75pH。在随机配置下，不易发生误动作。在随机配置的印刷电路板搭载1、3、5GHz的IC，同时反复进行1万次的开关，这时，1GHz的IC正常地动作，但3GHz、5GHz的IC发生了误动作。
另外，在形成为格子配置的场合，最好通孔间距小于等于600μm。如为该范围，则可将环路电感减少到一定程度(75pH)或其以下。另外，如通孔间距在80～600μm的范围，则为该环路电感区域的内部，同时可确实地确保可靠性。
另外，在配置为交错配置的场合，最好通孔间距在小于等于550μm。如为该范围，则可将环路电感减少到一定程度(75pH)或其以下。另外，如通孔间距在80～550μm的范围，则为该环路电感区域的内部，可同时确实地确保可靠性。
另外，如环路电感小于60pH，则即使搭载频率5GHz的IC芯部，同时反复进行开关，也不易发生误动作。在该场合，从图16的结果可知，在形成为格子配置的场合，最好通孔间距为80～550μm。如为该范围，则可将环路电感的程度减少为小于60pH。另外，如通孔间距在80～550μm的范围，则为该环路电感区域的内部，同时，可确实地确保可靠性。
另外，在形成交错配置的场合，根据图16的结果，最好通孔间距为80～450μm。如为该范围，可将环路电感的程度降低为不到60pH。如通孔间距为80～450μm的范围，则为该环路电感区域的内部，同时，可确实地确保可靠性。
另外，如环路电感小于等于55pH，则与IC芯片的频率无关，同时，即使反复进行开关，也不易产生误动作。在该场合，根据图16的结果，在格子配置下，通孔间距为80～450μm，成为这样的结果。另外，如通孔间距处于80～450μm的范围，则为该环路电感区域的内部，同时，可确实地确保可靠性。另一方面，根据模拟的结果可知，如为通孔间距60～450μm的范围，则成为那样的结果。
在实施方式1中，改变多层芯部基板的各导体层的厚度的和，制造印刷电路板，安装频率3.1GHz的IC芯片，供给相同量的电源，测定起动时的电压下降的量，将其结果示于图19。IC的电压不能直接由IC测定，所以，在印刷电路板设置测定用电路。将横轴设为(多层芯部基板的导体层的厚度之和/层间绝缘层上的导体层的厚度的比)，将纵轴设定为最大电压下降量(V)。
当电源电压为1.0V时，如变动容许范围为±10％，则电压的特性稳定，不引起IC芯片的误动作等。即，在该场合，如电压下降量在0.1V以内，则不会由电压下降引起IC芯片的误动作。为此，(多层芯部基板的导体层的厚度之和/层间绝缘层上的导体层的厚度)的比最好超过1.2。另外，如为1.2≤(多层芯部基板的导体层的厚度之和/层间绝缘层上的导体层的厚度)≤40的范围，则数值存在减少的倾向，所以，容易获得其效果。另一方面，对于40＜(多层芯部基板的导体层的厚度之和/层间绝缘层上的导体层的厚度)这样的范围，电压下降量上升。可以推测，由于电容易在表层流动，所以，如导体层变厚，则向厚度方向的移动距离变长，因此，电压下降增大。
另外，如为5.0＜(多层芯部基板的导体层的厚度之和/层间绝缘层上的导体层的厚度)≤40，则电压下降量大体相同，所以，成为稳定状态。即，该范围可以说是最理想的比例范围。
如导体的厚度薄，则在通道连接部产生剥离，可靠性下降。然而，如多层芯部基板的导体层的厚度之和/层间绝缘层上的导体层的厚度的比超过1.2，则可靠性提高。另一方面，如多层芯部基板的导体层的厚度的和/层间绝缘层上的导体层的厚度的比超过40，则由于上层的导体电路的问题(例如上层的导体电路的应力的发生和起伏导致的紧密性下降等)，可靠性下降。
在本发明中，接地用通孔和电源用通孔成为格子配置或交错配置，接地用通孔与电源用通孔相邻，从而使分别发生的感应电动势的方向相反，消除X方向和Y方向的感应电动势。由此，向IC的晶体管的电源的供给速度变快。由此，误动作不发生。如使用本发明的印刷电路板，则即使IC的晶体管高速地反复导通-截止，晶体管的电位也不下降。
由于多层芯部基板的导体层的厚度之和比层间绝缘层上的导体层的厚度大，增大内层导体层的厚度，所以，在内层的接地用导体层的侧壁(或内层的电源用导体层的侧壁)与电源用通孔(或接地用通孔)间消除感应电动势。为此，与使用与两面的芯部基板或层间绝缘层上的导体层的厚度与多层芯部基板的各导体层的厚度之和相等的多层芯部基板的印刷电路板相比，环路电感下降。因此，即使安装高频的IC芯片，特别是大于等于3GHz的高频区域的IC芯片，IC的晶体管的电压也时常稳定，所以，不发生误动作或错误等，可提高电特性和可靠性。

Claims (20)

1.一种多层印刷电路板，在具有多个通孔的芯部基板的两面交替形成层间绝缘层和导体层，通过连接用通孔进行电连接；其特征在于，
上述芯部基板的通孔的接地用通孔与电源用通孔配置在相邻的位置，
上述通孔是通过电镀来填埋芯部基板的贯通孔而形成的。
2.根据权利要求1所述的多层印刷电路板，其特征在于，
上述芯部基板的通孔具有2个以上的接地用通孔和2个以上的电源用通孔，分别在相邻的位置配置成格子状或交错状。
3.根据权利要求1所述的多层印刷电路板，其特征在于，上述接地用通孔与上述电源用的通孔的距离在60～550μm的范围。
4.根据权利要求1所述的多层印刷电路板，其特征在于，上述接地用通孔直径为50～500μm，上述电源通孔直径为50～500μm。
5.根据权利要求1所述的多层印刷电路板，其特征在于，上述接地用通孔和电源用通孔中的至少一方的1个或2个以上的通孔直到最外层为全层叠加构造。
6.根据权利要求1所述的多层印刷电路板，其特征在于，上述接地用通孔和上述电源用通孔配置在IC芯片的正下方。
7.根据权利要求1所述的多层印刷电路板，其特征在于，上述芯部基板上的导体层的厚度比上述层间绝缘层上的上述导体层的厚度大。
8.根据权利要求1所述的多层印刷电路板，其特征在于，设上述芯部基板上的导体层的厚度为α1，层间绝缘层上的导体层的厚度为α2，α2＜α1≤40α2。
9.根据权利要求8所述的多层印刷电路板，其特征在于，上述α1为1.2α2≤α1≤40α2。
10.根据权利要求7～9中任何一项所述的多层印刷电路板，其特征在于，上述芯部基板的各导体层为电源用的导体层或接地用的导体层。
11.根据权利要求1所述的多层印刷电路板，其特征在于，电容器安装于表面上。
12.根据权利要求1所述的多层印刷电路板，其特征在于，上述芯部基板为在内层具有厚的导体层的3层以上的多层芯部基板，
上述芯部基板的各内层的导体层与各表面的导体层为电源层用的导体层或接地用的导体层。
13.根据权利要求1所述的多层印刷电路板，其特征在于，上述芯部基板为在内层具有厚的导体层的3层以上的多层芯部基板，
上述芯部基板的各内层的导体层为电源层用的导体层或接地用的导体层，表层的导体层由信号线构成。
14.根据权利要求12或13所述的多层印刷电路板，其特征在于，上述芯部基板的内层的导体层的厚度比层间绝缘层上的导体层的厚度大。
15.根据权利要求12或13所述的多层印刷电路板，其特征在于，上述芯部基板的内层的导体层是2层以上。
16.根据权利要求12或13所述的多层印刷电路板，其特征在于，上述芯部基板这样形成，即，在电隔绝的金属板的两面隔着树脂层形成上述内层的导体层，并在该内层的导体层的外侧隔着树脂层形成上述表面的导体层。
17.根据权利要求12或13所述的多层印刷电路板，其特征在于，上述芯部基板在内层具有厚度较大的导体层，在表层具有厚度较小的导体层。
18.根据权利要求14所述的多层印刷电路板，其特征在于，上述芯部基板在内层具有厚度较大的导体层，在表层具有厚度较小的导体层。
19.根据权利要求15所述的多层印刷电路板，其特征在于，上述芯部基板在内层具有厚度较大的导体层，在表层具有厚度较小的导体层。
20.根据权利要求16所述的多层印刷电路板，其特征在于，上述芯部基板在内层具有厚度较大的导体层，在表层具有厚度较小的导体层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105376935A (zh) * 2014-08-12 2016-03-02 发那科株式会社 印刷电路板

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1713314A4 (en) 2004-02-04 2010-06-02 Ibiden Co Ltd MULTILAYER PRINTED BOARD
JP2007128929A (ja) * 2005-10-31 2007-05-24 Furukawa Electric Co Ltd:The メタルコア基板及びその製造方法並びに電気接続箱
JP4824397B2 (ja) * 2005-12-27 2011-11-30 イビデン株式会社 多層プリント配線板
TWI278268B (en) * 2006-02-23 2007-04-01 Via Tech Inc Arrangement of non-signal through vias and wiring board applying the same
US20080157335A1 (en) * 2006-12-28 2008-07-03 Jia Miao Tang Strip patterned transmission line
US7841080B2 (en) * 2007-05-30 2010-11-30 Intel Corporation Multi-chip packaging using an interposer with through-vias
US7882628B2 (en) * 2007-05-30 2011-02-08 Intel Corporation Multi-chip packaging using an interposer such as a silicon based interposer with through-silicon-vias
US8440916B2 (en) * 2007-06-28 2013-05-14 Intel Corporation Method of forming a substrate core structure using microvia laser drilling and conductive layer pre-patterning and substrate core structure formed according to the method
US8877565B2 (en) * 2007-06-28 2014-11-04 Intel Corporation Method of forming a multilayer substrate core structure using sequential microvia laser drilling and substrate core structure formed according to the method
TWI450666B (zh) * 2007-11-22 2014-08-21 Ajinomoto Kk 多層印刷配線板之製造方法及多層印刷配線板
US7821796B2 (en) * 2008-01-17 2010-10-26 International Business Machines Corporation Reference plane voids with strip segment for improving transmission line integrity over vias
US20100006334A1 (en) * 2008-07-07 2010-01-14 Ibiden Co., Ltd Printed wiring board and method for manufacturing the same
JP5106460B2 (ja) * 2009-03-26 2012-12-26 新光電気工業株式会社 半導体装置及びその製造方法、並びに電子装置
JPWO2010113806A1 (ja) * 2009-04-01 2012-10-11 住友ベークライト株式会社 プリント配線板の製造方法、プリント配線板、多層プリント配線板、および半導体パッケージ
US20100327419A1 (en) * 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
KR101018109B1 (ko) * 2009-08-24 2011-02-25 삼성전기주식회사 다층 배선 기판 및 그의 제조방법
US8933556B2 (en) * 2010-01-22 2015-01-13 Ibiden Co., Ltd. Wiring board
US9049808B2 (en) * 2010-08-21 2015-06-02 Ibiden Co., Ltd. Printed wiring board and a method of manufacturing a printed wiring board
WO2012166405A1 (en) * 2011-06-01 2012-12-06 E. I. Du Pont De Nemours And Company Low temperature co-fired ceramic structure for high frequency applications and process for making same
JP5775747B2 (ja) * 2011-06-03 2015-09-09 新光電気工業株式会社 配線基板及びその製造方法
KR101831692B1 (ko) * 2011-08-17 2018-02-26 삼성전자주식회사 기능적으로 비대칭인 전도성 구성 요소들을 갖는 반도체 소자, 패키지 기판, 반도체 패키지, 패키지 적층 구조물 및 전자 시스템
US9549459B2 (en) 2012-01-27 2017-01-17 Panasonic Intellectual Property Management Co., Ltd. Multilayer printed circuit board
US20130215586A1 (en) * 2012-02-16 2013-08-22 Ibiden Co., Ltd. Wiring substrate
JP6003129B2 (ja) * 2012-03-19 2016-10-05 富士通株式会社 描画装置、描画方法および描画プログラム
JP6208411B2 (ja) * 2012-06-15 2017-10-04 新光電気工業株式会社 配線基板及びその製造方法
WO2013189029A1 (zh) * 2012-06-19 2013-12-27 深南电路有限公司 印刷电路板加工方法及印刷电路板和电子设备
CN103517576B (zh) * 2012-06-19 2017-05-31 深南电路有限公司 印刷电路板加工方法及印刷电路板和电子设备
JP2014086651A (ja) * 2012-10-26 2014-05-12 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
US8723052B1 (en) 2013-02-27 2014-05-13 Boulder Wind Power, Inc. Methods and apparatus for optimizing electrical interconnects on laminated composite assemblies
US8785784B1 (en) 2013-03-13 2014-07-22 Boulder Wind Power, Inc. Methods and apparatus for optimizing structural layout of multi-circuit laminated composite assembly
JP6013960B2 (ja) * 2013-03-28 2016-10-25 京セラ株式会社 配線基板
KR102041243B1 (ko) 2013-04-26 2019-11-07 삼성전자주식회사 반도체 패키지
JP5874697B2 (ja) * 2013-08-28 2016-03-02 株式会社デンソー 多層プリント基板およびその製造方法
US9793242B2 (en) * 2013-12-30 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with die stack including exposed molding underfill
US9793775B2 (en) 2013-12-31 2017-10-17 Boulder Wind Power, Inc. Methods and apparatus for reducing machine winding circulating current losses
US20150230342A1 (en) * 2014-02-07 2015-08-13 Apple Inc. Novel structure achieving fine through hole pitch for integrated circuit substrates
JP2015170769A (ja) * 2014-03-07 2015-09-28 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
WO2016018389A1 (en) * 2014-07-31 2016-02-04 Hewlett-Packard Development Company, L.P. Methods and apparatus to reduce ink evaporation in printhead nozzles
US9699921B2 (en) * 2014-08-01 2017-07-04 Fujikura Ltd. Multi-layer wiring board
DE102014224732B4 (de) * 2014-12-03 2022-02-10 Automotive Lighting Reutlingen Gmbh Leiterplatte für eine Kraftfahrzeugbeleuchtungseinrichtung mit optimierter Entwärmung
US9916410B2 (en) 2015-06-22 2018-03-13 International Business Machines Corporation Signal via positioning in a multi-layer circuit board
JP2017011093A (ja) * 2015-06-22 2017-01-12 イビデン株式会社 プリント配線板
JP2017063153A (ja) * 2015-09-25 2017-03-30 京セラ株式会社 配線基板
US10381276B2 (en) * 2015-12-17 2019-08-13 International Business Machines Corporation Test cell for laminate and method
US9881115B2 (en) 2016-04-27 2018-01-30 International Business Machines Corporation Signal via positioning in a multi-layer circuit board using a genetic via placement solver
CN106211556B (zh) * 2016-07-28 2019-03-19 Oppo广东移动通信有限公司 印刷电路板及具有其的电子装置
JP2018026392A (ja) * 2016-08-08 2018-02-15 イビデン株式会社 配線板及びその製造方法
MY197567A (en) * 2017-02-08 2023-06-24 Intel Corp Embedded voltage reference plane for system-in-package applications
AT520105B1 (de) * 2017-06-16 2019-10-15 Zkw Group Gmbh Leiterplatte
KR20190041215A (ko) * 2017-10-12 2019-04-22 주식회사 아모그린텍 인쇄회로기판 제조 방법 및 이에 의해 제조된 인쇄회로기판
CN211909269U (zh) * 2017-11-16 2020-11-10 株式会社村田制作所 树脂多层基板、电子部件及其安装构造
CN213522492U (zh) * 2017-11-16 2021-06-22 株式会社村田制作所 树脂多层基板、电子部件及其安装构造
JP2019106473A (ja) * 2017-12-13 2019-06-27 住友電気工業株式会社 フレキシブルプリント基板及び光モジュール
CN111123065B (zh) * 2018-10-30 2022-05-10 浙江宇视科技有限公司 印刷电路板布线检视方法及装置
US10624213B1 (en) * 2018-12-20 2020-04-14 Intel Corporation Asymmetric electronic substrate and method of manufacture
JP2020150125A (ja) * 2019-03-13 2020-09-17 日本電産株式会社 基板および電子基板
US20210392758A1 (en) * 2019-10-31 2021-12-16 Avary Holding (Shenzhen) Co., Limited. Thin circuit board and method of manufacturing the same

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0744344B2 (ja) * 1988-08-30 1995-05-15 富士通株式会社 金属コア内蔵型多層プリント基板の製造方法
JP2960276B2 (ja) 1992-07-30 1999-10-06 株式会社東芝 多層配線基板、この基板を用いた半導体装置及び多層配線基板の製造方法
JPH06260756A (ja) 1993-03-04 1994-09-16 Ibiden Co Ltd プリント配線板の製造方法
JPH06275959A (ja) 1993-03-22 1994-09-30 Hitachi Ltd 多層配線基板とその製造方法および両面プリント配線板の製造方法
JP3325351B2 (ja) * 1993-08-18 2002-09-17 株式会社東芝 半導体装置
JP3050807B2 (ja) * 1996-06-19 2000-06-12 イビデン株式会社 多層プリント配線板
US5774340A (en) * 1996-08-28 1998-06-30 International Business Machines Corporation Planar redistribution structure and printed wiring device
JP3961092B2 (ja) * 1997-06-03 2007-08-15 株式会社東芝 複合配線基板、フレキシブル基板、半導体装置、および複合配線基板の製造方法
US5847936A (en) * 1997-06-20 1998-12-08 Sun Microsystems, Inc. Optimized routing scheme for an integrated circuit/printed circuit board
JPH1093237A (ja) * 1997-08-08 1998-04-10 Hitachi Ltd 電子基板
JPH1187919A (ja) 1997-09-11 1999-03-30 Hitachi Chem Co Ltd マルチワイヤ配線板
JPH11177237A (ja) 1997-12-16 1999-07-02 Hitachi Chem Co Ltd ビルドアップ多層プリント配線板とその製造方法
JP3012590B2 (ja) 1998-03-26 2000-02-21 富山日本電気株式会社 多層印刷配線板の製造方法
US6203967B1 (en) 1998-07-31 2001-03-20 Kulicke & Soffa Holdings, Inc. Method for controlling stress in thin film layers deposited over a high density interconnect common circuit base
US6323435B1 (en) * 1998-07-31 2001-11-27 Kulicke & Soffa Holdings, Inc. Low-impedance high-density deposited-on-laminate structures having reduced stress
JP4117951B2 (ja) 1998-11-20 2008-07-16 イビデン株式会社 多層プリント配線板の製造方法及び多層プリント配線板
JP2000101245A (ja) 1998-09-24 2000-04-07 Ngk Spark Plug Co Ltd 積層樹脂配線基板及びその製造方法
JP4610681B2 (ja) 1998-12-22 2011-01-12 イビデン株式会社 多層プリント配線板
US6214445B1 (en) * 1998-12-25 2001-04-10 Ngk Spark Plug Co., Ltd. Printed wiring board, core substrate, and method for fabricating the core substrate
JP2000244130A (ja) * 1998-12-25 2000-09-08 Ngk Spark Plug Co Ltd 配線基板、コア基板及びその製造方法
JP2000244129A (ja) 1998-12-25 2000-09-08 Ngk Spark Plug Co Ltd 配線基板、コア基板及びその製造方法
US6333857B1 (en) * 1998-12-25 2001-12-25 Ngk Spark Plug Co., Ltd. Printing wiring board, core substrate, and method for fabricating the core substrate
KR100353355B1 (ko) 1999-04-30 2002-10-09 엘지전자주식회사 다층 인쇄회로기판의 제조방법
EP2086300A1 (en) 1999-06-02 2009-08-05 Ibiden Co., Ltd. Multi-layer printed circuit board and method of manufacturing multi-layer printed circuit board
JP4282190B2 (ja) * 1999-12-14 2009-06-17 イビデン株式会社 多層プリント配線板及び多層プリント配線板の製造方法
JP2001044591A (ja) * 1999-08-03 2001-02-16 Ngk Spark Plug Co Ltd 配線基板
US6970362B1 (en) * 2000-07-31 2005-11-29 Intel Corporation Electronic assemblies and systems comprising interposer with embedded capacitors
JP2002204077A (ja) * 2000-12-28 2002-07-19 Ngk Spark Plug Co Ltd 配線基板、配線基板本体、及びチップコンデンサ
US6532143B2 (en) * 2000-12-29 2003-03-11 Intel Corporation Multiple tier array capacitor
JP4129717B2 (ja) * 2001-05-30 2008-08-06 株式会社ルネサステクノロジ 半導体装置
JP2003031719A (ja) * 2001-07-16 2003-01-31 Shinko Electric Ind Co Ltd 半導体パッケージ及びその製造方法並びに半導体装置
US7843302B2 (en) * 2006-05-08 2010-11-30 Ibiden Co., Ltd. Inductor and electric power supply using it

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105376935A (zh) * 2014-08-12 2016-03-02 发那科株式会社 印刷电路板
CN105376935B (zh) * 2014-08-12 2019-08-27 发那科株式会社 印刷电路板

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Publication number Publication date
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KR101131759B1 (ko) 2012-04-06

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