JP4824397B2 - 多層プリント配線板 - Google Patents
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Description
そこで、本発明は、実装されたICチップの誤動作が生じ難い半導体素子実装用の多層プリント配線板を提供することを目的とする。
スルーホール導体を有するコア基板上に、導体回路と絶縁性樹脂層とが交互に積層されてなるビルドアップ配線層が形成され、そのビルドアップ配線層の表層にICチップ等の半導体素子(以下、単に「IC」という)を搭載するための実装部を有してなる多層プリント配線板において、
前記ICを実装する領域の直下の領域に配設されるスルーホール導体のピッチを、他の領域に配設されるスルーホール導体のピッチよりも小さくした多層プリント配線板である。
Bc/Tc<(Bp−Bc)/(Tp−Tc)
の関係式で表されるように、IC搭載用パッドとスルーホール導体とを配置することができる。
Pc<Pm≦Ps
の関係式で表されるようなスルーホール導体の配置密度とする。即ち、スルーホール導体の配置密度が、ICのプロセッサコア部直下の領域から、プロセッサコア部直下以外の領域に向かって次第に小さくなるように、スルーホール導体を配設する。
本発明にかかる半導体素子実装用の多層プリント配線板の一実施形態は、図1に示されるように、コア基板を貫通して複数のスルーホール導体が形成され、そのコア基板上に導体回路と絶縁性樹脂層とが交互に積層されてなるビルドアップ配線層が形成され、そのビルドアップ配線層の表層にICを搭載するための実装部を有する多層プリント配線板であって、半導体素子を実装する領域の直下に配設されたスルーホール導体のピッチを、半導体素子を実装する領域以外の他の領域、即ち、半導体素子実装領域の外側の周辺領域に位置するスルーホール導体のピッチよりも挟ピッチとしたことを特徴とする。
Bc/Tc<(Bp−Bc)/(Tp−Tc)
の関係式で表されるように、パッドとスルーホール導体とを配置することが望ましい。
Pc<Pm≦Ps
のような関係式で表されるようなスルーホール導体の配置密度とすることができる、即ち、スルーホール導体の配置密度が、ICのプロセッサコア部直下の領域から、プロセッサコア部直下以外の領域に向かって次第に小さくなるように、スルーホール導体を配設することが望ましい。
配線長を短くできるので、ICへの電源供給の遅延をさらに抑えることができるからである。
40μmを超えると、基板上に形成されるビルドアップ配線層の平坦性が劣るからである。
なお、レーザ加工における照射レーザ光の吸収効率を高めるために、予め絶縁性樹脂基板上の金属箔に公知の黒化処理を施しておくことが望ましい。
上記無電解めっきまたは電解めっきとしては、たとえば、銅、すず、銀、各種はんだ、銅/すず、銅/銀等の金属めっきが好ましく、とくに、無電解銅めっきまたは電解銅めっきが好適である。
この導体回路形成工程は、先ず、前記導体層の表面に感光性ドライフィルムレジストを貼付した後、所定の回路パターンに沿って露光、現像処理してエッチングレジストを形成し、エッチングレジスト非形成部分の導体層をエッチングして、電極パッドを含んだ導体回路パターンとする。
また前記導体層をエッチングして導体回路を形成する前処理として、ファインパターンを形成しやすくするため、あらかじめ、導体層の表面全面をエッチングして厚さを1〜10μm、より好ましくは2〜8μm程度まで薄くすることができる。
A.貫通孔充填用樹脂組成物の調製
ビスフェノールF型エポキシモノマー(油化シェル社製、分子量:310、YL983U)100重量部、表面にシランカップリング剤がコーティングされた平均粒径が1.6μmで、最大粒子の直径が15μm以下のSiO2
球状粒子(アドテック社製、CRS 1101−CE)170重量部およびレベリング剤(サンノプコ社製 ペレノールS4)1.5重量部を容器にとり、攪拌混合することにより、その粘度が23±1℃で44〜49Pa・sの樹脂充填材を調製した。なお、硬化剤として、イミダゾール硬化剤(四国化成社製、2E4MZ−CN)6.5重量部を用いた。スルーホール導体を形成する貫通孔を充填するための樹脂としては、他のエポキシ樹脂(例えば、ビスフェノールA型、ノボラック型など)、ポリイミド樹脂、フェノール樹脂などの熱硬化性樹脂を用いてもよい。
多層コア基板の作成
(1) 厚さ0.6mmのガラスエポキシ樹脂またはBT(ビスマレイミドトリアジン)樹脂からなる絶縁性基板14の両面に、10〜250μmの銅箔16がラミネートされてなる両面銅張積層板10を出発材料として用いた(図2(a))。この実施例1では、30μmの銅箔を使用した。
通常、ダミーランドは、スルーホール導体の口径に対して150〜250μm程度大きな口径を有して形成されるので、ダミーランドを有しない導体回路とすることで、ダミーランドを有する通常の構造に比べて、スルーホール導体間および電源用スルーホール導体とグランド用導体層間、グランド用スルーホール導体と電源用導体層間の間隔を狭くすることができる。ここで、ダミーランドとは、図5に示すように、多層コア基板の内層において、スルーホール導体から延出して、抜き22内に配設されたスルーホール周りの導体回路のことである。
このようにダミーランドを設けないことで、相互インダクタンスを減少させたり、導体抵抗を低くすることが可能になる。さらに、電源層、グランド層を構成する導体層の体積を増加させることも可能である。
(6g/l)を含む水溶液を還元浴とする還元処理を行い、下層のグランド用導体層16E、下層の電源用導体層16Pの表面に粗化面を形成する。
なお、表層の導体層に信号用導体回路を形成してもよい。
ここで、実装するICのプロッセサコア部直下の領域に設ける貫通孔35は、100μmφのドリルを用いて、それらのピッチがICの電極ピッチ(パッドピッチ)と同等な125μmとなるように形成される。
また、IC直下でプロセッサコア部以外の領域に設ける貫通孔35は、100μmφのドリルを用いて、それらのピッチが150〜400μmとなるように形成される。
また、IC直下以外の領域に設ける貫通孔35は、250μmφのドリルを用いて、それらのピッチが300〜600μmとなるように形成される。なお、IC直下以外の領域のプリント配線板全体に亘るように形成する。
さらに、ICのプロセッサコア部直下以外に設けるスルーホール導体の個数は、プロセッサコア部直下以外に位置するパッドの個数に対して、10〜50%の割合で形成することが出来るが、本実施例では30%とした。
なお、これらのスルーホール導体36は、信号用スルーホール導体(図示を省略)や、電源用スルーホール導体36P1(100μm)およびグランド用スルーホール導体36E1(100μm)、電源用スルーホール導体36P2(100μm)およびグランド用スルーホール導体36E2(100μm)、電源用スルーホール導体36P3(250μm)およびグランド用スルーホール導体36E3(250μm)から構成される。
ここで、電源用スルーホール導体とグランド用スルーホール導体とを隣接して格子状または千鳥状に配置することが望ましい。プロセッサコア直下のみの電源用スルーホール導体とグランド用スルーホール導体とを隣接して格子状または千鳥状に配置してもよい。なお、符号36P1および36E1で示されるのが、プロセッサコア直下の領域に設けたスルーホール導体である。
(6g/l)を含む水溶液を黒化浴(酸化浴)とする黒化処理、および、NaOH(10g/l)、NaBH4 (6g/l)を含む水溶液を還元浴とする還元処理を行い、スルーホール導体36の内壁に粗化面(図示を省略)を形成する。
その基板30の表面を、研磨して平坦化し、100℃で1時間、150℃で1時間の加熱を行うことにより、貫通孔充填用樹脂組成物40を硬化させて樹脂充填材層を形成した。その後、基板表面(貫通孔充填用樹脂表面も含む)に、無電解めっきおよび電解めっきを施して、多層コア基板の表面および裏面に導体層46、46を形成した(図3(b)参照)。
これにより、多層コア基板30の外側に設ける導体層46は、多層コア基板の内部に設ける導体層16に比べて微細な回路を形成することが可能になり、スルーホールランドの小径化および導体回路間の隙間やスルーホールランドと導体回路との間の隙間を小さくできる。従って、多層コア基板30の表面および裏面側に設けるスルーホールランドや導体回路は、スルーホール導体の挟ピッチ化を阻害することがない。
エッチング液としては、イミダゾール銅(II)錯体10重量部、グリコール酸7.3重量部、塩化カリウム5重量部からなるエッチング液(メック社製、メックエッチボンド)を使用した。
導体回路およびスルーホール導体のランド表面を覆う導体層(ふためっき層)36Lの表面に粗化層を形成すると、その導体は、層間樹脂絶縁層との密着性に優れるので、導体回路およびスルーホール導体のランドを被覆する導体の側面と樹脂絶縁層との界面を起点とするクラックの発生を抑制できる。また一方で、スルーホール導体のランドを覆う導体層は、電気的に接続されるバイアホールとの密着性が改善される。
すなわち、層間絶縁層用樹脂フィルムを基板上に、真空度67Pa、圧力0.47MPa、温度85℃、圧着時間60秒の条件で本圧着し、その後、170℃で40分間熱硬化させた(図3(d)参照)。
この実施例では、直径60μmと75μmの開口50aを形成した。
さらに、粗面化処理(粗化深さ3μm)した該基板の表面に、パラジウム触媒を付与することにより、層間絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。すなわち、上記基板を塩化パラジウム(PbCl2
)と塩化第一スズ(SnCl2 )とを含む触媒液中に浸漬し、パラジウム金属を析出させることにより触媒を付与した。
〔無電解銅めっき水溶液〕
EDTA 0.200 mol/l
硫酸銅 0.032 mol/l
HCHO 0.1 g/l
NaOH 0.100 mol/l
α、α′−ビピリジル 100 mg/l
ポリエチレングリコール(PEG) 0.10 g/l
〔無電解めっき条件〕
液温度: 34℃
時間: 45分
〔電解銅めっき液〕
硫酸 200 g/l
硫酸銅 80 g/l
添加剤 19.5 ml/l
(アトテックジャパン社製、カパラシドGL)
〔電解めっき条件〕
電流密度 1 A/dm2
時間 70 分
温度 22±2 ℃
次に、ジエチレングリコールジメチルエーテル(DMDG)に60重量%の濃度になるように溶解させた、クレゾールノボラック型エポキシ樹脂(日本化薬社製)のエポキシ基50%をアクリル化した感光性付与のオリゴマー(分子量:4000)45.67重量部、メチルエチルケトンに溶解させた80重量%のビスフェノールA型エポキシ樹脂(油化シェル社製、商品名:エピコート1001)16.0重量部、イミダゾール硬化剤(四国化成社製、商品名:2E4MZ−CN)1.6重量部、感光性モノマーである2官能アクリルモノマー(日本化薬社製、商品名:R604)4.5重量部、同じく多価アクリルモノマー(共栄化学社製、商品名:DPE6A)1.5重量部、分散系消泡剤(サンノプコ社製、S−65)0.71重量部を容器にとり、攪拌、混合して混合組成物を調製し、この混合組成物に対して光重合開始剤としてベンゾフェノン(関東化学社製)1.8重量部、光増感剤としてのミヒラーケトン(関東化学社製)0.2重量部、を加えることにより、粘度を25℃で2.0Pa・sに調整したソルダーレジスト組成物を得た。
なお、粘度測定は、B型粘度計(東京計器社製、DVL−B型)で60min-1の場合はローターNo.4、6min-1の場合はローターNo.3によった。
の紫外線で露光し、DMTG溶液で現像処理し、200μmの直径の開口を形成した。
そして、さらに、80℃で1時間、100℃で1時間、120℃で1時間、150℃で3時間の条件でそれぞれ加熱処理を行ってソルダーレジスト層を硬化させ、開口を有し、その厚さが15〜25μmのソルダーレジストパターン層76を形成した。上記ソルダーレジスト組成物としては、市販のソルダーレジスト組成物を使用することもできる。
そして、この多層プリント配線板には、はんだバンプ78Uを介してプリント配線板に形成されたIC搭載用のパッドとIC80の電極が接続され、さらに、はんだバンプ78Dを介してドータボード82に実装される(図4(c))。
実施例1の(5)の工程において、スルーホール導体を形成するピッチを変更した。プロセッサコア部直下においては、全パッド直下にスルーホール導体を形成することは行わず(プロセッサコア部直下のパッド数に対して50〜100%の範囲内で可能)、1個置きにスルーホール導体を形成したため、250μmピッチとなった。プロセッサコア部直下以外は、プロセッサコア部直下以外のパッド数に対し、10%のスルーホール導体を300〜600μmピッチで形成した。それ以外は実施例1と同様にして多層プリント配線板を作製した。
実施例1の(5)の工程において、スルーホール導体を形成する貫通孔数を変更した。プロセッサコア部直下は、実施例1と同様である。プロセッサコア部直下以外は、プロセッサコア部直下以外のパッド数に対し、50%のスルーホール導体を形成した。プロセッサコア部直下以外のICチップ直下は150〜400μmピッチで、IC直下以外は300〜600μmピッチでスルーホール導体を形成した。それ以外は実施例1と同様にして多層プリント配線板を作製した。
実施例1の(1)の工程において、銅箔16に60μmの銅箔を使用した以外は、実施例1と同様に作製した。
実施例1の(1)の工程において、銅箔16に150μmの銅箔を使用した以外は、実施例1と同様にして多層プリント配線板を作製した。
実施例1において、プロセッサコア部直下以外のスルーホール導体の数を変更した以外は、実施例1と同様にして多層プリント配線板を作製した。この実施例では、実施例2の如く、プロセッサコア直下以外のスルーホール導体の数は、プロセッサコア直下以外のパッド数に対して10%であるように形成した。
プロセッサコア部直下以外の領域に設けたスルーホール導体数を、10%から30%に変更した以外は、実施例2と同様にして多層プリント配線板を作製した。
実施例1の(1)の工程において、銅箔16に20μmの銅箔を使用した以外は、実施例1と同様にして多層プリント配線板を作製した。
実施例1の(1)の工程において、銅箔16に300μmの銅箔を使用した以外は、実施例1と同様に作製した。
実施例1の(5)の工程において、スルーホール導体を形成するドリル及びピッチを変更した。全スルーホール導体を0.1mmΦのドリルを用い、全パッド直下に125μmピッチでスルーホール導体を形成した以外は、実施例1と同様にして多層プリント配線板を作製した。
参考例1において、スルーホール導体を形成するピッチを変更した。プロセッサコア部直下は全パッド直下にスルーホール導体を形成せず、1個置きに形成したため、250μmピッチでスルーホール導体を形成した。IC直下でプロセッサコア部直下以外が全バンプ直下に125μmピッチでスルーホール導体を形成した。
実施例1〜9及び参考例1〜2で作製したそれぞれのプリント配線板に、表1に示すような駆動周波数およびFSB(フロントサイド・バス)を有する3種類のIC(以下、「ICチップNo.1〜No.3」という)のいずれかを搭載し、同時スイッチングを繰り返して、例えば、パルス・パターン・ジェネレータ/エラー・ディテクタ(例えば、アドバンテスト社製:商品名「D3186/3286」)を用いて誤動作の有無を確認する。その結果を表2に示す。誤動作が観察されなかった場合を○、誤動作が観察された場合を×と評価する。
実施例1〜7で作製したそれぞれのプリント配線板に、表1に示すNo.3のICを搭載し、同時スイッチングを繰り返して、ICのトランジスタの電圧降下量を測定する。なお、ICのトランジスタの電圧は直接測定が困難なので、プリント配線板に測定可能な回路を形成して行なう。
14 樹脂絶縁層
16 銅箔
16E グランド用下層導体層
16P 電源用下層導体層
18 プリプレグ
20 銅箔
22 抜き孔
30 コア基板
35 貫通孔
36E1〜36E3 グランド用スルーホール導体
36P1〜36P3 電源用スルーホール導体
40 貫通孔充填用樹脂組成物
46E グランド用導体層
46P 電源用導体層
50 層間樹脂絶縁層
50a バイアホール形成用開口
58 導体回路
60 バイアホール
70 層間樹脂絶縁層
72 導体回路
74 バイアホール
76 ソルダーレジスト層
78U、78D はんだバンプ
80 ICチップ
82 ドータボード
Claims (7)
- スルーホール導体を有するコア基板上に、導体回路と絶縁性樹脂層とが交互に積層されてなるビルドアップ配線層が形成され、そのビルドアップ配線層の表層にIC等の半導体素子を搭載するための実装部を有する多層プリント配線板において、
前記半導体素子を実装する領域の直下に位置するスルーホール導体のピッチを、他の領域に位置するスルーホール導体のピッチよりも小さくするとともに、
前記半導体素子のプロセッサコア部直下に位置するスルーホール導体のピッチを、それ以外のスルーホール導体のピッチよりも小さくし、
前記半導体素子のプロセッサコア部直下の領域に配設されたスルーホール導体のピッチをPcとし、半導体素子を実装する領域の直下であるがプロセッサコア部直下以外の領域に設けたスルーホール導体のピッチをPm、半導体素子を実装する領域以外に設けたスルーホール導体のピッチをPsとするとき、
Pc<Pm≦Ps
の関係式で表されるような配置密度としたことを特徴とする多層プリント配線板。 - 前記半導体素子のプロセッサコア部直下に配設する半導体素子搭載用のパッドの数をBc、プロセッサコア部直下の領域に配設するスルーホール導体の数をTcとし、
全てのパッド数および全てのスルーホール導体の数をそれぞれBpおよびTpとするとき、
Bc/Tc<(Bp−Bc)/(Tp−Tc)
の関係式で表されるように、パッドとスルーホール導体とが配設されることを特徴とする請求項1に記載の多層プリント配線板。 - 前記半導体素子のプロセッサコア部直下の領域に配設されるスルーホール導体のピッチは、125〜250μmであることを特徴とする請求項1または2に記載の多層プリント配線板。
- 前記半導体素子を実装する領域の直下であるが、プロセッサコア部直下以外の領域に設けるスルーホール導体のピッチは、150〜600μmピッチであることを特徴とする請求項1から3までのいずれか1項に記載の多層プリント配線板。
- 前記半導体素子を実装する領域の直下以外に設けるスルーホール導体のピッチは、200〜600μmであることを特徴とする請求項1から4までのいずれか1項に記載の多層プリント配線板。
- 前記半導体子素子のプロセッサコア部直下の領域に設けたスルーホール導体のピッチと、プロセッサコア部直下に設けたパッドのピッチが一致していることを特徴とする請求項1から5までのいずれか1項に記載の多層プリント配線板。
- 前記コア基板は、コア材上に導体回路と絶縁性樹脂層とが交互に積層されてなる多層コア基板であり、前記多層コア基板の内部に設けた導体回路の厚みをTとし、多層コア基板の表面に設けた導体回路の厚みをtとするとき、T≧1.5tであることを特徴とする請求項1から6までのいずれか1項に記載の多層プリント配線板。
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