JP4873827B2 - 多層プリント配線板 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、多層プリント配線板に係り、高周波のＩＣチップ、特に３ＧＨｚ以上の高周波領域でのＩＣチップを実装したとしても誤作動やエラーなどが発生することなく、電気特性や信頼性を向上させることができる多層プリント配線板に関することを提案する。
【０００２】
【従来の技術】
ＩＣチップ用のパッケージを構成するビルドアップ式の多層プリント配線板では、スルーホールが形成されたコア基板の両面もしくは片面に、層間絶縁樹脂を形成し、層間導通のためのバイアホールをレーザもしくはフォトエッチングにより開口させて、層間樹脂絶縁層を形成させる。そのバイアホール上にめっきなどにより導体層を形成し、エッチングなどを経て、パターンを形成し、導体回路を作り出させる。さらに、層間絶縁層と導体層を繰り返し形成させることにより、ビルドアップ多層プリント配線板が得られる。必要に応じて、表層には半田バンプ、外部端子（ＰＧＡ／ＢＧＡなど）を形成させることにより、ＩＣチップを実装することができる基板やパッケージ基板となる。ＩＣチップはＣ４（フリップチップ）実装を行うことにより、ＩＣチップと基板との電気的接続を行っている。
【０００３】
ビルドアップ式の多層プリント配線板の従来技術としては、特開平６−２６０７５６号、特開平６−２７５９５９号などがある。ともに、スルーホールを充填樹脂で充填されたコア基板上に、ランドが形成されて、両面にバイアホールを有する層間絶縁層を施して、アディテイブ法により導体層を施し、ランドと接続することにより、高密度化、微細配線を形成された多層プリント配線板を得られる。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＩＣチップが高周波になるにつれて、誤動作やエラーの発生の頻度が高くなってきた。特に周波数が３ＧＨｚを越えたあたりから、その度合いが高くなってきている。５ＧＨｚを越えると全く動かなくなることもあった。そのために、該ＩＣチップをＣＰＵとして備えるコンピュータで、機能すべきはずの動作、例えば、画像の認識、スイッチの切り替え、外部へのデータの伝達などの所望の機能や動作を行えなくなってしまった。
【０００５】
それらのＩＣチップ、基板をそれぞれ非破壊検査や分解したところＩＣチップ、基板自体には、短絡やオープンなどの問題は発生しておらず、周波数の小さい（特に１ＧＨｚ未満）ＩＣチップを実装した場合には、誤動作やエラーの発生はなかった。
【０００６】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、高周波領域のＩＣチップ、特に３ＧＨｚを越えても誤動作やエラーの発生しないプリント基板もしくはパッケージ基板を構成し得る多層プリント配線板を提案することにある。
【０００７】
【課題を解決するための手段】
発明者らは、上記目的の実現に向け鋭意研究した結果、以下に示す内容を要旨構成とする発明に想到した。すなわち、
本願発明は、コア基板上に、層間絶縁層と導体層が形成されて、バイアホールを介して、電気的な接続を行われる多層プリント配線板において、
前記コア基板の表層、内層もしくは表層及び内層には、少なくとも１層の電源層を有し、前記コア基板を構成する絶縁層の厚みを０．６mm以下で、０．１３mm以上にする多層プリント配線板に特徴がある。
【０００８】
従来と比較するとＩＣチップ〜層間絶縁層〜コア基板の導体〜電源もしくはコンデンサの距離自体が短くなることになる。そのためのトータルの伝送線路距離が短くなる。これにより、その線路間の導体抵抗を低減させることができ、流れる信号線などの電気的な伝達などを阻害しなくなる。そのために、伝達される信号などに損失を起こさない。それは、前記コア基板の表層、内層もしくは表層及び内層には、少なくとも１層の電源層を有し、かつコア基板の絶縁層を０．６ｍｍ以下にすることより、その効果を奏する。それは、高周波領域のＩＣチップ、特に、周波数が３ＧＨｚ以上のＩＣチップを実装させると、コア基板の絶縁層の厚みを０．６ｍｍ以下、０．１３mm以上にさせるとその効果が表れる。
【０００９】
さらに、コア基板の絶縁層の厚みを０．２ｍｍ〜０．５ｍｍの間にすることが望ましい。
【００１０】
また、コア基板において電源層を設けたとき、ＩＣチップ〜電源層との距離と電源層〜電源との距離の双方を短くすることとなるために、導体抵抗を低下させることができる。そのために、電源の供給効率が向上されるので、高周波領域に用いても、誤動作やエラーなどを引き起こさない。
【００１１】
また、ＩＣチップ〜基板〜コンデンサもしくは誘電体層〜電源を経て、ＩＣチップに電源を供給する場合にも、同様の効果を奏する。それ故に、コンデンサもしくは誘電体層の電源の供給に損失を起こさない。ＩＣチップは、瞬時的に電力を消費して、複雑な演算処理や動作を行う。高周波領域のＩＣチップを実装したとしても、初期動作における電源不足（電圧降下）に対して、大容量のコンデンサを実装することなく、電源の供給をすることができる。高周波領域のＩＣチップを用いるためには初期動作時の電源不足（電圧降下）が発生するが、従来のＩＣチップで供給されていたコンデンサもしくは誘電体層の容量で足りるのである。その際、電圧降下を低減させることがインダクタンスを低減させるよりもその効果を奏する。つまり、基板全体に発生するノイズは、電圧降下を低減させることで電圧不足の解消が早くなり、ノイズ発生の頻度を下げられて、ＩＣチップの挙動が安定する。
【００１２】
この際、コア基板の電源層を内層に形成させることが望ましい。内層に形成させることにより、ＩＣチップ〜電源層との距離と電源層〜電源との距離が等しくなりやすいために、電圧降下を低減させやすくなっている。
【００１３】
また、電源層も単層で形成させるよりも２層以上の多層（表層と内層とで電源層を形成させることや表層の両面に電源層を形成させること等）で形成させた方がより望ましい。多層にすることにより、電源層の面積を大きくすることが容易になる。そのために、抵抗を小さくすることができるからである。
【００１４】
特に、コア基板の電源層として用いられる導体層の厚みが、コア基板の片面もしくは両面上の層間絶縁層上に導体層の厚みより、厚いときに、上記の２つの効果をさらに向上させるのである。
【００１５】
コア基板上に、層間絶縁層と導体層が形成されて、バイアホールを介して、電気的な接続を行われる多層プリント配線板において、
前記コア基板の表層、内層もしくは表層及び内層には、少なくとも１層の電源層を有し、前記コア基板を構成する絶縁層の厚みをβ1、層間絶縁層を構成する絶縁層の厚みをβ2、ＩＣチップと電源層までの距離をδ1、電源層と外部端子までの距離をδ2に対して、１＜（δ1＋δ2）／（β1 2＋β2 2）＜１０であることを特徴とする。電源層が多層である場合も、その中で最も近いものと電源層との距離を指すのである。
（δ1＋δ2）／（β1 2＋β2 2）≦１．０であるとき、高周波領域におけるＩＣチップを実装させた場合、初期動作をしたときの瞬間の電圧降下が大きくなる。また、その電圧低下する最降下地点のポイントも時間が経ってから、発生しているので、電圧が回復するまでのタイムラグが生じてしまう。そのためにＩＣ駆動電圧の変動が大きくなるので、誤動作やエラーを発生しやすくなる。
（δ1＋δ2）／（β1 2＋β2 2）＞１０であるとき、電圧降下を低減させる効果を有するが、それに追従するように信頼性が低下してしまう。ヒートサイクル条件下などによる基板への応力が緩衝されにくくなる。そのために、早期に絶縁性や接続信頼性が低下してしまう。
【００１６】
それぞれ、β、δは、図２２に示したように定義される。図２２では、多層プリント配線板を模式的に示す。コア基板３０の両面には導体層３４が形成され、図中上側の導体層３４が電源層として用いられる。コア基板３０の両面には、層間絶縁層５０と導体層５８、層間絶縁層１５０と導体層１５８とが形成される。図中上側の導体層１５８にはＩＣチップ９０が接続され、下側の導体層１５８には、導電性接続ピン（外部端子）７７が接続される。このとき、コア基板３０の電源層である導体層３４の厚みをα1、層間絶縁層上の導体層５８、１５８の厚みをα2と定義され、δ1、δ2は次式で表される。
ここで、δ1＝α2-1＋β2-1＋α2-2＋β2-2
δ2＝β1＋α1-0＋β2-3＋α2-3＋β2-4＋α2-4
【００１７】
１．２＜（δ1＋δ2）／（β1 2＋β2 2）＜８であることが望ましい。その範囲であれば、電圧降下という点では安定しているし、信頼性という点でも問題がないからである。
【００１８】
特に、コア基板の電源層として用いられる導体層の厚みが、コア基板の片面もしくは両面上の層間絶縁層上の導体層の厚みより、厚いときに、上記の効果をさらに向上させるのである。
【００１９】
第１の効果として、導体層の厚みを厚くすることにより、導体自体の体積を増すことができる。その体積を増すことにより、導体での抵抗が低減することができる。そのために流れる信号線などの電気的な伝達などを阻害しなくなる。従って、伝達される信号などに損失を起こさない。それは、コアとなる部分の基板を厚くすることにより、その効果を奏する。
【００２０】
第２の効果として、導体層を電源層として用いることで、ＩＣチップへの電源の供給能力を向上させることができる。また、導体層をアース層として用いることで、ＩＣチップへの信号、電源に重畳するノイズを低減させることができる。その根拠としては、第１の効果で述べた導体の抵抗の低減が、電源の供給も阻害しなくなる。そのため、該多層プリント配線板上にＩＣチップを実装したときに、ＩＣチップ〜基板〜電源までの抵抗などの電気特性を向上させることができる。従って、初期動作における電源不足が小さくなるため、電源不足が起きにくくなり、そのためにより高周波領域のＩＣチップを実装したとしても、初期動作における誤動作やエラーなどを引き起こすことがない。
【００２１】
コア基板の電源層の導体層を厚くすることにより、コア基板の強度が増す。それにより、コア基板自体を薄くしても、反りや発生した応力を基板自体で緩和することが可能となる。
【００２２】
また、ＩＣチップ〜基板〜コンデンサもしくは誘電体層〜電源を経て、ＩＣチップに電源を供給する場合にも、同様の効果を奏する。前述の抵抗などの電気特性を向上させることができる。それ故に、コンデンサもしくは誘電体層の電源の供給に損失を起こさない。そもそもＩＣチップは、瞬時的に電力を消費して、複雑な演算処理や動作を行う。高周波領域のＩＣチップを実装したとしても、初期動作における電源不足（電圧降下の発生という状況）に対して、大量のコンデンサを実装することなく、電源の供給をすることができる。そもそも高周波領域のＩＣチップを用いるためには初期動作時の電源不足（電圧降下）が発生するが、従来のＩＣチップでは供給されていたコンデンサもしくは誘電体層の容量で足りていた。
【００２３】
特に、コア基板の電源層として用いられる導体層の厚みが、コア基板の片面もしくは両面上の層間絶縁層上に導体層の厚みより、厚いときに、上記の３つの効果をさらに向上させるのである。この場合の層間絶縁層上の導体層とは、絶縁層の中に芯材を含浸させていない樹脂で形成された層間絶縁層に、層間を接続させるための非貫通孔であるバイアホールを形成したものにめっき、スパッタなどを経て形成された導体層を主として意味する。これ以外にも特に限定されないが、バイアホールを形成したものであれば、上記の導体層に該当する。
【００２４】
コア基板の電源層は、基板の表層、内層もしくは、その両方に配置させてもよい。内層の場合は、２層以上に渡り多層化してもよい。基本的には、コア基板の電源層は層間絶縁層の導体層よりも厚くなっていれば、その効果を有する。
ただ、内層に形成することが望ましい。内層に形成されるとＩＣチップと外部端もしくはコンデンサとの中間に電源層が配置される。そのため、双方の距離が均一であり、阻害要因が少なくなり、電源不足が押さえられるからである。
【００２５】
また、本発明では、コア基板上に層間絶縁層と導体層とが形成されて、バイアホールを介して、電気的な接続が行われる多層プリント配線板において、
コア基板上の導体層の厚みをα1、層間絶縁層上の導体層の厚みをα2に対して、α2＜α1≦４０α2であることを特徴とする多層プリント配線板にある。
【００２６】
α1≦α2の場合は、電源不足に対する効果が全くない。つまり、言い換えると初期動作時に発生する電圧降下に対して、降下度を抑えることが明確にならない。
α1＞４０α2を越えた場合についても検討を行ったが、基本的に電気特性は、４０α2と同じである。つまり、本願の効果の臨界点であると理解できる。これ以上厚くしても、電気的な効果の向上が望めない。ただ、この厚みを越えると、コア基板の表層に導体層を形成した場合にコア基板と接続を行うランド等を形成するのに困難が生じてしまう。さらに上層の層間絶縁層を形成すると、凹凸が大きくなってしまい、層間絶縁層にうねりが生じてしまうために、インピーダンスを整合することができなくなってしまうことがある。しかしながら、その範囲（α1＞４０α2）でも問題がないときもある。
【００２７】
導体層の厚みα1は、１．２α2＜α1≦４０α2であることが更に望ましい。その範囲であれば、電源不足（電圧降下）によるＩＣチップの誤動作やエラーなどが発生しないことが確認されている。
【００２８】
この場合のコア基板の材質としては、ガラスエポキシ樹脂などの芯材が含浸した樹脂基板、セラミック基板、金属基板、樹脂、セラミック、金属を複合して用いた複合コア基板、それらの基板の内層に（電源用）導体層が設けられた基板、３層以上の多層化した導体層が形成された多層コア基板を用いることができる。
金属を埋め込まれた基板上に、めっき、スパッタなどの一般的に行われる導体層を形成するプリント配線板の方法で形成したものを用いてもよい。
【００２９】
多層コア基板の場合であれば、コア基板の外層と内層の電源層をそれぞれ足した厚みが、コア基板における電源層の導体層の厚みとなる。
必要に応じて、コア基板の内層にコンデンサや誘電体層、抵抗などの部品を埋め込み、形成させた電子部品収納コア基板を用いてもよい。
【００３０】
本願発明でのコア基板とは、以下のように定義される。芯材等が含浸された硬質基材であり、その両面もしくは片面に、芯材などを含まない絶縁樹脂層を用いて、フォトビアもしくはレーザによりバイアホールを形成して、導体層を形成して、層間の電気接続を行うときのものである。
【００３１】
図１４は、縦軸にＩＣチップへ供給される電圧、横軸には時間経過を示している。図１４は、１ＧＨｚ以上の高周波ＩＣチップ電源用のコンデンサを備えないプリント配線板をモデルにしたものである。線Ａは、１ＧＨｚのＩＣチップへの電圧の経時変化を示したものであり、線Ｂは、３ＧＨｚのＩＣチップへの電圧の経時変化を示したものである。その経時変化は、ＩＣチップが起動し始めたとき、瞬時に大量の電源が必要となる。その供給が不足していると電圧が降下する（Ｘ点、Ｘ’点）。その後、供給する電源が徐々に充足されるので、電圧効果は解消される。しかしながら、電圧が降下したときには、ＩＣチップの誤作動やエラーを引き起こしやすくなる。つまり、電源の供給不足によるＩＣチップの機能が十分に機能、起動しないがために起こる不具合である。この電源不足（電圧降下）はＩＣチップの周波数が増えるにつれて大きくなってくる。そのために、電圧降下を解消するためには、時間が掛かってしまい、所望の機能、起動を行うために、タイムラグが生じてしまう。
【００３２】
前述の電源不足（電圧降下）を補うために、外部のコンデンサと接続させて、該コンデンサ内に蓄積された電源を放出することにより、電源不足（電圧降下）を小さくすることができる。
図１５には、コンデンサを備えたプリント基板をモデルにしたものである。線Ｃは、小容量のコンデンサを実装して、１ＧＨｚのＩＣチップにおける電圧の経時変化を示したものである。コンデンサを実装していない線Ａに比べると電圧降下の度合いが小さくなってきている。さらに、線Ｄは、線Ｃで行ったものに比べて大容量のコンデンサを実装して、線Ｃ同様に経時変化を示したものである。さらに線Ｃと比較しても、電圧降下の度合いが小さくなってきている。それにより、短時間で所望のＩＣチップも機能、起動を行うことができるのである。しかしながら、図１４に示したように、ＩＣチップがより高周波領域になると、より多くのコンデンサ容量が必要になってしまい、そのためにコンデンサの実装する領域を設定する必要となるため、電圧の確保が困難になってしまい、動作、機能を向上することができないし、高密度化という点でも難しくなってしまう。
【００３３】
さらに検討した結果、コア基板の絶縁層の厚みを変化させたときの電圧降下図の結果を図１６に示す。図中で、線Ｃは、小容量のコンデンサを実装して、３ＧＨｚのＩＣチップで、絶縁層の厚み０．８ｍｍにおける電圧の経時変化、線Ｆは、小容量のコンデンサを実装して、３ＧＨｚのＩＣチップで、絶縁層の厚み０．６ｍｍにおける電圧の経時変化、線Ｅは、小容量のコンデンサを実装して、３ＧＨｚのＩＣチップで、絶縁層の厚み０．４ｍｍにおける電圧の経時変化の様子をそれぞれ示したものである。コアの絶縁材の厚みが薄くなるにつれて、電源不足（電圧降下）が小さくなってきている。そのために、ＩＣチップの機能、動作の不具合の発生が少なくなるということがいえる。即ち、コア基板の絶縁層の厚みを薄くすることにより、ＩＣチップ〜電源（コンデンサを含む）間の距離が短くなる、もしくはＩＣチップ〜コア基板の電源層あるいはコア基板の電源層〜電源（コンデンサを含む）が短くなることになる。距離が短くなることにより、回路間の導体抵抗が低減させるので、伝達される電源における電圧、電流への損失がなくなる。そのために、ＩＣチップ〜電源間での伝達損失が小さくなり、電源の供給が行われるので、誤動作やエラーなどを引き起こさない。さらに電源層の導体層の厚みによる要因が大きく、コア基板における電源層の導体層の厚みを他の層間絶縁層上の導体層の厚みより厚くすることにより、その効果をさらに奏する。
【００３４】
また、電圧降下の現象を正確に把握するために、コア基板の絶縁層の厚みを変えて、そのときの最大の電圧降下量をシミュレーションの結果を図１７中に示した。図中では、縦軸に電圧降下、横軸にコア基板の絶縁層の厚みを取ってある。実装するＩＣチップは、３ＧＨｚ以上の高周波領域であるものを用いて、基板として、表層部分にコンデンサを実装させている。１ＧＨｚくらいであると、電圧降下にはそれほど違いはなく、そのために誤作動やエラーなどを引き起こしにくいということがいえる。しかしながら、１ＧＨｚよりも高周波領域になると、電圧降下（電源不足）が顕著に表れる。そのために、誤作動やエラーを引き起こすことがある。絶縁層の厚みを０．６ｍｍくらいにすると、電圧降下（電源不足）も解消されることが分かる。そのために、絶縁層の厚みを薄くすることにより、ＩＣチップ〜電源間の距離が短くなり、ループインダクタンスが低減されて、電源の供給が適正に行われる。これにより、電圧降下（電源不足）が起こらない。
【００３５】
更に、線Ｇは、小容量のコンデンサを実装して、３ＧＨｚのＩＣチップで、導体層の厚み０．８mm、線Ｃで用いられたコア基板の電源層の２倍の厚みにおける電圧の経時変化、線Ｈは、小容量のコンデンサを実装して、３ＧＨzのＩＣチップで、導体層の厚み０．６mm、線Ｆで用いられたコア基板の電源層の２倍の厚みにおける電圧の経時変化を示したものである。コア基板の電源層の導体層の厚みを厚くすることにより、電源不足（電圧降下）が小さくなっている。そのために、ＩＣチップの機能、動作の不具合の発生がより少なくなるといえる。即ち、コア基板の絶縁層の厚みを薄くし、かつ、電源層の導体層を厚くすることがより望ましいこととなる。
【００３６】
コア基板を構成する絶縁層の厚みをβ1、層間絶縁層を構成する絶縁層の厚みをβ2、ＩＣチップと電源層までの距離をδ1、電源層と外部端子までの距離をδ2に対して、その相関においてβｘ＝（δ1＋δ2）／（β1 2＋β2 2）における電圧の経時変化を図１８中に示す。図中で、縦軸に電圧降下、横軸に経過時間が取ってある。小容量のコンデンサを実装して、３ＧＨｚのＩＣチップにおける３つのβｘ（０．７８３、１．１０２、１．７９２）の経時変化をそれぞれ示してある。βｘが大きくなるにつれて、電圧降下（電源不足）が小さくなっている。つまり、βｘが大きくなると、抵抗などの電気特性が向上するので、それに伴い、電圧降下（電源不足）が解消されて、それにより、ＩＣチップの初期動作における誤動作やエラーの発生を防止することができる。
【００３７】
また、電圧降下の現象を正確に把握するために、βXを変えて、そのときの最大の電圧降下量をシミュレーションして求めた結果を図１９に示す。図中で縦軸に電圧降下、横軸にβXを取ってある。実装するＩＣチップは、３ＧＨｚ以上の高周波領域であるものを用いて、基板として、表層部分にコンデンサを実装させている。電圧降下（電源不足）が顕著に表れる。そのために、誤作動やエラーを引き起こすことがある。βXが１．０より大きくなると、電圧降下（電源不足）が小さくなり、電圧降下（電源不足）も解消されることが分かる。そのために、βXを大きくすることにより、ＩＣチップ〜基板〜電源間との間における抵抗などの電気特性を向上させることができ、電源の供給が適正に行われる。そのために、電圧降下（電源不足）が起こらない。
【００３８】
また、本願発明では、コア基板の導体層の厚みが、層間絶縁層上の導体層の厚みよりも厚いことを特徴とする。
【００３９】
第１の効果として、コア基板の電源層の導体層が厚くなることにより、コア基板の強度が増す。それによりコア基板自体を薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。
【００４０】
第２の効果として、導体層を厚くすることにより、導体自体の体積を増やすことができる。その体積を増やすことにより、導体での抵抗が低減することができる。そのため流れる信号線などの電気的な伝達などを阻害しなくなる。従って、伝達される信号などに損失を起こさない。それは、コアとなる部分の基板だけを厚くすることにより、その効果を奏する。
【００４１】
第３の効果として、導体層を電源層として用いることで、ＩＣチップへの電源の供給能力が向上させることができる。その根拠としては、第２の効果で述べた導体の抵抗の低減が、電源の供給も阻害しなくなる。そのため、該多層プリント基板上にＩＣチップを実装したときに、ＩＣチップ〜基板〜電源までの抵抗などの電気特性を向上させることができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のＩＣチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。
【００４２】
また、ＩＣチップ〜基板〜コンデンサもしくは電源層〜電源を経て、ＩＣチップに電源を供給する場合にも、同様の効果を奏する。前述の抵抗などの電気特性を向上させることができる。それ故に、コンデンサもしくは誘電体層の電源の供給に損失を起こさない。そもそもＩＣチップは、瞬時的に電力を消費して、複雑な演算処理や動作が行われる。電源層からのＩＣチップへの電力供給により、高周波領域のＩＣチップを実装したとしても、初期動作における電源不足（電圧降下）ということに対して、大容量のコンデンサを実装することなく、電源の供給をすることができる。そもそも高周波領域のＩＣチップを用いるためには初期動作時の電源不足（電圧降下）が発生するが、従来のＩＣチップでは供給されていたコンデンサもしくは誘電体層の容量で足りていた。
【００４３】
特に、コア基板の電源層として用いられる導体層の厚みが、コア基板の片面もしくは両面上の層間絶縁層上の導体層の厚みより、厚いときに、上記の３つの効果を最大限にさせることができる。
【００４４】
また、本発明では、コア基板上の導体層の厚みをα1、層間絶縁層上の導体層の厚みをα2に対して、α2＜α1≦４０α2であることを特徴とする。
【００４５】
α1≧α2の場合は、電源不足（電圧降下）に対する効果が全くない。
α1＜４０α2を越えた場合についても検討を行ったが、基本的には電気特性は、４０α2と同等である。つまり、本願の効果の臨界点であると理解できる。これ以上厚くしてもその効果は望めない。ただ、この厚みを越えると、コア基板と接続を行うランド等が形成するのに困難が生じてしまう。上層の層間絶縁層を形成すると、凹凸が大きくなってしまい、層間絶縁層にうねりを生じてしまうために、インピーダンスを整合することが出来なくなってしまう。
【００４６】
導体層の厚みα1は、１．２α2≦α1≦４０α2であることがさらに望ましい。その範囲であれば、電源不足（電圧降下）によるＩＣチップの誤動作やエラーなどが発生しないことが確認されている。
【００４７】
この場合のコア基板とは、ガラスエポキシ樹脂などの芯材が含浸した樹脂基板、セラミック基板、金属基板、樹脂、セラミック、金属を複合して用いた複合コア基板、それらの基板の内層に（電源用）導体層が設けられた基板、３層以上の多層化した導体層が形成された多層コア基板を用いることができる。
【００４８】
電源層の導体の厚みを、厚くするために、金属を埋め込まれた基板上に、めっき、スパッタなどの一般的に行われる導体層を形成するプリント配線板の方法で形成したものを用いてもよい。
【００４９】
多層コア基板の場合であれば、コア基板の外層と内層の電源層をそれぞれ足した厚みが、コアの電源層の厚みとなる。つまり、多層化しても、コア基板の導体層の厚みを厚くすることが本質であり、効果自体はなんら変わりないのである。
この場合は、３層（外層＋内層）からなるコア基板でもよい。
必要に応じて、コア基板の内層にコンデンサや誘電体層、抵抗などの部品を埋め込み、形成させた電子部品収納コア基板を用いてもよい。
【００５０】
本願発明でのコア基板とは、以下のように定義される。芯材等が含浸された硬質基材であり、その両面もしくは片面に、芯材などを含まない絶縁樹脂層を用いて、フォトビアもしくはレーザによりバイアホールを形成して、導体層を形成して、層間の電気接続を行うときのものである。相対的に、コア基板の厚みは、樹脂絶縁層の厚みよりも厚い。基本的には、コア基板は電源層を主とする導体層が形成されて、その他信号線などは表裏の接続を行うためだけに形成されている。
【００５１】
なお、同一厚みの材料で形成されたもので、積層された多層プリント配線板であるならば、プリント基板における導体層として電源層を有する層もしくは基板をコア基板として定義される。
【００５２】
また、コア基板の片面もしくは両面の表層の形成された導体層および電源の導体層を厚くした場合だけでなく、３層以上の多層コア基板にした場合、内層に導体層あるいは内層に電源層用の導体層を形成したコア基板にした場合でも同様の効果を奏することがわかった。つまり、電源不足（電圧降下）を小さくする効果があるのである。なお、多層コア基板の場合は、コア基板のすべての層の導体層および電源層の導体層の厚みが、層間絶縁層上の導体層の厚みよりも厚いときでも、コア基板のすべての層の導体層および電源層の導体層の厚みが、層間絶縁層上の導体層の厚みと同等以下のときでも、全ての層の導体の厚みを足した厚みの総和が、層間絶縁層上の導体層の厚みより、厚くなったときに、その効果を奏する。
【００５３】
さらに、コア基板内にコンデンサや誘電体層、抵抗などの電子部品を内蔵した基板であっても、その効果は顕著に表れる。内蔵させることにより、ＩＣチップとコンデンサもしくは誘電体層との距離を短くすることができる。そのために、抵抗などの電気特性を向上させることができる。電源不足（電圧降下）を小さくすることができる。例えば、コンデンサや誘電体層を内蔵したコア基板においても、コアの基板の導体層および電源層の導体層の厚みを層間絶縁層上の導体層の厚みよりも厚くすることにより、メインの電源と内蔵されたコンデンサや誘電体層の電源との双方の導体抵抗を減らすことができるので、伝達損失を低減することができ、コンデンサを内蔵した基板の効果をいっそう発揮されるようになる。
【００５４】
コア基板の材料は、樹脂基板で検証を行ったが、セラミック、金属コア基板でも同様の効果を奏することがわかった。また、導体層の材質も銅からなる金属で行ったが、その他の金属でも、効果が相殺されて、誤動作やエラーの発生が増加するということは確認されていないことから、コア基板の材料の相違もしくは導体層を形成する材質の相違には、その効果の影響はないものと思われる。より望ましいのは、コア基板の導体層と層間絶縁層の導体層とは、同一金属で形成されることである。電気特性、熱膨張係数などの特性や物性が変わらないことから、本願の効果を奏される。
【００５５】
【発明の実施の形態】
【実施例】
[第１実施例]ガラスエポキシ樹脂基板
先ず、本発明の第１実施例に係る多層プリント配線板１０の構成について、図１〜図７を参照して説明する。図６は、該多層プリント配線板１０の断面図を、図７は、図６に示す多層プリント配線板１０にＩＣチップ９０を取り付け、ドータボード９４へ載置した状態を示している。図６に示すように、多層プリント配線板１０では、コア基板３０の表面に導体回路３４、導体層３４Ｐ、裏面に導体回路３４、導体層３４Ｅが形成されている。上側の導体層３４Ｐは、電源用のプレーン層として形成され、下側の導体層３４Ｅは、アース用のプレーン層として形成されている。コア基板３０の表面と裏面とはスルーホール３６を介して接続されている。更に、該導体層３４Ｐ、３４Ｅの上にバイアホール６０及び導体回路５８の形成された層間樹脂絶縁層５０と、バイアホール１６０及び導体回路１５８の形成された層間樹脂絶縁層１５０とが配設されている。該バイアホール１６０及び導体回路１５８の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール１６０及び導体回路１５８にバンプ７６Ｕ、７６Ｄが形成されている。
【００５６】
図７中に示すように、多層プリント配線板１０の上面側のハンダバンプ７６Ｕは、ＩＣチップ９０のランド９２へ接続される。更に、チップコンデンサ９８が実装される。一方、下側のハンダバンプ７６Ｄは、ドータボード９４のランド９６へ接続されている。
【００５７】
ここで、コア基板３０上の導体層３４Ｐ、３４Ｅは、厚さ１〜２５０μｍに形成され、層間樹脂絶縁層５０上の導体回路５８及び層間樹脂絶縁層１５０上の導体回路１５８は５〜２５μｍ（望ましい範囲１０〜２０μｍ）に形成されている。コア基板の絶縁層の厚みは、０．６〜０．１３mmの間のものを用いることが可能であった。ただ、この場合、０．２〜０．５mmのものを用いることがより望ましい。
【００５８】
第１実施例の多層プリント配線板では、コア基板３０の電源層（導体層）３４Ｐ、導体層３４Ｅが厚くなることにより、コア基板の強度が増す、それによりコア基板自体の厚みを薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。
【００５９】
また、導体層３４Ｐ、３４Ｅを厚くすることにより、導体自体の体積を増やすことができる。その体積を増やすことにより、導体での抵抗が低減することができる。
【００６０】
更に、導体層３４Ｐを電源層として用いることで、ＩＣチップ９０への電源の供給能力が向上させることができる。そのため、該多層プリント基板上にＩＣチップを実装したときに、ＩＣチップ〜基板〜電源までの電気特性を向上させることができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のＩＣチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。更に、導体層３４Ｅをアース層として用いることで、ＩＣチップの信号、電力供給にノイズが重畳しなくなり、誤動作やエラーを防ぐことができる。
【００６１】
引き続き、図６を参照して上述した多層プリント配線板１０の製造方法について図１〜図５を参照して説明する。
（第１実施例−１）
Ａ．層間樹脂絶縁層の樹脂フィルムの作製ビスフェノールＡ型エポキシ樹脂（エポキシ当量４５５、油化シェルエポキシ社製エピコート１００１）２９重量部、クレゾールノボラック型エポキシ樹脂（エポキシ当量２１５、大日本インキ化学工業社製 エピクロンＮ−６７３）３９重量部、トリアジン構造含有フェノールノボラック樹脂（フェノール性水酸基当量１２０、大日本インキ化学工業社製 フェノライトＫＡ−７０５２）３０重量部をエチルジグリコールアセテート２０重量部、ソルベントナフサ２０重量部に攪拌しながら加熱溶解させ、そこへ末端エポキシ化ポリブタジエンゴム（ナガセ化成工業社製 デナレックスＲ−４５ＥＰＴ）１５重量部と２−フェニル−４、５−ビス（ヒドロキシメチル）イミダゾール粉砕品１．５重量部、微粉砕シリカ２．５重量部、シリコン系消泡剤０．５重量部を添加しエポキシ樹脂組成物を調製した。
得られたエポキシ樹脂組成物を厚さ３８μｍのＰＥＴフィルム上に乾燥後の厚さが５０μｍとなるようにロールコーターを用いて塗布した後、８０〜１２０℃で１０分間乾燥させることにより、層間樹脂絶縁層用樹脂フィルムを作製した。
【００６２】
Ｂ．樹脂充填材の調製
ビスフェノールＦ型エポキシモノマー（油化シェル社製、分子量：３１０、ＹＬ９８３Ｕ）１００重量部、表面にシランカップリング剤がコーティングされた平均粒径が１．６μｍで、最大粒子の直径が１５μｍ以下のＳｉＯ2 球状粒子（アドテック社製、ＣＲＳ １１０１−ＣＥ）１７０重量部およびレベリング剤（サンノプコ社製 ペレノールＳ４）１．５重量部を容器にとり、攪拌混合することにより、その粘度が２３±１℃で４４〜４９Ｐａ・ｓの樹脂充填材を調製した。なお、硬化剤として、イミダゾール硬化剤（四国化成社製、２Ｅ４ＭＺ−ＣＮ）６．５重量部を用いた。充填材用樹脂としては、他のエポキシ樹脂（例えば、ビスフェノールＡ型、ノボラック型など）、ポリイミド樹脂、フェノール樹脂などの熱硬化性樹脂を用いてもよい。
【００６３】
Ｃ．多層プリント配線板の製造
（１）厚さ０．１３〜０．６ｍｍのガラスエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂からなる絶縁性基板３０の両面に５〜２５０μｍの銅箔３２がラミネートされている銅張積層板３０Ａを出発材料とした（図１（Ａ））。その一例として、コア基板の厚みは０．６mmのものを用いた。まず、この銅張積層板をドリル削孔し、無電解めっき処理および電解めっき処理を施し、パターン状にエッチングすることにより、基板の両面に導体回路３４、導体層３４Ｐ、３４Ｅとスルーホール３６を形成した（図１（Ｂ））。
【００６４】
（２）スルーホール３６および下層導体回路３４を形成した基板３０を水洗いし、乾燥した後、ＮａＯＨ（１０ｇ／ｌ）、ＮａＣｌＯ2 （４０ｇ／ｌ）、Ｎａ3 ＰＯ4 （６ｇ／ｌ）を含む水溶液を黒化浴（酸化浴）とする黒化処理、および、ＮａＯＨ（１０ｇ／ｌ）、ＮａＢＨ4 （６ｇ／ｌ）を含む水溶液を還元浴とする還元処理を行い、そのスルーホール３６内に粗化面３６αを形成すると共に、導体回路３４、導体層３４Ｐ、３４Ｅの全表面に粗化面３４αを形成した（図１（Ｃ））。
【００６５】
（３）上記Ｂに記載した樹脂充填材を調製した後、下記の方法により調製後２４時間以内に、スルーホール３６内、および、基板の導体回路非形成部に樹脂充填材４０の層を形成した（図１（Ｄ））。
即ち、スルーホールおよび導体回路非形成部に相当する部分が開口した版を有する樹脂充填用マスクを基板上に載置し、スキージを用いてスルーホール内、凹部となっている下層導体回路非形成部、および、下層導体回路の外縁部に樹脂充填材を充填し、１００℃／２０分の条件で乾燥させた。
【００６６】
（４）上記（３）の処理を終えた基板の片面を、＃６００のベルト研磨紙（三共理化学製）を用いたベルトサンダー研磨により、導体層３４Ｐ、３４Ｅの外縁部やスルーホール３６のランドの外縁部に樹脂充填材４０が残らないように研磨し、次いで、上記ベルトサンダー研磨による傷を取り除くため、導体層３４Ｐ、３４Ｅの全表面（スルーホールのランド表面を含む）にバフ研磨を行った。このような一連の研磨を基板の他方の面についても同様に行った。次いで、１００℃で１時間、１５０℃で１時間の加熱処理を行って樹脂充填材４０を硬化した（図２（Ａ））。
【００６７】
このようにして、スルーホール３６や導体回路非形成部に形成された樹脂充填材４０の表層部および導体層３４Ｐ、３４Ｅの表面を平坦化し、樹脂充填材４０と導体層３４Ｐ、３４Ｅの側面とが粗化面を介して強固に密着し、またスルーホール３６の内壁面と樹脂充填材とが粗化面を介して強固に密着した基板を得た。即ち、この工程により、樹脂充填材の表面と下層導体回路の表面とが略同一平面となる。
コア基板の導体層の厚みはコア基板の導体層の厚みは１〜２５０μｍの間で形成されて、コア基板上に形成された電源層の導体層の厚みは、１〜２５０μｍの間で形成された。このとき、実施例１−１では、銅箔の厚み４０μｍのものを用いて、コア基板の導体層の厚みは３０μｍ、コア基板上に形成された電源層の導体層の厚みは３０μｍであった。しかしながら、導体層の厚みは上記厚みの範囲を超えてもよい。
【００６８】
（５）上記基板を水洗、酸性脱脂した後、ソフトエッチングし、次いで、エッチング液を基板の両面にスプレイで吹きつけて、導体回路３４、導体層３４Ｐ、３４Ｅの表面とスルーホール３６のランド表面と内壁とをエッチングすることにより、導体回路の全表面に粗化面３６βを形成した（図２（Ｂ））。エッチング液としては、イミダゾール銅（ＩＩ）錯体１０重量部、グリコール酸７．３重量部、塩化カリウム５重量部からなるエッチング液（メック社製、メックエッチボンド）を使用した。
【００６９】
（６）基板の両面に、Ａで作製した基板より少し大きめの層間樹脂絶縁層用樹脂フィルム５０γを基板上に載置し、圧力０．４５ＭＰａ、温度８０℃、圧着時間１０秒の条件で仮圧着して裁断した後、さらに、以下の方法により真空ラミネーター装置を用いて貼り付けることにより層間樹脂絶縁層を形成した（図２（Ｃ））。すなわち、層間樹脂絶縁層用樹脂フィルムを基板上に、真空度６７Ｐａ、圧力０．４７ＭＰａ、温度８５℃、圧着時間６０秒の条件で本圧着し、その後、１７０℃で４０分間熱硬化させた。
【００７０】
（７）次に、層間樹脂絶縁層上に、厚さ１．２ｍｍの貫通孔が形成されたマスクを介して、波長１０．４μｍのＣＯ2 ガスレーザにて、ビーム径４．０ｍｍ、トップハットモード、パルス幅８．１μ秒、マスクの貫通孔の径１．０ｍｍ、１ショットの条件で層間樹脂絶縁層２に、直径６０〜１００μｍの間でのバイアホール用開口５０ａを形成した（図２（Ｄ））。今回は直径６０μｍと７５μｍで形成した。
【００７１】
（８）バイアホール用開口６を形成した基板を、６０ｇ／ｌの過マンガン酸を含む８０℃の溶液に１０分間浸漬し、層間樹脂絶縁層２の表面に存在するエポキシ樹脂粒子を溶解除去することにより、バイアホール用開口５０ａの内壁を含む層間樹脂絶縁層５０の表面に粗化面５０αを形成した（図２（Ｅ））。このとき、層間絶縁層の厚みは、平均３０μｍであった。
【００７２】
（９）次に、上記処理を終えた基板を、中和溶液（シプレイ社製）に浸漬してから水洗いした。
さらに、粗面化処理（粗化深さ３μｍ）した該基板の表面に、パラジウム触媒を付与することにより、層間樹脂絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。すなわち、上記基板を塩化パラジウム（ＰｂＣｌ2 ）と塩化第一スズ（ＳｎＣｌ2 ）とを含む触媒液中に浸漬し、パラジウム金属を析出させることにより触媒を付与した。
【００７３】
（１０）次に、以下の組成の無電解銅めっき水溶液中に、触媒を付与した基板を浸漬して、粗面全体に厚さ０．３〜３．０μｍの無電解銅めっき膜を形成し、バイアホール用開口５０ａの内壁を含む層間樹脂絶縁層５０の表面に無電解銅めっき膜５２が形成された基板を得た（図３（Ａ））。
〔無電解めっき水溶液〕
ＮｉＳＯ4 ０．００３ ｍｏｌ／ｌ
酒石酸 ０．２００ ｍｏｌ／ｌ
硫酸銅 ０．０３２ ｍｏｌ／ｌ
ＨＣＨＯ ０．０５０ ｍｏｌ／ｌ
ＮａＯＨ ０．１００ ｍｏｌ／ｌ
α、α?−ビピリジル １００ ｍｇ／ｌ
ポリエチレングリコール（ＰＥＧ） ０．１０ ｇ／ｌ
〔無電解めっき条件〕
３４℃の液温度で４５分
【００７４】
（１１）無電解銅めっき膜５２が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して、１１０ｍＪ／ｃｍ2 で露光し、０．８％炭酸ナトリウム水溶液で現像処理することにより、厚さ２５μｍのめっきレジスト５４を設けた（図３（Ｂ））。
【００７５】
（１２）ついで、基板を５０℃の水で洗浄して脱脂し、２５℃の水で水洗後、さらに硫酸で洗浄してから、以下の条件で電解めっきを施し、めっきレジスト５４非形成部に、厚さ２０μｍの電解銅めっき膜５６を形成した（図３（Ｃ））。
〔電解めっき液〕
硫酸 ２．２４ ｍｏｌ／ｌ
硫酸銅 ０．２６ ｍｏｌ／ｌ
添加剤 １９．５ ｍｌ／ｌ
（アトテックジャパン社製、カパラシドＧＬ）
〔電解めっき条件〕
電流密度 １ Ａ／ｄｍ2
時間 ６５ 分
温度 ２２±２ ℃
【００７６】
（１３）さらに、めっきレジスト３を５％ＫＯＨで剥離除去した後、そのめっきレジスト下の無電解めっき膜を硫酸と過酸化水素との混合液でエッチング処理して溶解除去し、独立の導体回路５８及びバイアホール６０とした（図３（Ｄ））。
【００７７】
（１４）ついで、上記（５）と同様の処理を行い、導体回路５８及びバイアホール６０の表面に粗化面５８α、６０αを形成した。上層の導体回路５８の厚みは１５μｍの厚みであった（図４（Ａ））。ただし、上層の導体回路の厚みは、５〜２５μｍの間で形成してもよい。
【００７８】
（１５）上記（６）〜（１４）の工程を繰り返すことにより、さらに上層の導体回路を形成し、多層配線板を得た（図４（Ｂ））。
【００７９】
（１６）次に、ジエチレングリコールジメチルエーテル（ＤＭＤＧ）に６０重量％の濃度になるように溶解させた、クレゾールノボラック型エポキシ樹脂（日本化薬社製）のエポキシ基５０％をアクリル化した感光性付与のオリゴマー（分子量：４０００）４５．６７重量部、メチルエチルケトンに溶解させた８０重量％のビスフェノールＡ型エポキシ樹脂（油化シェル社製、商品名：エピコート１００１）１６．０重量部、イミダゾール硬化剤（四国化成社製、商品名：２Ｅ４ＭＺ−ＣＮ）１．６重量部、感光性モノマーである２官能アクリルモノマー（日本化薬社製、商品名：Ｒ６０４）４．５重量部、同じく多価アクリルモノマー（共栄化学社製、商品名：ＤＰＥ６Ａ）１．５重量部、分散系消泡剤（サンノプコ社製、Ｓ−６５）０．７１重量部を容器にとり、攪拌、混合して混合組成物を調製し、この混合組成物に対して光重合開始剤としてベンゾフェノン（関東化学社製）１．８重量部、光増感剤としてのミヒラーケトン（関東化学社製）０．２重量部、を加えることにより、粘度を２５℃で２．０Ｐａ・ｓに調整したソルダーレジスト組成物を得た。
なお、粘度測定は、Ｂ型粘度計（東京計器社製、ＤＶＬ−Ｂ型）で６０ｍｉｎ-1の場合はローターＮｏ．４、６ｍｉｎ-1の場合はローターＮｏ．３によった。
【００８０】
（１７）次に、多層配線基板の両面に、上記ソルダーレジスト組成物７０を２０μｍの厚さで塗布し、７０℃で２０分間、７０℃で３０分間の条件で乾燥処理を行った後（図４（Ｃ））、ソルダーレジスト開口部のパターンが描画された厚さ５ｍｍのフォトマスクをソルダーレジスト層７０に密着させて１０００ｍＪ／ｃｍ2 の紫外線で露光し、ＤＭＴＧ溶液で現像処理し、２００μｍの直径の開口７１を形成した（図５（Ａ））。
そして、さらに、８０℃で１時間、１００℃で１時間、１２０℃で１時間、１５０℃で３時間の条件でそれぞれ加熱処理を行ってソルダーレジスト層を硬化させ、開口を有し、その厚さが１５〜２５μｍのソルダーレジストパターン層を形成した。上記ソルダーレジスト組成物としては、市販のソルダーレジスト組成物を使用することもできる。
【００８１】
（１８）次に、ソルダーレジスト層７０を形成した基板を、塩化ニッケル（２．３×１０-1ｍｏｌ／ｌ）、次亜リン酸ナトリウム（２．８×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．６×１０-1ｍｏｌ／ｌ）を含むｐＨ＝４．５の無電解ニッケルめっき液に２０分間浸漬して、開口部７１に厚さ５μｍのニッケルめっき層７２を形成した。さらに、その基板をシアン化金カリウム（７．６×１０-3ｍｏｌ／ｌ）、塩化アンモニウム（１．９×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．２×１０-1ｍｏｌ／ｌ）、次亜リン酸ナトリウム（１．７×１０-1ｍｏｌ／ｌ）を含む無電解金めっき液に８０℃の条件で７．５分間浸漬して、ニッケルめっき層７２上に、厚さ０．０３μｍの金めっき層７４を形成した（図５（Ｂ））。ニッケル−金層以外にも、スズ、貴金属層（金、銀、パラジウム、白金など）の単層を形成してもよい。
【００８２】
（１９）この後、基板のＩＣチップを載置する面のソルダーレジスト層７０の開口７１に、スズ−鉛を含有するはんだペーストを印刷し、さらに他方の面のソルダーレジスト層の開口にスズ−アンチモンを含有するはんだペーストを印刷した後、２００℃でリフローすることによりはんだバンプ（はんだ体）を形成し、はんだバンプ７６Ｕ、７６Ｄを有する多層プリント配線板を製造した（図６）。
【００８３】
はんだバンプ７６Ｕを介してＩＣチップ９０を取り付け、チップコンデンサ９８を実装する。そして、はんだバンプ７６Ｄを介してドータボード９４へ取り付ける（図７）。
【００８４】
（第１実施例−２）
図６を参照して上述した第１実施例−１と同様であるが以下の様に製造した。
コア基板の絶縁層の厚み：５００μｍ
【００８５】
（第１実施例−３）
第１実施例−１と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：４００μｍ
【００８６】
（第１実施例−４）
第１実施例−１と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：３００μｍ
【００８７】
（第１実施例−５）
第１実施例−１と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：２００μｍ
【００８８】
（第１実施例−６）
第１実施例−１と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：１３０μｍ
【００８９】
（第１実施例−７）
上述した第１実施例−２と同様であるが、以下のように製造した。
コア基板の導体層の厚み：５５μｍ コア基板の電源層の厚み：５５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【００９０】
（第１実施例−８）
上述した第１実施例−２と同様であるが、以下のように製造した。
コア基板の導体層の厚み：７５μｍ コア基板の電源層の厚み：７５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【００９１】
（第１実施例−９）
上述した第１実施例−２と同様であるが、以下のように製造した。
コア基板の導体層の厚み：１８０μｍ コア基板の電源層の厚み：１８０μｍ
層間絶縁層の導体層の厚み：６μｍ
【００９２】
（第１実施例−１０）
上述した第１実施例−２と同様であるが、以下のように製造した。
コア基板の導体層の厚み：１８μｍ コア基板の電源層の厚み：１８μｍ
層間絶縁層の導体層の厚み：１５μｍ
【００９３】
なお、第１実施例において、１＜（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）≦４０のものを適合例として、（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）≦１を比較例とした。また、（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）＞４０のものを参考例とした。
コア基板に樹脂材料をセラミック基板に置き換えてもほぼ同様な結果がでた。
【００９４】
[第２実施例]金属コア基板
図８及び図９を参照して第２実施例に係る多層プリント配線板について説明する。
図６を参照して上述した第１実施例では、コア基板が樹脂板で形成されていた。これに対して、第２実施例では、コア基板が金属板から成る。
【００９５】
図８は、第２実施例−１に係る多層プリント配線板１０の断面図を、図９は、図８に示す多層プリント配線板１０にＩＣチップ９０を取り付け、ドータボード９４へ載置した状態を示している。図８に示すように、多層プリント配線板１０では、コア基板３０は金属板からなり、電源層として用いられる。コア基板３０の両面には、バイアホール６０及び導体回路５８が配置された層間樹脂絶縁層５０が形成され、層間樹脂絶縁層５０の上には、バイアホール１６０及び導体回路１５８が配置された層間樹脂絶縁層１５０が形成されている。コア基板３０の通孔３３内には、スルーホール３６が形成され、バイアホールの両端には蓋めっき層３７が配置されている。該バイアホール１６０及び導体回路１５８の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール１６０及び導体回路１５８にバンプ７６Ｕ、７６Ｄが形成されている。
【００９６】
図９中に示すように、多層プリント配線板１０の上面側のハンダバンプ７６Ｕは、ＩＣチップ９０のランド９２へ接続される。更に、チップコンデンサ９８が実装される。一方、下側のハンダバンプ７６Ｄは、ドータボード９４のランド９６へ接続されている。
【００９７】
ここで、コア基板３０は、１３０〜６００μｍに形成されている。金属板の厚みは、１５〜３００μｍの間で形成された。層間絶縁層の導体層の厚みは、５〜２５μｍの間で形成してもよい。しかしながら、金属層の厚みは上述の範囲を超えてもよい。
この第２実施例においても、第１実施例と同様な効果を得ている。
【００９８】
（第２実施例−１）
図８を参照して上述した第２実施例と同様であるが以下のように設定した。
コア基板の絶縁層の厚み：６００μｍ コア基板の電源層の厚み：３５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【００９９】
（第２実施例−２）
上述した第２実施例と同様であるが以下のように設定した。
コア基板の絶縁層の厚み：５００μｍ コア基板の電源層の厚み：３５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【０１００】
（第２実施例−３）
上述した第２実施例と同様であるが以下のように設定した。
コア基板の絶縁層の厚み：４００μｍ コア基板の電源層の厚み：３５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【０１０１】
（第２実施例−４）
上述した第２実施例と同様であるが以下のように設定した。
コア基板の絶縁層の厚み：３００μｍ コア基板の電源層の厚み：３５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【０１０２】
（第２実施例−５）
上述した第２実施例と同様であるが以下のように設定した。
コア基板の絶縁層の厚み：２００μｍ コア基板の電源層の厚み：３５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【０１０３】
（第２実施例−６）
上述した第２実施例−１と同様であるが以下のように設定した。
コア基板の絶縁層の厚み：１３０μｍ コア基板の電源層の厚み：３５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【０１０４】
（第２実施例−７）
上述した第２実施例−３と同様であるが以下のように設定した。
コア基板の絶縁層の厚み：４００μｍ コア基板の電源層の厚み：５５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【０１０５】
（第２実施例−８）
上述した第２実施例−３と同様であるが以下のように設定した。
コア基板の絶縁層の厚み：４００μｍ コア基板の電源層の厚み：１００μｍ
層間絶縁層の導体層の厚み：１０μｍ
【０１０６】
（第２実施例−９）
上述した第２実施例−３と同様であるが以下のように設定した。
コア基板の絶縁層の厚み：４００μｍ コア基板の電源層の厚み：１８０μｍ
層間絶縁層の導体層の厚み：６μｍ
【０１０７】
（第２実施例−１０）
上述した第２実施例−３と同様であるが以下のように設定した。
コア基板の絶縁層の厚み：４００μｍ コア基板の電源層の厚み：２２０μｍ
層間絶縁層の導体層の厚み：６μｍ
【０１０８】
なお、第２実施例において、１＜（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）≦４０のものを適合例として、（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）≦１を比較例とした。また、（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）＞４０のものを参考例とした。
【０１０９】
[第３実施例]多層コア基板
図１０及び図１１を参照して第３実施例に係る多層プリント配線板について説明する。
図６を参照して上述した第１実施例では、コア基板が単板で形成されていた。これに対して、第３実施例では、コア基板が積層板からなり、積層板内に導体層が設けられている。
【０１１０】
図１０は、第３実施例に係る多層プリント配線板１０の断面図を、図１１は、図１０に示す多層プリント配線板１０にＩＣチップ９０を取り付け、ドータボード９４へ載置した状態を示している。図１０に示すように、多層プリント配線板１０では、コア基板３０の表面及び裏面に導体回路３４、導体層３４Ｐが形成され、コア基板３０内に導体層２４が形成されている。導体層３４Ｐ及び導体層２４は、電源用のプレーン層として形成されている。導体層３４Ｐと導体層２４とは導電ポスト２６により接続されている。（この場合の導電ポストとは、スルーホール、非貫通孔などのバイアホール（含むブラインドスルーホール、ブラインドバイアホール）スルーホールもしくはバイアホール導電性材料で充填したもの意味する。）更に、該導体層３４Ｐの上にバイアホール６０及び導体回路５８の形成された層間樹脂絶縁層５０と、バイアホール１６０及び導体回路１５８の形成された層間樹脂絶縁層１５０とが配置されている。該バイアホール１６０及び導体回路１５８の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール１６０及び導体回路１５８にバンプ７６Ｕ、７６Ｄが形成されている。
【０１１１】
図１１中に示すように、多層プリント配線板１０の上面側のハンダバンプ７６Ｕは、ＩＣチップ９０のランド９２へ接続される。更に、チップコンデンサ９８が実装される。一方、下側のハンダバンプ７６Ｄは、ドータボード９４のランド９６へ接続されている。
【０１１２】
ここで、コア基板３０上の導体回路３４、導体層３４Ｐ、３４Ｐ及びコア基板内の導体層２４が形成され、層間樹脂絶縁層５０上の導体回路５８及び層間樹脂絶縁層１５０上の導体回路１５８が形成されている。コア基板の導体層３４Ｐおよび導体層２４の厚みはコア基板の導体層の厚みは１〜２５０μｍの間で形成されて、コア基板上に形成された電源層としての役目を果たすの導体層の厚みは、１〜２５０μｍの間で形成された。この場合の導体層の厚みは、コア基板の電源層の厚みの総和である。内層である導体層３４、表層である導体層２４、その双方を足したものであるという意味である。信号線の役目を果たしているものとを足すことではない。この第３実施例においても、３層の導体層３４Ｐ、３４Ｐ、２４の厚みを合わせることで、第１実施例と同様な効果を得ている。電源層の厚みは上述の範囲を超えてもよい。
なお、第３実施例において、１＜（コア基板の電源層の導体層の厚みの総和／層間絶縁層の導体層の厚み）≦４０のものを適合例として、（コア基板の電源層の導体層の厚みの総和／層間絶縁層の導体層の厚み）≦１を比較例とした。（コア基板の電源層の導体層の厚みの総和／層間絶縁層の導体層の厚み）＞４０のものを参考例とした。
【０１１３】
（第３実施例−１）
図１０を参照して上述した第３実施例と同様であるが以下のように設定した。
コア基板の絶縁層の厚み：６００μｍ 層間絶縁層の厚み：３０μｍ
コア基板の導体層（電源層）の厚み：１５μｍ
中間導体層（電源層）の厚み：２０μｍ
コア基板の電源層の厚みの和：３５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【０１１４】
（第３実施例−２）
上述した第３実施例−１と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：５００μｍ 層間絶縁層の厚み：３０μｍ
【０１１５】
（第３実施例−３）
上述した第３実施例−１と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：４００μｍ 層間絶縁層の厚み：３０μｍ
【０１１６】
（第３実施例−４）
上述した第３実施例−１と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：３００μｍ 層間絶縁層の厚み：３０μｍ
【０１１７】
（第３実施例−５）
上述した第３実施例−１と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：２００μｍ 層間絶縁層の厚み：３０μｍ
【０１１８】
（第３実施例−６）
上述した第３実施例−１と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：１３０μｍ 層間絶縁層の厚み：３０μｍ
【０１１９】
（第３実施例−７）
上述した第３実施例−３と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：４００μｍ 層間絶縁層の厚み：３０μｍ
コア基板の導体層（電源層）の厚み：２０μｍ
中間導体層（電源層）の厚み：２０μｍ
コア基板の電源層の厚みの和：４０μｍ
層間絶縁層の導体層の厚み：１５μｍ
【０１２０】
（第３実施例−８）
上述した第３実施例−３と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：４００μｍ 層間絶縁層の厚み：３０μｍ
コア基板の導体層（電源層）の厚み：２５μｍ
中間導体層（電源層）の厚み：２０μｍ
コア基板の電源層の厚みの和：５０μｍ
層間絶縁層の導体層の厚み：１５μｍ
【０１２１】
（第３実施例−９）
上述した第３実施例−３と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：４００μｍ 層間絶縁層の厚み：３０μｍ
コア基板の導体層（電源層）の厚み：５０μｍ
中間導体層（電源層）の厚み：１００μｍ
コア基板の電源層の厚みの和：１５０μｍ
層間絶縁層の導体層の厚み：１０μｍ
【０１２２】
（第３実施例−１０）
上述した第３実施例−３と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：４００μｍ 層間絶縁層の厚み：３０μｍ
コア基板の導体層（電源層）の厚み：５５μｍ
中間導体層（電源層）の厚み：２５０μｍ
コア基板の電源層の厚みの和：３０５μｍ
層間絶縁層の導体層の厚み：１２μｍ
【０１２３】
（比較例１）
第１実施例−１において、コア基板の絶縁層の厚みを０．７mmにした以外は同様に形成した。
【０１２４】
（比較例２）
第１実施例−１において、コア基板の絶縁層の厚みを０．１mmにした以外は同様に形成した。
【０１２５】
それぞれ実施例と比較例の基板に周波数３ＧＨzのＩＣチップを実装して、同一量の電源を供給して、起動させたときの電圧の降下量を測定した。このときの電圧の降下量の平均値を示した。電源電圧１．０Ｖのときの変動した電圧降下量の平均値である。
【０１２６】
また、それぞれの実施例と比較例のバイアス高温高湿条件（１３０℃、湿度８５ｗ％、２Ｖ印加）下における信頼性試験を行った。試験時間は、５００ｈｒ、１０００ｈｒ、２０００ｈｒで行い、ＩＣチップの誤動作（ノイズの有無）、基板のクラックの有無について、それぞれ実施例及び比較例について検証した。この結果を図２０、図２１中に示した。
【０１２７】
また、コア基板の絶縁層の厚みについて検証を行った。横軸にコア基板の絶縁層の厚み（mm）を、縦軸に電圧降下量（Ｖ）を設定してシュミレーションした結果を図１２に示した。
【０１２８】
さらに、導体層の厚みについても検証を行った。横軸に（コア基板の電源層の厚み／層間絶縁層の導体層の厚み）の比を、縦軸に最大の電圧降下量（Ｖ）を設定してシュミレーションした結果を図１３に示した。
【０１２９】
コア基板の絶縁層の厚みを薄くすることにより、電圧降下量が小さくなる傾向にある。この場合、電源電圧１．０Ｖのとき、変動許容範囲±１０％であれば、電圧変動が小さいことになり、ＩＣチップの誤動作を引き起こさない。つまり、この場合、電圧降下量が０．１Ｖ以内であれば、電圧降下によるＩＣチップでの誤動作などを引き起こし難いことになる。コア基板の絶縁層の厚みが０．６mm以下のときに、電圧降下量が０．１０Ｖ未満であるために、電圧が安定していることになる。
【０１３０】
また、信頼性試験の結果を考慮すると、０．１３mm未満であると、早期の段階からクラックなどが発生してしまう。そのために、より望ましいのは、コア基板の厚みが０．６〜０．１３mmの間である。その範囲であれば、電圧降下と信頼性という点で問題がない。また、０．７mm以上になるとノイズの発生が確認される。
【０１３１】
更に望ましいのは、コア基板の厚みが０．５mm〜０．２mmの間である。その範囲であれば、ノイズの発生を引き起こさないし、長期に渡り信頼性も確保される。０．５〜０．６mmと０．１３〜０．２mmの間では、長期的な信頼性では劣るものである。通常使用するにあたっては、問題は生じない。
【０１３２】
また、電源層がコア基板に内層を有するものの電圧降下量が、電源層がコア基板の表層に有するものの電圧降下量と比べると低下する傾向にあることから、電源層は、コアとなる基板に存在していることがより望ましいのである。
【０１３３】
さらに、コア基板の電源層の厚み／層間絶縁層の導体層の厚みの比が大きくなるに連れて、電圧降下量を下げる傾向にある。電圧降下量が０．０９Ｖ以内になっていることからその効果は大きいといえる。これは、導体の堆積を大きくさせることで抵抗を下げることができるからである。コア基板の電源層の厚み／層間絶縁層の導体層の厚み＞１．０のときにこの傾向を有する。
【０１３４】
更に、１．０Ｖ＜コア基板の電源層の厚み／層間絶縁層の導体層の厚み≦４０であることが、電圧降下の数値が減少している傾向にあるため、その効果を得やすいということとなる。また、４０＜（コア基板の電源層の厚み／層間絶縁層の導体層の厚み）という範囲では、電圧降下量が上昇していることから、コア部分でのビアの剥離などが原因で電圧供給に問題が起こっていることとなる。材料等の選定でビア剥離を抑えられれば、上記の問題は解決される。通常使用する範囲では問題にならない。
【０１３５】
さらに、５＜コア基板の電源層の厚み／層間絶縁層の導体層の厚み≦４０であれば、電圧降下量がほぼ同じであることから、電圧の変動が抑えられることになる。電源層の厚みに関しては、この範囲が最も望ましい範囲である。
【０１３６】
また、前記コア基板の表層、内層もしきは表層及び内層には、少なくとも１層の電源層を有し、該コア基板をを構成する絶縁層の厚みをβ1、層間絶縁層を構成する絶縁層の厚みをβ2、ＩＣチップと電源層までの距離をδ1、電源層と外部端子までの距離をδ2に対して、δx＝（δ1＋δ2）／（β1 2＋β2 2）である際に、１＜δx＜１０であることが望ましい。
【０１３７】
【発明の効果】
本願発明により、ＩＣチップ〜基板〜電源の導体における抵抗を低減させることができ、伝達損失が低減される。そのために、伝達される信号や電源が所望の能力が発揮される。そのために、ＩＣチップの機能、動作などが正常に作動するために、誤作動やエラーを発生することがない。ＩＣチップ〜基板〜アースの導体における抵抗を低減させることができ、信号線、電源線でのノイズの重畳を軽減し、誤作動やエラーを防ぐことができる。
また、本願発明により、ＩＣチップの初期起動時に発生する電源不足（電圧降下）の度合いを小さくなることもわかり、高周波領域のＩＣチップ、特に３ＧＨｚ以上のＩＣチップを実装したとしても、問題なく起動することができることが分かった。そのため、電気的な特性や電気接続性をも向上させることができるのである。
さらに、バイアスを付加して、高温高湿下で行う信頼性試験（高温高湿バイアス試験）を行っても、破壊する時間も長くなるので、信頼性も向上することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例の多層プリント配線板を製造方法を示す工程図である。
【図２】第１実施例の多層プリント配線板を製造方法を示す工程図である。
【図３】第１実施例の多層プリント配線板を製造方法を示す工程図である。
【図４】第１実施例の多層プリント配線板を製造方法を示す工程図である。
【図５】第１実施例の多層プリント配線板を製造方法を示す工程図である。
【図６】第１実施例に係る多層プリント配線板の断面図である。
【図７】第１実施例に係る多層プリント配線板にＩＣチップを載置した状態を示す断面図である。
【図８】第２実施例に係る多層プリント配線板の断面図である。
【図９】第２実施例に係る多層プリント配線板にＩＣチップを載置した状態を示す断面図である。
【図１０】第３実施例に係る多層プリント配線板の断面図である。
【図１１】第３実施例に係る多層プリント配線板にＩＣチップを載置した状態を示す断面図である。
【図１２】横軸にコア基板の絶縁層の厚み（mm）を縦軸に電圧降下量（Ｖ）を設定してシュミレーションした結果を示すグラフである。
【図１３】横軸に（コア基板の電源層の厚み／層間絶縁層の導体層の厚み）の比を、縦軸に最大の電圧降下量（Ｖ）を設定してシュミレーションした結果を示すグラフである。
【図１４】ＩＣチップの動作中における電圧変化を示したグラフである。
【図１５】ＩＣチップの動作中における電圧変化を示したグラフである。
【図１６】ＩＣチップの動作中における電圧変化を示したグラフである。
【図１７】コア基板の厚みと電圧降下との関係を示したグラフである。
【図１８】ＩＣチップの動作中における電圧変化を示したグラフである。
【図１９】βｘと電圧降下との関係を示したグラフである。
【図２０】実施例と比較例との試験結果を示す図表である。
【図２１】実施例と比較例との試験結果を示す図表である。
【図２２】多層プリント配線板を模式的に示す説明図である。
【符号の説明】
３０ 基板（絶縁層）
３２ 銅箔
３４ 導体回路
３４Ｐ 導体層
３４Ｅ 導体層
３６ スルーホール
４０ 樹脂充填層
５０ 層間樹脂絶縁層（絶縁層）
５８ 導体回路
６０ バイアホール
７０ ソルダーレジスト層
７１ 開口
７６Ｕ、７６Ｄ 半田バンプ
９０ ＩＣチップ
９４ ドータボード
９８ チップコンデンサ
【発明の属する技術分野】
この発明は、多層プリント配線板に係り、高周波のＩＣチップ、特に３ＧＨｚ以上の高周波領域でのＩＣチップを実装したとしても誤作動やエラーなどが発生することなく、電気特性や信頼性を向上させることができる多層プリント配線板に関することを提案する。
【０００２】
【従来の技術】
ＩＣチップ用のパッケージを構成するビルドアップ式の多層プリント配線板では、スルーホールが形成されたコア基板の両面もしくは片面に、層間絶縁樹脂を形成し、層間導通のためのバイアホールをレーザもしくはフォトエッチングにより開口させて、層間樹脂絶縁層を形成させる。そのバイアホール上にめっきなどにより導体層を形成し、エッチングなどを経て、パターンを形成し、導体回路を作り出させる。さらに、層間絶縁層と導体層を繰り返し形成させることにより、ビルドアップ多層プリント配線板が得られる。必要に応じて、表層には半田バンプ、外部端子（ＰＧＡ／ＢＧＡなど）を形成させることにより、ＩＣチップを実装することができる基板やパッケージ基板となる。ＩＣチップはＣ４（フリップチップ）実装を行うことにより、ＩＣチップと基板との電気的接続を行っている。
【０００３】
ビルドアップ式の多層プリント配線板の従来技術としては、特開平６−２６０７５６号、特開平６−２７５９５９号などがある。ともに、スルーホールを充填樹脂で充填されたコア基板上に、ランドが形成されて、両面にバイアホールを有する層間絶縁層を施して、アディテイブ法により導体層を施し、ランドと接続することにより、高密度化、微細配線を形成された多層プリント配線板を得られる。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＩＣチップが高周波になるにつれて、誤動作やエラーの発生の頻度が高くなってきた。特に周波数が３ＧＨｚを越えたあたりから、その度合いが高くなってきている。５ＧＨｚを越えると全く動かなくなることもあった。そのために、該ＩＣチップをＣＰＵとして備えるコンピュータで、機能すべきはずの動作、例えば、画像の認識、スイッチの切り替え、外部へのデータの伝達などの所望の機能や動作を行えなくなってしまった。
【０００５】
それらのＩＣチップ、基板をそれぞれ非破壊検査や分解したところＩＣチップ、基板自体には、短絡やオープンなどの問題は発生しておらず、周波数の小さい（特に１ＧＨｚ未満）ＩＣチップを実装した場合には、誤動作やエラーの発生はなかった。
【０００６】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、高周波領域のＩＣチップ、特に３ＧＨｚを越えても誤動作やエラーの発生しないプリント基板もしくはパッケージ基板を構成し得る多層プリント配線板を提案することにある。
【０００７】
【課題を解決するための手段】
発明者らは、上記目的の実現に向け鋭意研究した結果、以下に示す内容を要旨構成とする発明に想到した。すなわち、
本願発明は、コア基板上に、層間絶縁層と導体層が形成されて、バイアホールを介して、電気的な接続を行われる多層プリント配線板において、
前記コア基板の表層、内層もしくは表層及び内層には、少なくとも１層の電源層を有し、前記コア基板を構成する絶縁層の厚みを０．６mm以下で、０．１３mm以上にする多層プリント配線板に特徴がある。
【０００８】
従来と比較するとＩＣチップ〜層間絶縁層〜コア基板の導体〜電源もしくはコンデンサの距離自体が短くなることになる。そのためのトータルの伝送線路距離が短くなる。これにより、その線路間の導体抵抗を低減させることができ、流れる信号線などの電気的な伝達などを阻害しなくなる。そのために、伝達される信号などに損失を起こさない。それは、前記コア基板の表層、内層もしくは表層及び内層には、少なくとも１層の電源層を有し、かつコア基板の絶縁層を０．６ｍｍ以下にすることより、その効果を奏する。それは、高周波領域のＩＣチップ、特に、周波数が３ＧＨｚ以上のＩＣチップを実装させると、コア基板の絶縁層の厚みを０．６ｍｍ以下、０．１３mm以上にさせるとその効果が表れる。
【０００９】
さらに、コア基板の絶縁層の厚みを０．２ｍｍ〜０．５ｍｍの間にすることが望ましい。
【００１０】
また、コア基板において電源層を設けたとき、ＩＣチップ〜電源層との距離と電源層〜電源との距離の双方を短くすることとなるために、導体抵抗を低下させることができる。そのために、電源の供給効率が向上されるので、高周波領域に用いても、誤動作やエラーなどを引き起こさない。
【００１１】
また、ＩＣチップ〜基板〜コンデンサもしくは誘電体層〜電源を経て、ＩＣチップに電源を供給する場合にも、同様の効果を奏する。それ故に、コンデンサもしくは誘電体層の電源の供給に損失を起こさない。ＩＣチップは、瞬時的に電力を消費して、複雑な演算処理や動作を行う。高周波領域のＩＣチップを実装したとしても、初期動作における電源不足（電圧降下）に対して、大容量のコンデンサを実装することなく、電源の供給をすることができる。高周波領域のＩＣチップを用いるためには初期動作時の電源不足（電圧降下）が発生するが、従来のＩＣチップで供給されていたコンデンサもしくは誘電体層の容量で足りるのである。その際、電圧降下を低減させることがインダクタンスを低減させるよりもその効果を奏する。つまり、基板全体に発生するノイズは、電圧降下を低減させることで電圧不足の解消が早くなり、ノイズ発生の頻度を下げられて、ＩＣチップの挙動が安定する。
【００１２】
この際、コア基板の電源層を内層に形成させることが望ましい。内層に形成させることにより、ＩＣチップ〜電源層との距離と電源層〜電源との距離が等しくなりやすいために、電圧降下を低減させやすくなっている。
【００１３】
また、電源層も単層で形成させるよりも２層以上の多層（表層と内層とで電源層を形成させることや表層の両面に電源層を形成させること等）で形成させた方がより望ましい。多層にすることにより、電源層の面積を大きくすることが容易になる。そのために、抵抗を小さくすることができるからである。
【００１４】
特に、コア基板の電源層として用いられる導体層の厚みが、コア基板の片面もしくは両面上の層間絶縁層上に導体層の厚みより、厚いときに、上記の２つの効果をさらに向上させるのである。
【００１５】
コア基板上に、層間絶縁層と導体層が形成されて、バイアホールを介して、電気的な接続を行われる多層プリント配線板において、
前記コア基板の表層、内層もしくは表層及び内層には、少なくとも１層の電源層を有し、前記コア基板を構成する絶縁層の厚みをβ1、層間絶縁層を構成する絶縁層の厚みをβ2、ＩＣチップと電源層までの距離をδ1、電源層と外部端子までの距離をδ2に対して、１＜（δ1＋δ2）／（β1 2＋β2 2）＜１０であることを特徴とする。電源層が多層である場合も、その中で最も近いものと電源層との距離を指すのである。
（δ1＋δ2）／（β1 2＋β2 2）≦１．０であるとき、高周波領域におけるＩＣチップを実装させた場合、初期動作をしたときの瞬間の電圧降下が大きくなる。また、その電圧低下する最降下地点のポイントも時間が経ってから、発生しているので、電圧が回復するまでのタイムラグが生じてしまう。そのためにＩＣ駆動電圧の変動が大きくなるので、誤動作やエラーを発生しやすくなる。
（δ1＋δ2）／（β1 2＋β2 2）＞１０であるとき、電圧降下を低減させる効果を有するが、それに追従するように信頼性が低下してしまう。ヒートサイクル条件下などによる基板への応力が緩衝されにくくなる。そのために、早期に絶縁性や接続信頼性が低下してしまう。
【００１６】
それぞれ、β、δは、図２２に示したように定義される。図２２では、多層プリント配線板を模式的に示す。コア基板３０の両面には導体層３４が形成され、図中上側の導体層３４が電源層として用いられる。コア基板３０の両面には、層間絶縁層５０と導体層５８、層間絶縁層１５０と導体層１５８とが形成される。図中上側の導体層１５８にはＩＣチップ９０が接続され、下側の導体層１５８には、導電性接続ピン（外部端子）７７が接続される。このとき、コア基板３０の電源層である導体層３４の厚みをα1、層間絶縁層上の導体層５８、１５８の厚みをα2と定義され、δ1、δ2は次式で表される。
ここで、δ1＝α2-1＋β2-1＋α2-2＋β2-2
δ2＝β1＋α1-0＋β2-3＋α2-3＋β2-4＋α2-4
【００１７】
１．２＜（δ1＋δ2）／（β1 2＋β2 2）＜８であることが望ましい。その範囲であれば、電圧降下という点では安定しているし、信頼性という点でも問題がないからである。
【００１８】
特に、コア基板の電源層として用いられる導体層の厚みが、コア基板の片面もしくは両面上の層間絶縁層上の導体層の厚みより、厚いときに、上記の効果をさらに向上させるのである。
【００１９】
第１の効果として、導体層の厚みを厚くすることにより、導体自体の体積を増すことができる。その体積を増すことにより、導体での抵抗が低減することができる。そのために流れる信号線などの電気的な伝達などを阻害しなくなる。従って、伝達される信号などに損失を起こさない。それは、コアとなる部分の基板を厚くすることにより、その効果を奏する。
【００２０】
第２の効果として、導体層を電源層として用いることで、ＩＣチップへの電源の供給能力を向上させることができる。また、導体層をアース層として用いることで、ＩＣチップへの信号、電源に重畳するノイズを低減させることができる。その根拠としては、第１の効果で述べた導体の抵抗の低減が、電源の供給も阻害しなくなる。そのため、該多層プリント配線板上にＩＣチップを実装したときに、ＩＣチップ〜基板〜電源までの抵抗などの電気特性を向上させることができる。従って、初期動作における電源不足が小さくなるため、電源不足が起きにくくなり、そのためにより高周波領域のＩＣチップを実装したとしても、初期動作における誤動作やエラーなどを引き起こすことがない。
【００２１】
コア基板の電源層の導体層を厚くすることにより、コア基板の強度が増す。それにより、コア基板自体を薄くしても、反りや発生した応力を基板自体で緩和することが可能となる。
【００２２】
また、ＩＣチップ〜基板〜コンデンサもしくは誘電体層〜電源を経て、ＩＣチップに電源を供給する場合にも、同様の効果を奏する。前述の抵抗などの電気特性を向上させることができる。それ故に、コンデンサもしくは誘電体層の電源の供給に損失を起こさない。そもそもＩＣチップは、瞬時的に電力を消費して、複雑な演算処理や動作を行う。高周波領域のＩＣチップを実装したとしても、初期動作における電源不足（電圧降下の発生という状況）に対して、大量のコンデンサを実装することなく、電源の供給をすることができる。そもそも高周波領域のＩＣチップを用いるためには初期動作時の電源不足（電圧降下）が発生するが、従来のＩＣチップでは供給されていたコンデンサもしくは誘電体層の容量で足りていた。
【００２３】
特に、コア基板の電源層として用いられる導体層の厚みが、コア基板の片面もしくは両面上の層間絶縁層上に導体層の厚みより、厚いときに、上記の３つの効果をさらに向上させるのである。この場合の層間絶縁層上の導体層とは、絶縁層の中に芯材を含浸させていない樹脂で形成された層間絶縁層に、層間を接続させるための非貫通孔であるバイアホールを形成したものにめっき、スパッタなどを経て形成された導体層を主として意味する。これ以外にも特に限定されないが、バイアホールを形成したものであれば、上記の導体層に該当する。
【００２４】
コア基板の電源層は、基板の表層、内層もしくは、その両方に配置させてもよい。内層の場合は、２層以上に渡り多層化してもよい。基本的には、コア基板の電源層は層間絶縁層の導体層よりも厚くなっていれば、その効果を有する。
ただ、内層に形成することが望ましい。内層に形成されるとＩＣチップと外部端もしくはコンデンサとの中間に電源層が配置される。そのため、双方の距離が均一であり、阻害要因が少なくなり、電源不足が押さえられるからである。
【００２５】
また、本発明では、コア基板上に層間絶縁層と導体層とが形成されて、バイアホールを介して、電気的な接続が行われる多層プリント配線板において、
コア基板上の導体層の厚みをα1、層間絶縁層上の導体層の厚みをα2に対して、α2＜α1≦４０α2であることを特徴とする多層プリント配線板にある。
【００２６】
α1≦α2の場合は、電源不足に対する効果が全くない。つまり、言い換えると初期動作時に発生する電圧降下に対して、降下度を抑えることが明確にならない。
α1＞４０α2を越えた場合についても検討を行ったが、基本的に電気特性は、４０α2と同じである。つまり、本願の効果の臨界点であると理解できる。これ以上厚くしても、電気的な効果の向上が望めない。ただ、この厚みを越えると、コア基板の表層に導体層を形成した場合にコア基板と接続を行うランド等を形成するのに困難が生じてしまう。さらに上層の層間絶縁層を形成すると、凹凸が大きくなってしまい、層間絶縁層にうねりが生じてしまうために、インピーダンスを整合することができなくなってしまうことがある。しかしながら、その範囲（α1＞４０α2）でも問題がないときもある。
【００２７】
導体層の厚みα1は、１．２α2＜α1≦４０α2であることが更に望ましい。その範囲であれば、電源不足（電圧降下）によるＩＣチップの誤動作やエラーなどが発生しないことが確認されている。
【００２８】
この場合のコア基板の材質としては、ガラスエポキシ樹脂などの芯材が含浸した樹脂基板、セラミック基板、金属基板、樹脂、セラミック、金属を複合して用いた複合コア基板、それらの基板の内層に（電源用）導体層が設けられた基板、３層以上の多層化した導体層が形成された多層コア基板を用いることができる。
金属を埋め込まれた基板上に、めっき、スパッタなどの一般的に行われる導体層を形成するプリント配線板の方法で形成したものを用いてもよい。
【００２９】
多層コア基板の場合であれば、コア基板の外層と内層の電源層をそれぞれ足した厚みが、コア基板における電源層の導体層の厚みとなる。
必要に応じて、コア基板の内層にコンデンサや誘電体層、抵抗などの部品を埋め込み、形成させた電子部品収納コア基板を用いてもよい。
【００３０】
本願発明でのコア基板とは、以下のように定義される。芯材等が含浸された硬質基材であり、その両面もしくは片面に、芯材などを含まない絶縁樹脂層を用いて、フォトビアもしくはレーザによりバイアホールを形成して、導体層を形成して、層間の電気接続を行うときのものである。
【００３１】
図１４は、縦軸にＩＣチップへ供給される電圧、横軸には時間経過を示している。図１４は、１ＧＨｚ以上の高周波ＩＣチップ電源用のコンデンサを備えないプリント配線板をモデルにしたものである。線Ａは、１ＧＨｚのＩＣチップへの電圧の経時変化を示したものであり、線Ｂは、３ＧＨｚのＩＣチップへの電圧の経時変化を示したものである。その経時変化は、ＩＣチップが起動し始めたとき、瞬時に大量の電源が必要となる。その供給が不足していると電圧が降下する（Ｘ点、Ｘ’点）。その後、供給する電源が徐々に充足されるので、電圧効果は解消される。しかしながら、電圧が降下したときには、ＩＣチップの誤作動やエラーを引き起こしやすくなる。つまり、電源の供給不足によるＩＣチップの機能が十分に機能、起動しないがために起こる不具合である。この電源不足（電圧降下）はＩＣチップの周波数が増えるにつれて大きくなってくる。そのために、電圧降下を解消するためには、時間が掛かってしまい、所望の機能、起動を行うために、タイムラグが生じてしまう。
【００３２】
前述の電源不足（電圧降下）を補うために、外部のコンデンサと接続させて、該コンデンサ内に蓄積された電源を放出することにより、電源不足（電圧降下）を小さくすることができる。
図１５には、コンデンサを備えたプリント基板をモデルにしたものである。線Ｃは、小容量のコンデンサを実装して、１ＧＨｚのＩＣチップにおける電圧の経時変化を示したものである。コンデンサを実装していない線Ａに比べると電圧降下の度合いが小さくなってきている。さらに、線Ｄは、線Ｃで行ったものに比べて大容量のコンデンサを実装して、線Ｃ同様に経時変化を示したものである。さらに線Ｃと比較しても、電圧降下の度合いが小さくなってきている。それにより、短時間で所望のＩＣチップも機能、起動を行うことができるのである。しかしながら、図１４に示したように、ＩＣチップがより高周波領域になると、より多くのコンデンサ容量が必要になってしまい、そのためにコンデンサの実装する領域を設定する必要となるため、電圧の確保が困難になってしまい、動作、機能を向上することができないし、高密度化という点でも難しくなってしまう。
【００３３】
さらに検討した結果、コア基板の絶縁層の厚みを変化させたときの電圧降下図の結果を図１６に示す。図中で、線Ｃは、小容量のコンデンサを実装して、３ＧＨｚのＩＣチップで、絶縁層の厚み０．８ｍｍにおける電圧の経時変化、線Ｆは、小容量のコンデンサを実装して、３ＧＨｚのＩＣチップで、絶縁層の厚み０．６ｍｍにおける電圧の経時変化、線Ｅは、小容量のコンデンサを実装して、３ＧＨｚのＩＣチップで、絶縁層の厚み０．４ｍｍにおける電圧の経時変化の様子をそれぞれ示したものである。コアの絶縁材の厚みが薄くなるにつれて、電源不足（電圧降下）が小さくなってきている。そのために、ＩＣチップの機能、動作の不具合の発生が少なくなるということがいえる。即ち、コア基板の絶縁層の厚みを薄くすることにより、ＩＣチップ〜電源（コンデンサを含む）間の距離が短くなる、もしくはＩＣチップ〜コア基板の電源層あるいはコア基板の電源層〜電源（コンデンサを含む）が短くなることになる。距離が短くなることにより、回路間の導体抵抗が低減させるので、伝達される電源における電圧、電流への損失がなくなる。そのために、ＩＣチップ〜電源間での伝達損失が小さくなり、電源の供給が行われるので、誤動作やエラーなどを引き起こさない。さらに電源層の導体層の厚みによる要因が大きく、コア基板における電源層の導体層の厚みを他の層間絶縁層上の導体層の厚みより厚くすることにより、その効果をさらに奏する。
【００３４】
また、電圧降下の現象を正確に把握するために、コア基板の絶縁層の厚みを変えて、そのときの最大の電圧降下量をシミュレーションの結果を図１７中に示した。図中では、縦軸に電圧降下、横軸にコア基板の絶縁層の厚みを取ってある。実装するＩＣチップは、３ＧＨｚ以上の高周波領域であるものを用いて、基板として、表層部分にコンデンサを実装させている。１ＧＨｚくらいであると、電圧降下にはそれほど違いはなく、そのために誤作動やエラーなどを引き起こしにくいということがいえる。しかしながら、１ＧＨｚよりも高周波領域になると、電圧降下（電源不足）が顕著に表れる。そのために、誤作動やエラーを引き起こすことがある。絶縁層の厚みを０．６ｍｍくらいにすると、電圧降下（電源不足）も解消されることが分かる。そのために、絶縁層の厚みを薄くすることにより、ＩＣチップ〜電源間の距離が短くなり、ループインダクタンスが低減されて、電源の供給が適正に行われる。これにより、電圧降下（電源不足）が起こらない。
【００３５】
更に、線Ｇは、小容量のコンデンサを実装して、３ＧＨｚのＩＣチップで、導体層の厚み０．８mm、線Ｃで用いられたコア基板の電源層の２倍の厚みにおける電圧の経時変化、線Ｈは、小容量のコンデンサを実装して、３ＧＨzのＩＣチップで、導体層の厚み０．６mm、線Ｆで用いられたコア基板の電源層の２倍の厚みにおける電圧の経時変化を示したものである。コア基板の電源層の導体層の厚みを厚くすることにより、電源不足（電圧降下）が小さくなっている。そのために、ＩＣチップの機能、動作の不具合の発生がより少なくなるといえる。即ち、コア基板の絶縁層の厚みを薄くし、かつ、電源層の導体層を厚くすることがより望ましいこととなる。
【００３６】
コア基板を構成する絶縁層の厚みをβ1、層間絶縁層を構成する絶縁層の厚みをβ2、ＩＣチップと電源層までの距離をδ1、電源層と外部端子までの距離をδ2に対して、その相関においてβｘ＝（δ1＋δ2）／（β1 2＋β2 2）における電圧の経時変化を図１８中に示す。図中で、縦軸に電圧降下、横軸に経過時間が取ってある。小容量のコンデンサを実装して、３ＧＨｚのＩＣチップにおける３つのβｘ（０．７８３、１．１０２、１．７９２）の経時変化をそれぞれ示してある。βｘが大きくなるにつれて、電圧降下（電源不足）が小さくなっている。つまり、βｘが大きくなると、抵抗などの電気特性が向上するので、それに伴い、電圧降下（電源不足）が解消されて、それにより、ＩＣチップの初期動作における誤動作やエラーの発生を防止することができる。
【００３７】
また、電圧降下の現象を正確に把握するために、βXを変えて、そのときの最大の電圧降下量をシミュレーションして求めた結果を図１９に示す。図中で縦軸に電圧降下、横軸にβXを取ってある。実装するＩＣチップは、３ＧＨｚ以上の高周波領域であるものを用いて、基板として、表層部分にコンデンサを実装させている。電圧降下（電源不足）が顕著に表れる。そのために、誤作動やエラーを引き起こすことがある。βXが１．０より大きくなると、電圧降下（電源不足）が小さくなり、電圧降下（電源不足）も解消されることが分かる。そのために、βXを大きくすることにより、ＩＣチップ〜基板〜電源間との間における抵抗などの電気特性を向上させることができ、電源の供給が適正に行われる。そのために、電圧降下（電源不足）が起こらない。
【００３８】
また、本願発明では、コア基板の導体層の厚みが、層間絶縁層上の導体層の厚みよりも厚いことを特徴とする。
【００３９】
第１の効果として、コア基板の電源層の導体層が厚くなることにより、コア基板の強度が増す。それによりコア基板自体を薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。
【００４０】
第２の効果として、導体層を厚くすることにより、導体自体の体積を増やすことができる。その体積を増やすことにより、導体での抵抗が低減することができる。そのため流れる信号線などの電気的な伝達などを阻害しなくなる。従って、伝達される信号などに損失を起こさない。それは、コアとなる部分の基板だけを厚くすることにより、その効果を奏する。
【００４１】
第３の効果として、導体層を電源層として用いることで、ＩＣチップへの電源の供給能力が向上させることができる。その根拠としては、第２の効果で述べた導体の抵抗の低減が、電源の供給も阻害しなくなる。そのため、該多層プリント基板上にＩＣチップを実装したときに、ＩＣチップ〜基板〜電源までの抵抗などの電気特性を向上させることができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のＩＣチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。
【００４２】
また、ＩＣチップ〜基板〜コンデンサもしくは電源層〜電源を経て、ＩＣチップに電源を供給する場合にも、同様の効果を奏する。前述の抵抗などの電気特性を向上させることができる。それ故に、コンデンサもしくは誘電体層の電源の供給に損失を起こさない。そもそもＩＣチップは、瞬時的に電力を消費して、複雑な演算処理や動作が行われる。電源層からのＩＣチップへの電力供給により、高周波領域のＩＣチップを実装したとしても、初期動作における電源不足（電圧降下）ということに対して、大容量のコンデンサを実装することなく、電源の供給をすることができる。そもそも高周波領域のＩＣチップを用いるためには初期動作時の電源不足（電圧降下）が発生するが、従来のＩＣチップでは供給されていたコンデンサもしくは誘電体層の容量で足りていた。
【００４３】
特に、コア基板の電源層として用いられる導体層の厚みが、コア基板の片面もしくは両面上の層間絶縁層上の導体層の厚みより、厚いときに、上記の３つの効果を最大限にさせることができる。
【００４４】
また、本発明では、コア基板上の導体層の厚みをα1、層間絶縁層上の導体層の厚みをα2に対して、α2＜α1≦４０α2であることを特徴とする。
【００４５】
α1≧α2の場合は、電源不足（電圧降下）に対する効果が全くない。
α1＜４０α2を越えた場合についても検討を行ったが、基本的には電気特性は、４０α2と同等である。つまり、本願の効果の臨界点であると理解できる。これ以上厚くしてもその効果は望めない。ただ、この厚みを越えると、コア基板と接続を行うランド等が形成するのに困難が生じてしまう。上層の層間絶縁層を形成すると、凹凸が大きくなってしまい、層間絶縁層にうねりを生じてしまうために、インピーダンスを整合することが出来なくなってしまう。
【００４６】
導体層の厚みα1は、１．２α2≦α1≦４０α2であることがさらに望ましい。その範囲であれば、電源不足（電圧降下）によるＩＣチップの誤動作やエラーなどが発生しないことが確認されている。
【００４７】
この場合のコア基板とは、ガラスエポキシ樹脂などの芯材が含浸した樹脂基板、セラミック基板、金属基板、樹脂、セラミック、金属を複合して用いた複合コア基板、それらの基板の内層に（電源用）導体層が設けられた基板、３層以上の多層化した導体層が形成された多層コア基板を用いることができる。
【００４８】
電源層の導体の厚みを、厚くするために、金属を埋め込まれた基板上に、めっき、スパッタなどの一般的に行われる導体層を形成するプリント配線板の方法で形成したものを用いてもよい。
【００４９】
多層コア基板の場合であれば、コア基板の外層と内層の電源層をそれぞれ足した厚みが、コアの電源層の厚みとなる。つまり、多層化しても、コア基板の導体層の厚みを厚くすることが本質であり、効果自体はなんら変わりないのである。
この場合は、３層（外層＋内層）からなるコア基板でもよい。
必要に応じて、コア基板の内層にコンデンサや誘電体層、抵抗などの部品を埋め込み、形成させた電子部品収納コア基板を用いてもよい。
【００５０】
本願発明でのコア基板とは、以下のように定義される。芯材等が含浸された硬質基材であり、その両面もしくは片面に、芯材などを含まない絶縁樹脂層を用いて、フォトビアもしくはレーザによりバイアホールを形成して、導体層を形成して、層間の電気接続を行うときのものである。相対的に、コア基板の厚みは、樹脂絶縁層の厚みよりも厚い。基本的には、コア基板は電源層を主とする導体層が形成されて、その他信号線などは表裏の接続を行うためだけに形成されている。
【００５１】
なお、同一厚みの材料で形成されたもので、積層された多層プリント配線板であるならば、プリント基板における導体層として電源層を有する層もしくは基板をコア基板として定義される。
【００５２】
また、コア基板の片面もしくは両面の表層の形成された導体層および電源の導体層を厚くした場合だけでなく、３層以上の多層コア基板にした場合、内層に導体層あるいは内層に電源層用の導体層を形成したコア基板にした場合でも同様の効果を奏することがわかった。つまり、電源不足（電圧降下）を小さくする効果があるのである。なお、多層コア基板の場合は、コア基板のすべての層の導体層および電源層の導体層の厚みが、層間絶縁層上の導体層の厚みよりも厚いときでも、コア基板のすべての層の導体層および電源層の導体層の厚みが、層間絶縁層上の導体層の厚みと同等以下のときでも、全ての層の導体の厚みを足した厚みの総和が、層間絶縁層上の導体層の厚みより、厚くなったときに、その効果を奏する。
【００５３】
さらに、コア基板内にコンデンサや誘電体層、抵抗などの電子部品を内蔵した基板であっても、その効果は顕著に表れる。内蔵させることにより、ＩＣチップとコンデンサもしくは誘電体層との距離を短くすることができる。そのために、抵抗などの電気特性を向上させることができる。電源不足（電圧降下）を小さくすることができる。例えば、コンデンサや誘電体層を内蔵したコア基板においても、コアの基板の導体層および電源層の導体層の厚みを層間絶縁層上の導体層の厚みよりも厚くすることにより、メインの電源と内蔵されたコンデンサや誘電体層の電源との双方の導体抵抗を減らすことができるので、伝達損失を低減することができ、コンデンサを内蔵した基板の効果をいっそう発揮されるようになる。
【００５４】
コア基板の材料は、樹脂基板で検証を行ったが、セラミック、金属コア基板でも同様の効果を奏することがわかった。また、導体層の材質も銅からなる金属で行ったが、その他の金属でも、効果が相殺されて、誤動作やエラーの発生が増加するということは確認されていないことから、コア基板の材料の相違もしくは導体層を形成する材質の相違には、その効果の影響はないものと思われる。より望ましいのは、コア基板の導体層と層間絶縁層の導体層とは、同一金属で形成されることである。電気特性、熱膨張係数などの特性や物性が変わらないことから、本願の効果を奏される。
【００５５】
【発明の実施の形態】
【実施例】
[第１実施例]ガラスエポキシ樹脂基板
先ず、本発明の第１実施例に係る多層プリント配線板１０の構成について、図１〜図７を参照して説明する。図６は、該多層プリント配線板１０の断面図を、図７は、図６に示す多層プリント配線板１０にＩＣチップ９０を取り付け、ドータボード９４へ載置した状態を示している。図６に示すように、多層プリント配線板１０では、コア基板３０の表面に導体回路３４、導体層３４Ｐ、裏面に導体回路３４、導体層３４Ｅが形成されている。上側の導体層３４Ｐは、電源用のプレーン層として形成され、下側の導体層３４Ｅは、アース用のプレーン層として形成されている。コア基板３０の表面と裏面とはスルーホール３６を介して接続されている。更に、該導体層３４Ｐ、３４Ｅの上にバイアホール６０及び導体回路５８の形成された層間樹脂絶縁層５０と、バイアホール１６０及び導体回路１５８の形成された層間樹脂絶縁層１５０とが配設されている。該バイアホール１６０及び導体回路１５８の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール１６０及び導体回路１５８にバンプ７６Ｕ、７６Ｄが形成されている。
【００５６】
図７中に示すように、多層プリント配線板１０の上面側のハンダバンプ７６Ｕは、ＩＣチップ９０のランド９２へ接続される。更に、チップコンデンサ９８が実装される。一方、下側のハンダバンプ７６Ｄは、ドータボード９４のランド９６へ接続されている。
【００５７】
ここで、コア基板３０上の導体層３４Ｐ、３４Ｅは、厚さ１〜２５０μｍに形成され、層間樹脂絶縁層５０上の導体回路５８及び層間樹脂絶縁層１５０上の導体回路１５８は５〜２５μｍ（望ましい範囲１０〜２０μｍ）に形成されている。コア基板の絶縁層の厚みは、０．６〜０．１３mmの間のものを用いることが可能であった。ただ、この場合、０．２〜０．５mmのものを用いることがより望ましい。
【００５８】
第１実施例の多層プリント配線板では、コア基板３０の電源層（導体層）３４Ｐ、導体層３４Ｅが厚くなることにより、コア基板の強度が増す、それによりコア基板自体の厚みを薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。
【００５９】
また、導体層３４Ｐ、３４Ｅを厚くすることにより、導体自体の体積を増やすことができる。その体積を増やすことにより、導体での抵抗が低減することができる。
【００６０】
更に、導体層３４Ｐを電源層として用いることで、ＩＣチップ９０への電源の供給能力が向上させることができる。そのため、該多層プリント基板上にＩＣチップを実装したときに、ＩＣチップ〜基板〜電源までの電気特性を向上させることができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のＩＣチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。更に、導体層３４Ｅをアース層として用いることで、ＩＣチップの信号、電力供給にノイズが重畳しなくなり、誤動作やエラーを防ぐことができる。
【００６１】
引き続き、図６を参照して上述した多層プリント配線板１０の製造方法について図１〜図５を参照して説明する。
（第１実施例−１）
Ａ．層間樹脂絶縁層の樹脂フィルムの作製ビスフェノールＡ型エポキシ樹脂（エポキシ当量４５５、油化シェルエポキシ社製エピコート１００１）２９重量部、クレゾールノボラック型エポキシ樹脂（エポキシ当量２１５、大日本インキ化学工業社製 エピクロンＮ−６７３）３９重量部、トリアジン構造含有フェノールノボラック樹脂（フェノール性水酸基当量１２０、大日本インキ化学工業社製 フェノライトＫＡ−７０５２）３０重量部をエチルジグリコールアセテート２０重量部、ソルベントナフサ２０重量部に攪拌しながら加熱溶解させ、そこへ末端エポキシ化ポリブタジエンゴム（ナガセ化成工業社製 デナレックスＲ−４５ＥＰＴ）１５重量部と２−フェニル−４、５−ビス（ヒドロキシメチル）イミダゾール粉砕品１．５重量部、微粉砕シリカ２．５重量部、シリコン系消泡剤０．５重量部を添加しエポキシ樹脂組成物を調製した。
得られたエポキシ樹脂組成物を厚さ３８μｍのＰＥＴフィルム上に乾燥後の厚さが５０μｍとなるようにロールコーターを用いて塗布した後、８０〜１２０℃で１０分間乾燥させることにより、層間樹脂絶縁層用樹脂フィルムを作製した。
【００６２】
Ｂ．樹脂充填材の調製
ビスフェノールＦ型エポキシモノマー（油化シェル社製、分子量：３１０、ＹＬ９８３Ｕ）１００重量部、表面にシランカップリング剤がコーティングされた平均粒径が１．６μｍで、最大粒子の直径が１５μｍ以下のＳｉＯ2 球状粒子（アドテック社製、ＣＲＳ １１０１−ＣＥ）１７０重量部およびレベリング剤（サンノプコ社製 ペレノールＳ４）１．５重量部を容器にとり、攪拌混合することにより、その粘度が２３±１℃で４４〜４９Ｐａ・ｓの樹脂充填材を調製した。なお、硬化剤として、イミダゾール硬化剤（四国化成社製、２Ｅ４ＭＺ−ＣＮ）６．５重量部を用いた。充填材用樹脂としては、他のエポキシ樹脂（例えば、ビスフェノールＡ型、ノボラック型など）、ポリイミド樹脂、フェノール樹脂などの熱硬化性樹脂を用いてもよい。
【００６３】
Ｃ．多層プリント配線板の製造
（１）厚さ０．１３〜０．６ｍｍのガラスエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂からなる絶縁性基板３０の両面に５〜２５０μｍの銅箔３２がラミネートされている銅張積層板３０Ａを出発材料とした（図１（Ａ））。その一例として、コア基板の厚みは０．６mmのものを用いた。まず、この銅張積層板をドリル削孔し、無電解めっき処理および電解めっき処理を施し、パターン状にエッチングすることにより、基板の両面に導体回路３４、導体層３４Ｐ、３４Ｅとスルーホール３６を形成した（図１（Ｂ））。
【００６４】
（２）スルーホール３６および下層導体回路３４を形成した基板３０を水洗いし、乾燥した後、ＮａＯＨ（１０ｇ／ｌ）、ＮａＣｌＯ2 （４０ｇ／ｌ）、Ｎａ3 ＰＯ4 （６ｇ／ｌ）を含む水溶液を黒化浴（酸化浴）とする黒化処理、および、ＮａＯＨ（１０ｇ／ｌ）、ＮａＢＨ4 （６ｇ／ｌ）を含む水溶液を還元浴とする還元処理を行い、そのスルーホール３６内に粗化面３６αを形成すると共に、導体回路３４、導体層３４Ｐ、３４Ｅの全表面に粗化面３４αを形成した（図１（Ｃ））。
【００６５】
（３）上記Ｂに記載した樹脂充填材を調製した後、下記の方法により調製後２４時間以内に、スルーホール３６内、および、基板の導体回路非形成部に樹脂充填材４０の層を形成した（図１（Ｄ））。
即ち、スルーホールおよび導体回路非形成部に相当する部分が開口した版を有する樹脂充填用マスクを基板上に載置し、スキージを用いてスルーホール内、凹部となっている下層導体回路非形成部、および、下層導体回路の外縁部に樹脂充填材を充填し、１００℃／２０分の条件で乾燥させた。
【００６６】
（４）上記（３）の処理を終えた基板の片面を、＃６００のベルト研磨紙（三共理化学製）を用いたベルトサンダー研磨により、導体層３４Ｐ、３４Ｅの外縁部やスルーホール３６のランドの外縁部に樹脂充填材４０が残らないように研磨し、次いで、上記ベルトサンダー研磨による傷を取り除くため、導体層３４Ｐ、３４Ｅの全表面（スルーホールのランド表面を含む）にバフ研磨を行った。このような一連の研磨を基板の他方の面についても同様に行った。次いで、１００℃で１時間、１５０℃で１時間の加熱処理を行って樹脂充填材４０を硬化した（図２（Ａ））。
【００６７】
このようにして、スルーホール３６や導体回路非形成部に形成された樹脂充填材４０の表層部および導体層３４Ｐ、３４Ｅの表面を平坦化し、樹脂充填材４０と導体層３４Ｐ、３４Ｅの側面とが粗化面を介して強固に密着し、またスルーホール３６の内壁面と樹脂充填材とが粗化面を介して強固に密着した基板を得た。即ち、この工程により、樹脂充填材の表面と下層導体回路の表面とが略同一平面となる。
コア基板の導体層の厚みはコア基板の導体層の厚みは１〜２５０μｍの間で形成されて、コア基板上に形成された電源層の導体層の厚みは、１〜２５０μｍの間で形成された。このとき、実施例１−１では、銅箔の厚み４０μｍのものを用いて、コア基板の導体層の厚みは３０μｍ、コア基板上に形成された電源層の導体層の厚みは３０μｍであった。しかしながら、導体層の厚みは上記厚みの範囲を超えてもよい。
【００６８】
（５）上記基板を水洗、酸性脱脂した後、ソフトエッチングし、次いで、エッチング液を基板の両面にスプレイで吹きつけて、導体回路３４、導体層３４Ｐ、３４Ｅの表面とスルーホール３６のランド表面と内壁とをエッチングすることにより、導体回路の全表面に粗化面３６βを形成した（図２（Ｂ））。エッチング液としては、イミダゾール銅（ＩＩ）錯体１０重量部、グリコール酸７．３重量部、塩化カリウム５重量部からなるエッチング液（メック社製、メックエッチボンド）を使用した。
【００６９】
（６）基板の両面に、Ａで作製した基板より少し大きめの層間樹脂絶縁層用樹脂フィルム５０γを基板上に載置し、圧力０．４５ＭＰａ、温度８０℃、圧着時間１０秒の条件で仮圧着して裁断した後、さらに、以下の方法により真空ラミネーター装置を用いて貼り付けることにより層間樹脂絶縁層を形成した（図２（Ｃ））。すなわち、層間樹脂絶縁層用樹脂フィルムを基板上に、真空度６７Ｐａ、圧力０．４７ＭＰａ、温度８５℃、圧着時間６０秒の条件で本圧着し、その後、１７０℃で４０分間熱硬化させた。
【００７０】
（７）次に、層間樹脂絶縁層上に、厚さ１．２ｍｍの貫通孔が形成されたマスクを介して、波長１０．４μｍのＣＯ2 ガスレーザにて、ビーム径４．０ｍｍ、トップハットモード、パルス幅８．１μ秒、マスクの貫通孔の径１．０ｍｍ、１ショットの条件で層間樹脂絶縁層２に、直径６０〜１００μｍの間でのバイアホール用開口５０ａを形成した（図２（Ｄ））。今回は直径６０μｍと７５μｍで形成した。
【００７１】
（８）バイアホール用開口６を形成した基板を、６０ｇ／ｌの過マンガン酸を含む８０℃の溶液に１０分間浸漬し、層間樹脂絶縁層２の表面に存在するエポキシ樹脂粒子を溶解除去することにより、バイアホール用開口５０ａの内壁を含む層間樹脂絶縁層５０の表面に粗化面５０αを形成した（図２（Ｅ））。このとき、層間絶縁層の厚みは、平均３０μｍであった。
【００７２】
（９）次に、上記処理を終えた基板を、中和溶液（シプレイ社製）に浸漬してから水洗いした。
さらに、粗面化処理（粗化深さ３μｍ）した該基板の表面に、パラジウム触媒を付与することにより、層間樹脂絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。すなわち、上記基板を塩化パラジウム（ＰｂＣｌ2 ）と塩化第一スズ（ＳｎＣｌ2 ）とを含む触媒液中に浸漬し、パラジウム金属を析出させることにより触媒を付与した。
【００７３】
（１０）次に、以下の組成の無電解銅めっき水溶液中に、触媒を付与した基板を浸漬して、粗面全体に厚さ０．３〜３．０μｍの無電解銅めっき膜を形成し、バイアホール用開口５０ａの内壁を含む層間樹脂絶縁層５０の表面に無電解銅めっき膜５２が形成された基板を得た（図３（Ａ））。
〔無電解めっき水溶液〕
ＮｉＳＯ4 ０．００３ ｍｏｌ／ｌ
酒石酸 ０．２００ ｍｏｌ／ｌ
硫酸銅 ０．０３２ ｍｏｌ／ｌ
ＨＣＨＯ ０．０５０ ｍｏｌ／ｌ
ＮａＯＨ ０．１００ ｍｏｌ／ｌ
α、α?−ビピリジル １００ ｍｇ／ｌ
ポリエチレングリコール（ＰＥＧ） ０．１０ ｇ／ｌ
〔無電解めっき条件〕
３４℃の液温度で４５分
【００７４】
（１１）無電解銅めっき膜５２が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して、１１０ｍＪ／ｃｍ2 で露光し、０．８％炭酸ナトリウム水溶液で現像処理することにより、厚さ２５μｍのめっきレジスト５４を設けた（図３（Ｂ））。
【００７５】
（１２）ついで、基板を５０℃の水で洗浄して脱脂し、２５℃の水で水洗後、さらに硫酸で洗浄してから、以下の条件で電解めっきを施し、めっきレジスト５４非形成部に、厚さ２０μｍの電解銅めっき膜５６を形成した（図３（Ｃ））。
〔電解めっき液〕
硫酸 ２．２４ ｍｏｌ／ｌ
硫酸銅 ０．２６ ｍｏｌ／ｌ
添加剤 １９．５ ｍｌ／ｌ
（アトテックジャパン社製、カパラシドＧＬ）
〔電解めっき条件〕
電流密度 １ Ａ／ｄｍ2
時間 ６５ 分
温度 ２２±２ ℃
【００７６】
（１３）さらに、めっきレジスト３を５％ＫＯＨで剥離除去した後、そのめっきレジスト下の無電解めっき膜を硫酸と過酸化水素との混合液でエッチング処理して溶解除去し、独立の導体回路５８及びバイアホール６０とした（図３（Ｄ））。
【００７７】
（１４）ついで、上記（５）と同様の処理を行い、導体回路５８及びバイアホール６０の表面に粗化面５８α、６０αを形成した。上層の導体回路５８の厚みは１５μｍの厚みであった（図４（Ａ））。ただし、上層の導体回路の厚みは、５〜２５μｍの間で形成してもよい。
【００７８】
（１５）上記（６）〜（１４）の工程を繰り返すことにより、さらに上層の導体回路を形成し、多層配線板を得た（図４（Ｂ））。
【００７９】
（１６）次に、ジエチレングリコールジメチルエーテル（ＤＭＤＧ）に６０重量％の濃度になるように溶解させた、クレゾールノボラック型エポキシ樹脂（日本化薬社製）のエポキシ基５０％をアクリル化した感光性付与のオリゴマー（分子量：４０００）４５．６７重量部、メチルエチルケトンに溶解させた８０重量％のビスフェノールＡ型エポキシ樹脂（油化シェル社製、商品名：エピコート１００１）１６．０重量部、イミダゾール硬化剤（四国化成社製、商品名：２Ｅ４ＭＺ−ＣＮ）１．６重量部、感光性モノマーである２官能アクリルモノマー（日本化薬社製、商品名：Ｒ６０４）４．５重量部、同じく多価アクリルモノマー（共栄化学社製、商品名：ＤＰＥ６Ａ）１．５重量部、分散系消泡剤（サンノプコ社製、Ｓ−６５）０．７１重量部を容器にとり、攪拌、混合して混合組成物を調製し、この混合組成物に対して光重合開始剤としてベンゾフェノン（関東化学社製）１．８重量部、光増感剤としてのミヒラーケトン（関東化学社製）０．２重量部、を加えることにより、粘度を２５℃で２．０Ｐａ・ｓに調整したソルダーレジスト組成物を得た。
なお、粘度測定は、Ｂ型粘度計（東京計器社製、ＤＶＬ−Ｂ型）で６０ｍｉｎ-1の場合はローターＮｏ．４、６ｍｉｎ-1の場合はローターＮｏ．３によった。
【００８０】
（１７）次に、多層配線基板の両面に、上記ソルダーレジスト組成物７０を２０μｍの厚さで塗布し、７０℃で２０分間、７０℃で３０分間の条件で乾燥処理を行った後（図４（Ｃ））、ソルダーレジスト開口部のパターンが描画された厚さ５ｍｍのフォトマスクをソルダーレジスト層７０に密着させて１０００ｍＪ／ｃｍ2 の紫外線で露光し、ＤＭＴＧ溶液で現像処理し、２００μｍの直径の開口７１を形成した（図５（Ａ））。
そして、さらに、８０℃で１時間、１００℃で１時間、１２０℃で１時間、１５０℃で３時間の条件でそれぞれ加熱処理を行ってソルダーレジスト層を硬化させ、開口を有し、その厚さが１５〜２５μｍのソルダーレジストパターン層を形成した。上記ソルダーレジスト組成物としては、市販のソルダーレジスト組成物を使用することもできる。
【００８１】
（１８）次に、ソルダーレジスト層７０を形成した基板を、塩化ニッケル（２．３×１０-1ｍｏｌ／ｌ）、次亜リン酸ナトリウム（２．８×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．６×１０-1ｍｏｌ／ｌ）を含むｐＨ＝４．５の無電解ニッケルめっき液に２０分間浸漬して、開口部７１に厚さ５μｍのニッケルめっき層７２を形成した。さらに、その基板をシアン化金カリウム（７．６×１０-3ｍｏｌ／ｌ）、塩化アンモニウム（１．９×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．２×１０-1ｍｏｌ／ｌ）、次亜リン酸ナトリウム（１．７×１０-1ｍｏｌ／ｌ）を含む無電解金めっき液に８０℃の条件で７．５分間浸漬して、ニッケルめっき層７２上に、厚さ０．０３μｍの金めっき層７４を形成した（図５（Ｂ））。ニッケル−金層以外にも、スズ、貴金属層（金、銀、パラジウム、白金など）の単層を形成してもよい。
【００８２】
（１９）この後、基板のＩＣチップを載置する面のソルダーレジスト層７０の開口７１に、スズ−鉛を含有するはんだペーストを印刷し、さらに他方の面のソルダーレジスト層の開口にスズ−アンチモンを含有するはんだペーストを印刷した後、２００℃でリフローすることによりはんだバンプ（はんだ体）を形成し、はんだバンプ７６Ｕ、７６Ｄを有する多層プリント配線板を製造した（図６）。
【００８３】
はんだバンプ７６Ｕを介してＩＣチップ９０を取り付け、チップコンデンサ９８を実装する。そして、はんだバンプ７６Ｄを介してドータボード９４へ取り付ける（図７）。
【００８４】
（第１実施例−２）
図６を参照して上述した第１実施例−１と同様であるが以下の様に製造した。
コア基板の絶縁層の厚み：５００μｍ
【００８５】
（第１実施例−３）
第１実施例−１と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：４００μｍ
【００８６】
（第１実施例−４）
第１実施例−１と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：３００μｍ
【００８７】
（第１実施例−５）
第１実施例−１と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：２００μｍ
【００８８】
（第１実施例−６）
第１実施例−１と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：１３０μｍ
【００８９】
（第１実施例−７）
上述した第１実施例−２と同様であるが、以下のように製造した。
コア基板の導体層の厚み：５５μｍ コア基板の電源層の厚み：５５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【００９０】
（第１実施例−８）
上述した第１実施例−２と同様であるが、以下のように製造した。
コア基板の導体層の厚み：７５μｍ コア基板の電源層の厚み：７５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【００９１】
（第１実施例−９）
上述した第１実施例−２と同様であるが、以下のように製造した。
コア基板の導体層の厚み：１８０μｍ コア基板の電源層の厚み：１８０μｍ
層間絶縁層の導体層の厚み：６μｍ
【００９２】
（第１実施例−１０）
上述した第１実施例−２と同様であるが、以下のように製造した。
コア基板の導体層の厚み：１８μｍ コア基板の電源層の厚み：１８μｍ
層間絶縁層の導体層の厚み：１５μｍ
【００９３】
なお、第１実施例において、１＜（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）≦４０のものを適合例として、（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）≦１を比較例とした。また、（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）＞４０のものを参考例とした。
コア基板に樹脂材料をセラミック基板に置き換えてもほぼ同様な結果がでた。
【００９４】
[第２実施例]金属コア基板
図８及び図９を参照して第２実施例に係る多層プリント配線板について説明する。
図６を参照して上述した第１実施例では、コア基板が樹脂板で形成されていた。これに対して、第２実施例では、コア基板が金属板から成る。
【００９５】
図８は、第２実施例−１に係る多層プリント配線板１０の断面図を、図９は、図８に示す多層プリント配線板１０にＩＣチップ９０を取り付け、ドータボード９４へ載置した状態を示している。図８に示すように、多層プリント配線板１０では、コア基板３０は金属板からなり、電源層として用いられる。コア基板３０の両面には、バイアホール６０及び導体回路５８が配置された層間樹脂絶縁層５０が形成され、層間樹脂絶縁層５０の上には、バイアホール１６０及び導体回路１５８が配置された層間樹脂絶縁層１５０が形成されている。コア基板３０の通孔３３内には、スルーホール３６が形成され、バイアホールの両端には蓋めっき層３７が配置されている。該バイアホール１６０及び導体回路１５８の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール１６０及び導体回路１５８にバンプ７６Ｕ、７６Ｄが形成されている。
【００９６】
図９中に示すように、多層プリント配線板１０の上面側のハンダバンプ７６Ｕは、ＩＣチップ９０のランド９２へ接続される。更に、チップコンデンサ９８が実装される。一方、下側のハンダバンプ７６Ｄは、ドータボード９４のランド９６へ接続されている。
【００９７】
ここで、コア基板３０は、１３０〜６００μｍに形成されている。金属板の厚みは、１５〜３００μｍの間で形成された。層間絶縁層の導体層の厚みは、５〜２５μｍの間で形成してもよい。しかしながら、金属層の厚みは上述の範囲を超えてもよい。
この第２実施例においても、第１実施例と同様な効果を得ている。
【００９８】
（第２実施例−１）
図８を参照して上述した第２実施例と同様であるが以下のように設定した。
コア基板の絶縁層の厚み：６００μｍ コア基板の電源層の厚み：３５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【００９９】
（第２実施例−２）
上述した第２実施例と同様であるが以下のように設定した。
コア基板の絶縁層の厚み：５００μｍ コア基板の電源層の厚み：３５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【０１００】
（第２実施例−３）
上述した第２実施例と同様であるが以下のように設定した。
コア基板の絶縁層の厚み：４００μｍ コア基板の電源層の厚み：３５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【０１０１】
（第２実施例−４）
上述した第２実施例と同様であるが以下のように設定した。
コア基板の絶縁層の厚み：３００μｍ コア基板の電源層の厚み：３５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【０１０２】
（第２実施例−５）
上述した第２実施例と同様であるが以下のように設定した。
コア基板の絶縁層の厚み：２００μｍ コア基板の電源層の厚み：３５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【０１０３】
（第２実施例−６）
上述した第２実施例−１と同様であるが以下のように設定した。
コア基板の絶縁層の厚み：１３０μｍ コア基板の電源層の厚み：３５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【０１０４】
（第２実施例−７）
上述した第２実施例−３と同様であるが以下のように設定した。
コア基板の絶縁層の厚み：４００μｍ コア基板の電源層の厚み：５５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【０１０５】
（第２実施例−８）
上述した第２実施例−３と同様であるが以下のように設定した。
コア基板の絶縁層の厚み：４００μｍ コア基板の電源層の厚み：１００μｍ
層間絶縁層の導体層の厚み：１０μｍ
【０１０６】
（第２実施例−９）
上述した第２実施例−３と同様であるが以下のように設定した。
コア基板の絶縁層の厚み：４００μｍ コア基板の電源層の厚み：１８０μｍ
層間絶縁層の導体層の厚み：６μｍ
【０１０７】
（第２実施例−１０）
上述した第２実施例−３と同様であるが以下のように設定した。
コア基板の絶縁層の厚み：４００μｍ コア基板の電源層の厚み：２２０μｍ
層間絶縁層の導体層の厚み：６μｍ
【０１０８】
なお、第２実施例において、１＜（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）≦４０のものを適合例として、（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）≦１を比較例とした。また、（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）＞４０のものを参考例とした。
【０１０９】
[第３実施例]多層コア基板
図１０及び図１１を参照して第３実施例に係る多層プリント配線板について説明する。
図６を参照して上述した第１実施例では、コア基板が単板で形成されていた。これに対して、第３実施例では、コア基板が積層板からなり、積層板内に導体層が設けられている。
【０１１０】
図１０は、第３実施例に係る多層プリント配線板１０の断面図を、図１１は、図１０に示す多層プリント配線板１０にＩＣチップ９０を取り付け、ドータボード９４へ載置した状態を示している。図１０に示すように、多層プリント配線板１０では、コア基板３０の表面及び裏面に導体回路３４、導体層３４Ｐが形成され、コア基板３０内に導体層２４が形成されている。導体層３４Ｐ及び導体層２４は、電源用のプレーン層として形成されている。導体層３４Ｐと導体層２４とは導電ポスト２６により接続されている。（この場合の導電ポストとは、スルーホール、非貫通孔などのバイアホール（含むブラインドスルーホール、ブラインドバイアホール）スルーホールもしくはバイアホール導電性材料で充填したもの意味する。）更に、該導体層３４Ｐの上にバイアホール６０及び導体回路５８の形成された層間樹脂絶縁層５０と、バイアホール１６０及び導体回路１５８の形成された層間樹脂絶縁層１５０とが配置されている。該バイアホール１６０及び導体回路１５８の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール１６０及び導体回路１５８にバンプ７６Ｕ、７６Ｄが形成されている。
【０１１１】
図１１中に示すように、多層プリント配線板１０の上面側のハンダバンプ７６Ｕは、ＩＣチップ９０のランド９２へ接続される。更に、チップコンデンサ９８が実装される。一方、下側のハンダバンプ７６Ｄは、ドータボード９４のランド９６へ接続されている。
【０１１２】
ここで、コア基板３０上の導体回路３４、導体層３４Ｐ、３４Ｐ及びコア基板内の導体層２４が形成され、層間樹脂絶縁層５０上の導体回路５８及び層間樹脂絶縁層１５０上の導体回路１５８が形成されている。コア基板の導体層３４Ｐおよび導体層２４の厚みはコア基板の導体層の厚みは１〜２５０μｍの間で形成されて、コア基板上に形成された電源層としての役目を果たすの導体層の厚みは、１〜２５０μｍの間で形成された。この場合の導体層の厚みは、コア基板の電源層の厚みの総和である。内層である導体層３４、表層である導体層２４、その双方を足したものであるという意味である。信号線の役目を果たしているものとを足すことではない。この第３実施例においても、３層の導体層３４Ｐ、３４Ｐ、２４の厚みを合わせることで、第１実施例と同様な効果を得ている。電源層の厚みは上述の範囲を超えてもよい。
なお、第３実施例において、１＜（コア基板の電源層の導体層の厚みの総和／層間絶縁層の導体層の厚み）≦４０のものを適合例として、（コア基板の電源層の導体層の厚みの総和／層間絶縁層の導体層の厚み）≦１を比較例とした。（コア基板の電源層の導体層の厚みの総和／層間絶縁層の導体層の厚み）＞４０のものを参考例とした。
【０１１３】
（第３実施例−１）
図１０を参照して上述した第３実施例と同様であるが以下のように設定した。
コア基板の絶縁層の厚み：６００μｍ 層間絶縁層の厚み：３０μｍ
コア基板の導体層（電源層）の厚み：１５μｍ
中間導体層（電源層）の厚み：２０μｍ
コア基板の電源層の厚みの和：３５μｍ
層間絶縁層の導体層の厚み：１５μｍ
【０１１４】
（第３実施例−２）
上述した第３実施例−１と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：５００μｍ 層間絶縁層の厚み：３０μｍ
【０１１５】
（第３実施例−３）
上述した第３実施例−１と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：４００μｍ 層間絶縁層の厚み：３０μｍ
【０１１６】
（第３実施例−４）
上述した第３実施例−１と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：３００μｍ 層間絶縁層の厚み：３０μｍ
【０１１７】
（第３実施例−５）
上述した第３実施例−１と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：２００μｍ 層間絶縁層の厚み：３０μｍ
【０１１８】
（第３実施例−６）
上述した第３実施例−１と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：１３０μｍ 層間絶縁層の厚み：３０μｍ
【０１１９】
（第３実施例−７）
上述した第３実施例−３と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：４００μｍ 層間絶縁層の厚み：３０μｍ
コア基板の導体層（電源層）の厚み：２０μｍ
中間導体層（電源層）の厚み：２０μｍ
コア基板の電源層の厚みの和：４０μｍ
層間絶縁層の導体層の厚み：１５μｍ
【０１２０】
（第３実施例−８）
上述した第３実施例−３と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：４００μｍ 層間絶縁層の厚み：３０μｍ
コア基板の導体層（電源層）の厚み：２５μｍ
中間導体層（電源層）の厚み：２０μｍ
コア基板の電源層の厚みの和：５０μｍ
層間絶縁層の導体層の厚み：１５μｍ
【０１２１】
（第３実施例−９）
上述した第３実施例−３と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：４００μｍ 層間絶縁層の厚み：３０μｍ
コア基板の導体層（電源層）の厚み：５０μｍ
中間導体層（電源層）の厚み：１００μｍ
コア基板の電源層の厚みの和：１５０μｍ
層間絶縁層の導体層の厚み：１０μｍ
【０１２２】
（第３実施例−１０）
上述した第３実施例−３と同様であるが、以下のように製造した。
コア基板の絶縁層の厚み：４００μｍ 層間絶縁層の厚み：３０μｍ
コア基板の導体層（電源層）の厚み：５５μｍ
中間導体層（電源層）の厚み：２５０μｍ
コア基板の電源層の厚みの和：３０５μｍ
層間絶縁層の導体層の厚み：１２μｍ
【０１２３】
（比較例１）
第１実施例−１において、コア基板の絶縁層の厚みを０．７mmにした以外は同様に形成した。
【０１２４】
（比較例２）
第１実施例−１において、コア基板の絶縁層の厚みを０．１mmにした以外は同様に形成した。
【０１２５】
それぞれ実施例と比較例の基板に周波数３ＧＨzのＩＣチップを実装して、同一量の電源を供給して、起動させたときの電圧の降下量を測定した。このときの電圧の降下量の平均値を示した。電源電圧１．０Ｖのときの変動した電圧降下量の平均値である。
【０１２６】
また、それぞれの実施例と比較例のバイアス高温高湿条件（１３０℃、湿度８５ｗ％、２Ｖ印加）下における信頼性試験を行った。試験時間は、５００ｈｒ、１０００ｈｒ、２０００ｈｒで行い、ＩＣチップの誤動作（ノイズの有無）、基板のクラックの有無について、それぞれ実施例及び比較例について検証した。この結果を図２０、図２１中に示した。
【０１２７】
また、コア基板の絶縁層の厚みについて検証を行った。横軸にコア基板の絶縁層の厚み（mm）を、縦軸に電圧降下量（Ｖ）を設定してシュミレーションした結果を図１２に示した。
【０１２８】
さらに、導体層の厚みについても検証を行った。横軸に（コア基板の電源層の厚み／層間絶縁層の導体層の厚み）の比を、縦軸に最大の電圧降下量（Ｖ）を設定してシュミレーションした結果を図１３に示した。
【０１２９】
コア基板の絶縁層の厚みを薄くすることにより、電圧降下量が小さくなる傾向にある。この場合、電源電圧１．０Ｖのとき、変動許容範囲±１０％であれば、電圧変動が小さいことになり、ＩＣチップの誤動作を引き起こさない。つまり、この場合、電圧降下量が０．１Ｖ以内であれば、電圧降下によるＩＣチップでの誤動作などを引き起こし難いことになる。コア基板の絶縁層の厚みが０．６mm以下のときに、電圧降下量が０．１０Ｖ未満であるために、電圧が安定していることになる。
【０１３０】
また、信頼性試験の結果を考慮すると、０．１３mm未満であると、早期の段階からクラックなどが発生してしまう。そのために、より望ましいのは、コア基板の厚みが０．６〜０．１３mmの間である。その範囲であれば、電圧降下と信頼性という点で問題がない。また、０．７mm以上になるとノイズの発生が確認される。
【０１３１】
更に望ましいのは、コア基板の厚みが０．５mm〜０．２mmの間である。その範囲であれば、ノイズの発生を引き起こさないし、長期に渡り信頼性も確保される。０．５〜０．６mmと０．１３〜０．２mmの間では、長期的な信頼性では劣るものである。通常使用するにあたっては、問題は生じない。
【０１３２】
また、電源層がコア基板に内層を有するものの電圧降下量が、電源層がコア基板の表層に有するものの電圧降下量と比べると低下する傾向にあることから、電源層は、コアとなる基板に存在していることがより望ましいのである。
【０１３３】
さらに、コア基板の電源層の厚み／層間絶縁層の導体層の厚みの比が大きくなるに連れて、電圧降下量を下げる傾向にある。電圧降下量が０．０９Ｖ以内になっていることからその効果は大きいといえる。これは、導体の堆積を大きくさせることで抵抗を下げることができるからである。コア基板の電源層の厚み／層間絶縁層の導体層の厚み＞１．０のときにこの傾向を有する。
【０１３４】
更に、１．０Ｖ＜コア基板の電源層の厚み／層間絶縁層の導体層の厚み≦４０であることが、電圧降下の数値が減少している傾向にあるため、その効果を得やすいということとなる。また、４０＜（コア基板の電源層の厚み／層間絶縁層の導体層の厚み）という範囲では、電圧降下量が上昇していることから、コア部分でのビアの剥離などが原因で電圧供給に問題が起こっていることとなる。材料等の選定でビア剥離を抑えられれば、上記の問題は解決される。通常使用する範囲では問題にならない。
【０１３５】
さらに、５＜コア基板の電源層の厚み／層間絶縁層の導体層の厚み≦４０であれば、電圧降下量がほぼ同じであることから、電圧の変動が抑えられることになる。電源層の厚みに関しては、この範囲が最も望ましい範囲である。
【０１３６】
また、前記コア基板の表層、内層もしきは表層及び内層には、少なくとも１層の電源層を有し、該コア基板をを構成する絶縁層の厚みをβ1、層間絶縁層を構成する絶縁層の厚みをβ2、ＩＣチップと電源層までの距離をδ1、電源層と外部端子までの距離をδ2に対して、δx＝（δ1＋δ2）／（β1 2＋β2 2）である際に、１＜δx＜１０であることが望ましい。
【０１３７】
【発明の効果】
本願発明により、ＩＣチップ〜基板〜電源の導体における抵抗を低減させることができ、伝達損失が低減される。そのために、伝達される信号や電源が所望の能力が発揮される。そのために、ＩＣチップの機能、動作などが正常に作動するために、誤作動やエラーを発生することがない。ＩＣチップ〜基板〜アースの導体における抵抗を低減させることができ、信号線、電源線でのノイズの重畳を軽減し、誤作動やエラーを防ぐことができる。
また、本願発明により、ＩＣチップの初期起動時に発生する電源不足（電圧降下）の度合いを小さくなることもわかり、高周波領域のＩＣチップ、特に３ＧＨｚ以上のＩＣチップを実装したとしても、問題なく起動することができることが分かった。そのため、電気的な特性や電気接続性をも向上させることができるのである。
さらに、バイアスを付加して、高温高湿下で行う信頼性試験（高温高湿バイアス試験）を行っても、破壊する時間も長くなるので、信頼性も向上することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例の多層プリント配線板を製造方法を示す工程図である。
【図２】第１実施例の多層プリント配線板を製造方法を示す工程図である。
【図３】第１実施例の多層プリント配線板を製造方法を示す工程図である。
【図４】第１実施例の多層プリント配線板を製造方法を示す工程図である。
【図５】第１実施例の多層プリント配線板を製造方法を示す工程図である。
【図６】第１実施例に係る多層プリント配線板の断面図である。
【図７】第１実施例に係る多層プリント配線板にＩＣチップを載置した状態を示す断面図である。
【図８】第２実施例に係る多層プリント配線板の断面図である。
【図９】第２実施例に係る多層プリント配線板にＩＣチップを載置した状態を示す断面図である。
【図１０】第３実施例に係る多層プリント配線板の断面図である。
【図１１】第３実施例に係る多層プリント配線板にＩＣチップを載置した状態を示す断面図である。
【図１２】横軸にコア基板の絶縁層の厚み（mm）を縦軸に電圧降下量（Ｖ）を設定してシュミレーションした結果を示すグラフである。
【図１３】横軸に（コア基板の電源層の厚み／層間絶縁層の導体層の厚み）の比を、縦軸に最大の電圧降下量（Ｖ）を設定してシュミレーションした結果を示すグラフである。
【図１４】ＩＣチップの動作中における電圧変化を示したグラフである。
【図１５】ＩＣチップの動作中における電圧変化を示したグラフである。
【図１６】ＩＣチップの動作中における電圧変化を示したグラフである。
【図１７】コア基板の厚みと電圧降下との関係を示したグラフである。
【図１８】ＩＣチップの動作中における電圧変化を示したグラフである。
【図１９】βｘと電圧降下との関係を示したグラフである。
【図２０】実施例と比較例との試験結果を示す図表である。
【図２１】実施例と比較例との試験結果を示す図表である。
【図２２】多層プリント配線板を模式的に示す説明図である。
【符号の説明】
３０ 基板（絶縁層）
３２ 銅箔
３４ 導体回路
３４Ｐ 導体層
３４Ｅ 導体層
３６ スルーホール
４０ 樹脂充填層
５０ 層間樹脂絶縁層（絶縁層）
５８ 導体回路
６０ バイアホール
７０ ソルダーレジスト層
７１ 開口
７６Ｕ、７６Ｄ 半田バンプ
９０ ＩＣチップ
９４ ドータボード
９８ チップコンデンサ
Claims (4)
- 樹脂より成り３層の導体層を備えるコア基板上に、層間絶縁層と導体層が形成されて、バイアホールを介して、電気的な接続を行われる多層プリント配線板において、
前記コア基板は、表面側の表層の導体層及び裏面側の表層の導体層と、１層のみの内層導体層とを備え、前記表面側の導体層と前記裏面側の導体層とが充填樹脂の充填されたスルーホールを介して接続され、前記表層の導体層と前記内層の導体層とが導電ポストを介して接続され、
前記コア基板の表層の導体層、内層の導体層もしくは表層の導体層及び内層の導体層には、少なくとも１層の電源層を有し、
前記コア基板を構成する絶縁層の厚みを０．６mm以下で、０．１３mm以上にし、
コア基板の表層の導体層の厚みは、層間絶縁層上の導体層の厚みよりも厚いことを特徴とする多層プリント配線板。 - 前記コア基板を構成する絶縁層は、ガラスエポキシ樹脂またはビスマレイミドトリアジン樹脂からなることを特徴とする請求項１の多層プリント配線板。
- 前記コア基板の電源層の導体層の厚みの総和をα１、層間絶縁層上の導体層の厚みをα２に対して、α２＜α１≦４０α２であることを特徴とする請求項１又は請求項２に記載の多層プリント配線板。
- 前記内層の導体層の厚みは前記表層の導体層の厚みよりも厚い請求項１に記載の多層プリント配線板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003124189A JP4873827B2 (ja) | 2003-04-28 | 2003-04-28 | 多層プリント配線板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003124189A JP4873827B2 (ja) | 2003-04-28 | 2003-04-28 | 多層プリント配線板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004327932A JP2004327932A (ja) | 2004-11-18 |
| JP4873827B2 true JP4873827B2 (ja) | 2012-02-08 |
Family
ID=33501865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003124189A Expired - Lifetime JP4873827B2 (ja) | 2003-04-28 | 2003-04-28 | 多層プリント配線板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4873827B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4534062B2 (ja) | 2005-04-19 | 2010-09-01 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5171009B2 (ja) * | 2006-10-19 | 2013-03-27 | 新光電気工業株式会社 | 半導体パッケージおよびその製造方法 |
-
2003
- 2003-04-28 JP JP2003124189A patent/JP4873827B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004327932A (ja) | 2004-11-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050901 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060307 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080521 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080527 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080725 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081209 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090204 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090623 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090916 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20091005 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20091218 |
|
| A521 | Request for written amendment filed |
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|
| A521 | Request for written amendment filed |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111122 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141202 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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