JP4855075B2 - 多層プリント配線板 - Google Patents

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Description

この発明は、多層プリント配線板に係り、高周波のＩＣチップ、特に３ＧＨｚ以上の高周波領域でのＩＣチップを実装したとしても誤作動やエラーなどが発生することなく、電気特性や信頼性を向上させることができる多層プリント配線板に関することを提案する。
ＩＣチップ用のパッケージを構成するビルドアップ式の多層プリント配線板では、スルーホールが形成されたコア基板の両面もしくは片面に、層間絶縁樹脂を形成し、層間導通のためのバイアホールをレーザもしくはフォトエッチングにより開口させて、層間樹脂絶縁層を形成させる。そのバイアホール内壁と層間樹脂絶縁層上にめっきなどにより導体層を形成し、エッチングなどを経て、パターンを形成し、導体回路を作り出させる。さらに、層間絶縁層と導体層を繰り返し形成させることにより、ビルドアップ多層プリント配線板が得られる。必要に応じて、表層には半田バンプ、外部端子（ＰＧＡ／ＢＧＡなど）を形成させることにより、ＩＣチップを実装することができる基板やパッケージ基板となる。ＩＣチップはＣ４（フリップチップ）実装を行うことにより、ＩＣチップと基板との電気的接続を行っている。
ビルドアップ式の多層プリント配線板の従来技術としては、特開平6-260756号公報、特開平6-275959号公報などがある。ともに、スルーホールを充填樹脂で充填されたコア基板上に、ランドが形成されて、両面にバイアホールを有する層間絶縁層を施して、アディテイブ法により導体層を施し、ランドと接続することにより、高密度化、微細配線を形成された多層プリント配線板を得られる。
特開平6-260756号公報 特開平6-275959号公報
しかしながら、ＩＣチップが高周波になるにつれて、誤動作やエラーの発生の頻度が高くなってきた。特に周波数が３ＧＨｚを越えたあたりから、その度合いが高くなってきている。５ＧＨｚを越えると全く動かなくなることもあった。そのために、該ＩＣチップをＣＰＵとして備えるコンピュータで、機能すべきはずの動作、例えば、画像の認識、スイッチの切り替え、外部へのデータの伝達などの所望の機能や動作を行えなくなってしまった。
それらのＩＣチップ、基板をそれぞれ非破壊検査や分解したところＩＣチップ、基板自体には、短絡やオープンなどの問題は発生しておらず、周波数の小さい（特に１ＧＨｚ未満）ＩＣチップを実装した場合には、誤動作やエラーの発生はなかった。
本発明者らは、上述した課題を解決するために、特願２００２−２３３７７５中に記載したようにコア基板上の導体厚の厚みを層間絶縁層上の導体層の厚みより厚くすることを提案した。しかしながら、上述した発明では、微細な配線パターンを有するコア基板を作製しようとすると配線パターン間の絶縁間隔が狭くなり、絶縁信頼性に劣るプリント配線板となってしまった。
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、高周波領域のＩＣチップ、特に３ＧＨｚを越えても誤動作やエラーの発生しないプリント基板もしくはパッケージ基板を構成し得る多層プリント配線板を提案することにある。
また、絶縁信頼性や接続信頼性の高い多層プリント配線板を提供することを目的とする。
発明者らは、上記目的の実現に向け鋭意研究した結果、以下に示す内容を要旨構成とする発明に想到した。すなわち、
本願の第一の発明は、コア基板上に、層間絶縁層と導体層が形成されて、バイアホールを介して、電気的な接続を行われる多層プリント配線板において、コア基板の導体層の厚みは、層間絶縁層上の導体層の厚みよりも厚く、前記コア基板上の導体層の側面はテーパー状になっており、該導体層の側面の上端と下端とを結んだ直線とコア基板の水平面とがなす角度をΘとしたとき、前記Θが、２．８＜tanΘ＜５５の関係式を満足することを特徴とする多層プリント配線板にある。
本願の第二の発明は、コア基板上に、層間絶縁層と導体層が形成されて、バイアホールを介して電気的な接続の行われる多層プリント配線板において、前記コア基板が、表裏に導体層と内層に厚い導体層を有する３層以上の多層コア基板であって、前記コア基板の内層の導体層と表裏の導体層の内、少なくとも１層が、電源層用の導体層又はアース用の導体層であることを特徴とする多層プリント配線板にある。
さらに、内層の導体層の側面の上端と下端とを結んだ直線とコア基板の水平面とがなす角度をΘとしたとき、前記Θが、２．８＜tanΘ＜５５の関係式を満足してもよい。
第１の効果として、コア基板の電源層の導体層を厚くすることにより、コア基板の強度が増す、それによりコア基板自体を薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。
第２の効果として、導体層を厚くすることにより、導体自体の体積を増やすことができる。その体積を増やすことにより、導体での抵抗を低減することができる。そのため流れる信号線などの電気的な伝達などを阻害しなくなる。従って、伝達される信号などに損失を起こさない。それは、コアとなる部分の基板だけを厚くすることにより、その効果を奏する。厚い導体層は、コア基板の内層に配設するのが好ましい。コア基板上に形成する層間絶縁層や層間絶縁層上の導体層が平坦になる。また、相互インダクタンスが減少する。
第３の効果として、導体層を電源層として用いることで、ＩＣチップへの電源の供給能力を向上させることができる。また、導体層をアース層として用いることで、ＩＣチップへの信号、電源に重畳するノイズを低減させることができる。その根拠としては、第２の効果で述べた導体の抵抗の低減が、電源の供給も阻害しなくなる。そのため、該多層プリント基板上にＩＣチップを実装したときに、ＩＣチップ〜基板〜電源までのループインダクタンスを低減することができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のＩＣチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。
第４の効果として、コア基板の導体層の側面がテーパー状であり、該導体層の側面の上端と下端とを結んだ直線とコア基板の水平面とがなす角度（以下、単に導体層の側面の角度と言う場合がある）をΘとしたとき、前記Θが、２．８＜tanΘ＜５５の関係式を満足するので、ファイン化と電源不足防止、高速伝送信号を同時に達成できる。tanΘが２．８を越えているため、導体層の上端どうしを近接して配置しても、導体層の下端間の間隔を確保できる。そのため、高密度で絶縁信頼性が高いプリント配線板となる。また、電位が逆のスルーホールとコア基板の内層導体とを近接して配置できるためインダクタンスを減少させられる。そのため、電源不足を防止しやすい多層プリント配線板となる。両者を近接する方法としては、後述するダミーランドを有しないスルーホールとしてもよい。一方、tanΘが５５未満であるため、導体層の側壁が直角でない。そのため、インピーダンス整合するために、信号用スルーホール（ＩＣの信号回路と電気的に接続しているスルーホール）の導体厚や径を、薄くしたり小さくしたりする必要がない。その結果、信号用スルーホールの導体抵抗を低くすることが可能となるので、高速信号伝送に有利となる。また、導体層の側面がテーパー状であると、電源不足と信号劣化を同時に防止することも可能となる。テーパー状であるため、多層コアを貫通する信号用スルーホールにおいて、信号の減衰を小さくできるので、信号劣化が起こりにくい。そして、導体層の側面の角度が所定の角度以上であるため、導体抵抗を低くできるので、電源不足を抑えることができる。さらに、多層コアの場合、表裏の導体層の側面の角度をΘ１、内層の導体層の側面の角度をΘ２とした時、Θ１＞Θ２が望ましい。コア基板上には層間絶縁層と導体層からなるビルドアップ層が形成されるため、ビルドアップ層の信号線においてインピーダンス整合しやすいからである。Θ１が小さいテーパー上にビルドアップ層の信号線が形成された場合、該信号線下の層間絶縁層厚みが異なる領域が多くなるからである。また、スルーホールピッチを狭くできないので、インダクタンスを小さくできない。
発明者らは、上記目的の実現に向け鋭意研究した結果、以下に示す内容を要旨構成とする発明に想到した。すなわち、
本願発明は、コア基板上に、層間絶縁層と導体層が形成されて、バイアホールを介して、電気的な接続を行われる多層プリント配線板において、コア基板の電源用もしくはアース用の導体層の厚みの和の少なくとも一方は、層間絶縁層上の導体層の厚みよりも厚いことを特徴とする多層プリント配線板にある。
すなわち、コア基板を多層コア基板とし、コア基板の表裏のみの導体層の厚みを厚くするのではなく、各導体層の和を厚くしたことにある。多層コア基板の場合、コア基板の表裏の導体層と内層の導体層をそれぞれ足した厚みが、ＩＣへの電源供給やその安定化に寄与する厚みとなる。この場合、表層の導体層と内層の導体層とが電気的な接続があり、かつ、２箇所以上での電気的な接続があるものであるときに適用される。つまり、多層化して、多層コア基板の各導体層の厚みの和を厚くし、コアの導体層を電源用の導体層として用いることで、ＩＣチップへの電源の供給能力が向上させることができる。また、コアの導体層をアース層として用いることで、ＩＣチップへの信号、電源に重畳するノイズを低減させたり、ＩＣに電源を安定的に供給することができる。そのため、該多層プリント基板上にＩＣチップを実装したときに、ＩＣチップ〜基板〜電源までのループインダクタンスを低減することができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のＩＣチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。また、ノイズが低減されるため、誤動作やエラーを引き起こすことがない。
さらに、多層コア基板とすることで、多層コア基板の導体層の厚みの和を確保したまま、多層コア基板の各導体層の厚みを薄くすることができる。つまり、これにより、微細な配線パターンを形成しても、配線パターン間の絶縁間隔を確実に確保できるため、絶縁信頼性に高いプリント配線板を提供することも可能となる。
その他の効果として、コア基板の電源用もしくはアース用の導体層の厚みを厚くすることにより、コア基板の強度が増す、それによりコア基板自体を薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。
また、ＩＣチップ〜基板〜コンデンサもしくは電源層〜電源を経て、ＩＣチップに電源を供給する場合にも、同様の効果を奏する。前述のループインダクタンスを低減することができる。それ故に、コンデンサもしくは誘電体層の電源の供給に損失を起こさない。そもそもＩＣチップは、瞬時的に電力を消費して、複雑な演算処理や動作が行われる。電源層からのＩＣチップへの電力供給により、高周波領域のＩＣチップを実装したとしても、初期動作における電源不足（電圧降下の発生という状況）に対して、大量のコンデンサを実装することなく、電源の供給をすることができる。そもそも高周波領域のＩＣチップを用いるためには初期動作時の電源不足（電圧降下）が発生するが、従来のＩＣチップでは供給されていたコンデンサもしくは誘電体層の容量で足りていた。
特に、コア基板の電源層として用いられる導体層の厚みが、コア基板の片面もしくは両面上の層間絶縁層上に形成されている導体層の厚みより、厚いときに、上記の３つの効果を最大限にさせることができるのである。この場合の層間絶縁層上の導体層とは、所謂、ビルドアッププリント配線板のビルドアップ部における層間絶縁層上の導体層のことである（本願であれば、図２７中の５８、１５８）。
コア基板の電源層は、基板の表面、裏面、内層の内少なくとも１層、もしくは複数の層に配置させてもよい。内層の場合は、２層以上に渡り多層化してもよい。残りの層をアース層とするのがよい。基本的には、コア基板の電源層の和は層間絶縁層の導体層よりも厚くなっていれば、その効果を有するのである。電源用の導体層とアース用の導体層とが交互に配置することが電気特性を改善するために望ましい。
ただ、内層に形成することが望ましい。内層に形成されるとＩＣチップと外部端もしくはコンデンサとの中間に電源層が配置される。そのため、双方の距離が均一であり、阻害原因が少なくなり、電源不足が抑えられるからである。
また、本発明では、コア基板上に、層間絶縁層と導体層が形成されて、バイアホールを介して、電気的な接続を行われる多層プリント配線板において、
コア基板上の導体層の厚みをα１、層間絶縁層上の導体層の厚みをα２に対して、α２＜α１≦４０α２であることを特徴とする多層プリント配線板にある。
α１≦α２の場合は、電源不足に対する効果が全くない。つまり、いいかえると初期動作時に発生する電圧降下に対して、その降下度を抑えるということが明確にならないということである。
α１＞４０α２を越えた場合についても検討を行ったところ、基板厚みが厚くなるため、配線長が長くなり、電圧降下量が大きくなった。つまり、本願の効果の臨界点であると理解できる。これ以上厚くしても、電気的な効果の向上は望めない。また、この厚みを越えると、コア基板の表層に導体層を形成した場合にコア基板と接続を行うランド等が形成するのに困難が生じてしまう。さらに上層の層間絶縁層を形成すると、凹凸が大きくなってしまい、層間絶縁層にうねりを生じてしまうために、インピーダンスを整合することが出来なくなってしまうことがある。しかしながら、その範囲（α１＞４０α２）でも問題がないときもある。
導体層の厚みα１は、１．２α２≦α１≦４０α２であることがさらに望ましい。その範囲であれば、電源不足（電圧降下）によるＩＣチップの誤動作やエラーなどが発生しないことが確認されている。
この場合のコア基板とは、ガラスエポキシ樹脂などの芯材が含浸した樹脂基板、セラミック基板、金属基板、樹脂、セラミック、金属を複合して用いた複合コア基板、それらの基板の内層に導体層が設けられた基板、３層以上の多層化した導体層が形成された多層コア基板を用いたもの等を指す。
電源層の導体の厚みを、厚くするために、金属を埋め込まれた基板上に、めっき、スパッタなどの一般的に行われる導体層を形成するプリント配線板の方法で形成したものを用いてもよい。
多層コア基板の場合であれば、前記α１は、コア基板の表層の導体層と内層の導体層の内、電源用の導体層をそれぞれ足した厚みが、コア基板の電源用の導体層の厚みとなる。この場合、表層の導体層と内層の導体層とが電気的な接続があり、かつ、２箇所以上での電気的な接続があるものであるときに適用される。つまり、多層化しても、コア基板の導体層の厚みを厚くすることが本質であり、効果自体はなんら変わりないのである。また、パッド、ランド程度の面積であれば、その面積の導体層の厚みは、足した厚みとはならない。 この場合は、３層（表層＋内層）からなるコア基板でもよい。３層以上の多層コア基板でもよい。
必要に応じて、コア基板の内層にコンデンサや誘電体層、抵抗などの部品を埋め込み、形成させた電子部品収納コア基板を用いてもよい。
さらに、コア基板の内層の導体層を厚くしたとき、ＩＣチップの直下に該当の導体層を配置したほうがよい。ＩＣチップの直下に配設させることにより、ＩＣチップと電源層との距離を最短にすることができ、そのために、よりループインダクタンスを低減することができるのである。そのためにより効率よく電源供給がなされることとなり、電圧不足が解消されるのである。このときも、コア基板の電源用の導体層の厚みの和をα１、層間絶縁層上の導体層の厚みをα２に対して、α２＜α１≦４０α２であることが望ましい。
なお、同一厚みの材料で形成されたもので、積層された多層プリント配線板であるならば、プリント基板における導体層として電源層を有する層もしくは基板をコア基板として定義される。
更に、多層コア基板は、内層に相対的に厚い導体層を、表層に相対的に薄い導体層を有し、内層の導体層が、主として電源層用の導体層又はアース用の導体層であることが好適である。（相対的に厚い、薄いとは、全ての導体層の厚みを比較して、その傾向がある場合、この場合は、内層は他の導体層と比較すると相対的に厚いということとなり、表層はその逆であると言うことを示している。）但し、表層の導体層を電源用、または、アース用の導体層として用いてもよいし、一面を電源用の導体層、他面をアース用の導体層として用いてもよい。
即ち、内層側に厚い導体層を配置させることにより、その厚みを任意に変更したとしても、その内層の導体層を覆うように、樹脂層を形成させることが可能となるため、コアとしての平坦性が得られる。そのため、層間絶縁層の導体層にうねりを生じさせることがない。多層コア基板の表層に薄い導体層を配置しても、内層の導体層と足した厚みでコアの導体層として十分な導体層の厚みを確保することができる。これらを、電源層用の導体層又はアース用の導体層として用いることで、多層プリント配線板の電気特性を改善することが可能になる。
コア基板の内層の導体層の厚みを、層間絶縁層上の導体層よりも厚くする。これにより、多層コア基板の表面に薄い導体層を配置しても、内層の厚い導体層と足すことで、コアの導体層として十分な厚みを確保できる。つまり、大容量の電源が供給されたとしても、問題なく、起動することができるため、誤作動や動作不良を引き起こさない。このときも、コア基板の電源用の導体層の厚みの和をα１、層間絶縁層上の導体層の厚みをα２に対して、α２＜α１≦４０α２であることが望ましい。
また、本発明では、コア基板上に層間絶縁層と導体層が形成されて、バイアホールを介して電気的な接続が行われる多層プリント配線板において、多層コア基板のアース用の導体層の厚みの和をα３、層間絶縁層上の導体層の厚みをα２とした時、α３とα２は、α２＜α３≦４０α２であることを特徴とする多層プリント配線板にある。この範囲にすることで、ＩＣチップへの信号電源に重畳するノイズを低減できる。また、ＩＣへの電源供給を安定的に行うことが可能になる。さらに、１．２α１＜α３≦４０α２の範囲にするとその効果は増す。
多層コア基板にしたとき、内層の導体層は，導体層の厚みを相対的に厚くし、かつ、電源層として用いて、表層の導体層は、内層の導体層を挟むようにし、形成され、かつ、信号線として用いられている場合であることも望ましい。この構造により、前述の電源強化を図ることができる。
さらに、コア基板内で導体層と導体層との間に信号線を配置することでマイクロストリップ構造を形成させることができるために、インダクタンスを低下させ、インピーダンス整合を取ることができるのである。そのために、電気特性も安定化することができるのである。また、表層の導体層を相対的に薄くすることがさらに望ましい構造となるのである。コア基板は、スルーホールピッチを６００μｍ以下にしてもよい。
多層コア基板は、電気的に隔絶された金属板の両面に、樹脂層を介在させて内層の導体層が、更に、当該内層の導体層の外側に樹脂層を介在させて表面の導体層が形成されて成ることが好適である。中央部に電気的に隔絶された金属板を配置することで、十分な機械的強度を確保することができる。更に、金属板の両面に樹脂層を介在させて内層の導体層を、更に、当該内層の導体層の外側に樹脂層を介在させて表面の導体層を形成することで、金属板の両面で対称性を持たせ、ヒートサイクル等において、反り、うねりが発生することを防げる。
多層コア基板は、３６合金や４２合金等の低熱膨張係数の金属板の両面に、絶縁層を介在させて内層の導体層が、更に、当該内層の導体層の外側に絶縁層を介在させて表面の導体層が形成されても良い。中央部に電気的に隔絶された金属板を配置することで、多層プリント配線板のＸ−Ｙ方向の熱膨張係数をＩＣの熱膨張係数に近づけることができ、ＩＣと多層プリント配線板の接続部での樹脂層の局所ヒートサイクル性が向上する。更に、金属板の両面に絶縁層を介在させて内層の導体層を、更に、当該内層の導体層の外側に絶縁層を介在させて表面の導体層を形成することで、金属板の両面で対称性を持たせ、ヒートサイクル等において、反り、うねりが発生することを防げる。
図２２は、縦軸にＩＣチップの電圧、横軸には時間経過を示している。図２２は、１ＧＨｚ以上の高周波ＩＣチップを実装した電源供給用のコンデンサを備えないプリント配線板をモデルにしたものである。線Ａは、１ＧＨｚのＩＣチップの電圧の経時変化を示したものであり、線Ｂは、３ＧＨｚのＩＣチップの電圧の経時変化を示したものである。この図においては、同時スイッチングした時、複数回発生する電圧降下の内、３回目の電圧降下を示している。その経時変化は、ＩＣチップが起動し始めたとき、瞬時に大量の電源が必要となる。その供給が不足していると電圧が降下する（Ｘ点、Ｘ'点）。その後、供給する電源が徐々に充足されるので、電圧降下は解消される。しかしながら、電圧が降下したときには、ＩＣチップの誤作動やエラーを引き起こしやすくなる。つまり、電源の供給不足によるＩＣチップの機能が十分に機能、起動しないがために起こる不具合である。この電源不足（電圧降下）はＩＣチップの周波数は増えるにつれて、大きくなってくる。そのために、電圧降下を解消するためには、時間が掛かってしまい、所望の機能、起動を行うために、タイムラグが生じてしまう。
前述の電源不足（電圧降下）を補うために、外部のコンデンサと接続させて、該コンデンサ内に蓄積された電源を放出することにより、電源不足もしくは電圧降下を小さくすることができる。
図２３には、コンデンサを備えたプリント基板をモデルにしたものである。線Ｃは、小容量のコンデンサを実装して、１ＧＨｚのＩＣチップにおける電圧の経時変化を示したものである。コンデンサを実装していない線Ａに比べると電圧降下の度合いが小さくなってきている。さらに、線Ｄは、線Ｃで行ったものに比べて大容量のコンデンサを実装して、線Ｃ同様に経時変化を示したものである。さらに線Ｃと比較しても、電圧降下の度合いが小さくなってきている。それにより、所望のＩＣチップも機能、起動を行うことができるのである。しかしながら、図２２に示したように、ＩＣチップがより高周波領域になると、より多くのコンデンサ容量が必要になってしまい、そのためにコンデンサの実装する領域を設定する必要となるため、電圧の確保が困難になってしまい、動作、機能を向上することができないし、高密度化という点でも難しくなってしまう。
コア基板の電源用の導体層の厚みの和をα１、層間絶縁層上の導体層の厚みα２として、α１／α２を変えたときの電圧降下の様子を図２４中のグラフに示す。図２４中に、線Ｃは、小容量のコンデンサを実装して、１ＧＨｚのＩＣチップで、α１＝α２における電圧の経時変化を示している。また、線Ｆは、小容量のコンデンサを実装して、１ＧＨｚのＩＣチップで、α１＝１．５α２における電圧の経時変化を示し、線Ｅは、小容量のコンデンサを実装して、１ＧＨｚのＩＣチップで、α１＝２．０α２における電圧の経時変化を示している。コアの導体層の厚みの和が厚くなるにつれて、電源不足もしくは電圧降下が小さくなってきている。そのために、ＩＣチップの機能、動作の不具合の発生が少なくなるということがいえる。コア基板の電源用の導体層の厚みの和を厚くすることにより、導体層の体積が増すことになる。体積が増すと導体抵抗が低減させるので、伝達される電源における電圧、電流への損失がなくなる。そのために、ＩＣチップ〜電源間での伝達損失が小さくなり、電源の供給が行われるので、誤動作やエラーなどを引き起こさない。この場合は、特に電源用の導体層の厚みの和による要因が大きく、コア基板における電源用の導体層の厚みの和を層間絶縁層上の導体層の厚みよりも厚くすることにより、その効果を奏する。
また、コア基板の片面もしくは両面の表層に形成された電源用の導体層を厚くした場合だけでなく、内層に導体層を形成した３層以上のコア基板にした場合でも同様の効果を奏することがわかった。つまり、電源不足もしくは電圧降下を小さくする効果があるのである。なお、多層コア基板の場合は、コア基板のすべての層の電源用の導体層の厚みが、層間絶縁層上の導体層の厚みよりも厚いときでも、コア基板のすべての層の電源用の導体層の厚みが、層間絶縁層上の導体層の厚みと同等もしくはそれ以下のときでも、全ての層の電源用の導体層の厚みを足した厚みの総和が、層間絶縁層上の導体層の厚みより、厚くなったときに、その効果を奏する。この場合は、それぞれの導体層の面積の差がない。つまり、ほぼ同一な面積比である場合に、その効果を奏する。例えば、２層の導体層において、片方がベタ層の大面積であるのに対して、もう一方は、バイアホール及びそのランド程度である場合には、もう一方の層の導体層の効果は相殺されてしまう。
さらに、コア基板内にコンデンサや誘電体層、抵抗などの電子部品を内蔵した基板であっても、その効果は顕著に表れる。内蔵させることにより、ＩＣチップとコンデンサもしくは誘電体層との距離を短くすることができる。そのために、ループインダクタンスを低減することができる。電源不足もしくは電圧降下を小さくすることができる。例えば、コンデンサや誘電体層を内蔵したコア基板においても、コアの基板の電源用の導体層の厚みを層間絶縁層上の導体層の厚みよりも厚くすることにより、メインの電源と内蔵されたコンデンサや誘電体層の電源との双方の導体抵抗を減らすことができるので、伝達損失を低減することができ、コンデンサを内蔵した基板の効果をいっそう発揮されるようになる。
コア基板の材料は、樹脂基板で検証を行ったが、セラミック、金属コア基板でも同様の効果を奏することがわかった。また、導体層の材質も銅からなる金属で行ったが、その他の金属でも、効果が相殺されて、誤動作やエラーが発生が増加するということは確認されていないことから、コア基板の材料の相違もしくは導体層を形成する材質の相違には、その効果の影響はないものと思われる。より望ましいのは、コア基板の導体層と層間絶縁層の導体層とは、同一金属で形成されることである。電気特性、熱膨張係数などの特性や物性が変わらないことから、本願の効果を奏される。
本願発明により、ＩＣチップ〜基板〜電源の導体における抵抗を低減させることができ、伝達損失が低減される。そのために、伝達される信号や電源が所望の能力が発揮される。そのために、ＩＣチップの機能、動作などが正常に作動するために、誤作動やエラーを発生することがない。ＩＣチップ〜基板〜アースの導体における抵抗を低減させることができ、信号線、電源線でのノイズの重畳を軽減し、誤作動やエラーを防ぐことができる。
また、本願発明により、ＩＣチップの初期起動時に発生する電源不足（電圧降下）の度合いを小さくなることもわかり、高周波領域のＩＣチップ、特に３ＧＨｚ以上のＩＣチップを実装したとしても、問題なく起動することができることが分かった。そのため、電気的な特性や電気接続性をも向上させることができるのである。
そして、コア基板を多層化して、導体層の厚みの和を厚くすることで、絶縁信頼性にも優れたプリント配線板とすることができる。
さらに、プリント基板の回路内での抵抗を従来のプリント基板に比べても、小さくすることができる。そのために、バイアスを付加して、高温高湿下で行う信頼性試験（高温高湿バイアス試験）を行っても、破壊する時間も長くなるので、信頼性も向上することができる。
また、電源用の導体層の抵抗が低くなるため、多量の電気が流れても発熱を抑えられる。アース層も同様である。この点でも、誤動作が発生しにくし、ＩＣ実装後のプリント配線板の信頼性が高くなる。
更に、コア基板の導体層の側面はテーパー状（図２７（Ｂ）に示す直線状のテーパー、又は、図２７（Ｃ）に示すＲ面状のテーパー）になっており、該導体層の側面の上端と下端とを結んだ直線とコア基板の水平面とがなす角度をΘとしたとき、図２７（Ａ）に示す多層コア基板を用いる多層プリント配線板を例にとると、図２７（Ｂ）、図２７（Ｃ）に示すように、コア基板の内層の導体層１６Ｅの側面の上端と下端とを結んだ直線とコア基板とがなす角度をΘとしたとき、
Θが２．８＜tanΘ＜５５の関係式を満足することが望ましい。１６Ｐも同様である。このように導体層を形成することで、厚みの厚い導体層を形成しても信頼性を低下させることがなくなる。また、信号遅延や信号強度不足等によるICの誤動作も起こり難い。tanΘが小さくなると導体層の体積が減少するため、ICへの電源供給に遅延が生じやすい。一方、tanΘが大きくなると信号強度がスルーホールにおいて劣化しやすい。信号強度劣化の理由を、内層の導体層が厚い４層コアを例にとって説明する。多層コアを貫通する信号用スルーホール（ICの信号回路と電気的に接続しているスルーホール）に注目する。図３１に示すように、信号用スルーホールは、上から絶縁層１、グランド層、絶縁層２、電源層、絶縁層３を貫通する。信号配線は、その周囲にグランドや電源の有無などによりインピーダンスが変化するため、絶縁層１とグランド層との界面Ｘ１を境にしてインピーダンスの値が異なる。そのため、その界面において信号の反射が起こる。同様なことがＸ２，Ｘ３、Ｘ４でも起こる。このようなインピーダンスの変化量は、信号用スルーホールとグランド層、電源層との距離が近いほど、グランド層、電源層の厚みが厚いほど大きくなる。それ故、本願発明の厚い導体層を内層に有する多層コアではスルーホールにおいて信号劣化が発生しやすいのである。それを防止するため、tanΘの値を小さくするのが好ましいのである。tanΘの値を小さくすることにより、信号用スルーホールと内層の導体層との最小間隔を同一にしても、つまり同密度であっても、信号用スルーホールと内層の導体層との間隔が断面方向で徐々に広がるので、インピーダンスの変化量が小さくなる。より駆動周波数の大きいＩＣを実装するとこの問題は発生しやすいので、tanΘは１１．４以下、さらには、５．７以下が好ましい。
[第１実施例]ガラスエポキシ樹脂基板]
先ず、本発明の第１実施例に係る多層プリント配線板１０の構成について、図１〜図７を参照して説明する。図６は、該多層プリント配線板１０の断面図を、図７は、図６に示す多層プリント配線板１０にＩＣチップ９０を取り付け、ドータボード９４へ載置した状態を示している。図６に示すように、多層プリント配線板１０では、コア基板３０の表面に導体回路３４、導体層３４Ｐ、裏面に導体回路３４、導体層３４Ｅが形成されている。上側の導体層３４Ｐは、電源用のプレーン層として形成され、下側の導体層３４Ｅは、アース用のプレーン層として形成されている。コア基板３０の表面と裏面とはスルーホール３６を介して接続されている。更に、該導体層３４Ｐ、３４Ｅの上にバイアホール６０及び導体回路５８の形成された層間樹脂絶縁層５０と、バイアホール１６０及び導体回路１５８の形成された層間樹脂絶縁層１５０とが配設されている。該バイアホール１６０及び導体回路１５８の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール１６０及び導体回路１５８にバンプ７６Ｕ、７６Ｄが形成されている。
図７中に示すように、多層プリント配線板１０の上面側のハンダバンプ７６Ｕは、ＩＣチップ９０のランド９２へ接続される。更に、チップコンデンサ９８が実装される。一方、下側のハンダバンプ７６Ｄは、ドータボード９４のランド９６へ接続されている。
ここで、コア基板３０上の導体層３４Ｐ、３４Ｅは、厚さ５〜２５０μｍに形成され、層間樹脂絶縁層５０上の導体回路５８及び層間樹脂絶縁層１５０上の導体回路１５８は５〜２５μｍ（望ましい範囲１０〜２０μｍ）に形成されている。
第１実施例の多層プリント配線板では、コア基板３０の電源層（導体層）３４Ｐ、導体層３４Ｅが厚くなることにより、コア基板の強度が増す、それによりコア基板自体の厚みを薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。
また、導体層３４Ｐ、３４Ｅを厚くすることにより、導体自体の体積を増やすことができる。その体積を増やすことにより、導体での抵抗が低減することができる。
更に、導体層３４Ｐを電源層として用いることで、ＩＣチップ９０への電源の供給能力が向上させることができる。そのため、該多層プリント基板上にＩＣチップを実装したときに、ＩＣチップ〜基板〜電源までのループインダクタンスを低減することができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のＩＣチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。更に、導体層３４Ｅをアース層として用いることで、ＩＣチップの信号、電力供給にノイズが重畳しなくなり、誤動作やエラーを防ぐことができる。
引き続き、図６を参照して上述した多層プリント配線板１０の製造方法について図１〜図５を参照して説明する。
（第１実施例−１）
Ａ．層間樹脂絶縁層の樹脂フィルムの作製ビスフェノールＡ型エポキシ樹脂（エポキシ当量４５５、油化シェルエポキシ社製エピコート１００１）２９重量部、クレゾールノボラック型エポキシ樹脂（エポキシ当量２１５、大日本インキ化学工業社製 エピクロンＮ−６７３）３９重量部、トリアジン構造含有フェノールノボラック樹脂（フェノール性水酸基当量１２０、大日本インキ化学工業社製 フェノライトＫＡ−７０５２）３０重量部をエチルジグリコールアセテート２０重量部、ソルベントナフサ２０重量部に攪拌しながら加熱溶解させ、そこへ末端エポキシ化ポリブタジエンゴム（ナガセ化成工業社製 デナレックスＲ−４５ＥＰＴ）１５重量部と２−フェニル−４、５−ビス（ヒドロキシメチル）イミダゾール粉砕品１．５重量部、微粉砕シリカ２．５重量部、シリコン系消泡剤０．５重量部を添加しエポキシ樹脂組成物を調製した。
得られたエポキシ樹脂組成物を厚さ３８μｍのＰＥＴフィルム上に乾燥後の厚さが５０μｍとなるようにロールコーターを用いて塗布した後、８０〜１２０℃で１０分間乾燥させることにより、層間樹脂絶縁層用樹脂フィルムを作製した。
Ｂ．樹脂充填材の調製
ビスフェノールＦ型エポキシモノマー（油化シェル社製、分子量：３１０、ＹＬ９８３Ｕ）１００重量部、表面にシランカップリング剤がコーティングされた平均粒径が１．６μｍで、最大粒子の直径が１５μｍ以下のＳｉＯ2 球状粒子（アドテック社製、ＣＲＳ １１０１−ＣＥ）１７０重量部およびレベリング剤（サンノプコ社製 ペレノールＳ４）１．５重量部を容器にとり、攪拌混合することにより、その粘度が２３±１℃で４４〜４９Ｐａ・ｓの樹脂充填材を調製した。なお、硬化剤として、イミダゾール硬化剤（四国化成社製、２Ｅ４ＭＺ−ＣＮ）６．５重量部を用いた。充填材用樹脂としては、他のエポキシ樹脂（例えば、ビスフェノールＡ型、ノボラック型など）、ポリイミド樹脂、フェノール樹脂などの熱硬化性樹脂を用いてもよい。
Ｃ．多層プリント配線板の製造
（１）厚さ０．２〜０．８ｍｍのガラスエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂からなる絶縁性基板３０の両面に５〜２５０μｍの銅箔３２がラミネートされている銅張積層板３０Ａを出発材料とした（図１（Ａ））。まず、この銅張積層板をドリル削孔し、無電解めっき処理および電解めっき処理を施し、パターン状にエッチングすることにより、基板の両面に導体回路３４、導体層３４Ｐ、３４Ｅとスルーホール３６を形成した（図１（Ｂ））。
（２）スルーホール３６および下層導体回路３４を形成した基板３０を水洗いし、乾燥した後、ＮａＯＨ（１０ｇ／ｌ）、ＮａＣｌＯ2 （４０ｇ／ｌ）、Ｎａ3 ＰＯ4 （６ｇ／ｌ）を含む水溶液を黒化浴（酸化浴）とする黒化処理、および、ＮａＯＨ（１０ｇ／ｌ）、ＮａＢＨ4 （６ｇ／ｌ）を含む水溶液を還元浴とする還元処理を行い、そのスルーホール３６内に粗化面３６αを形成すると共に、導体回路３４、導体層３４Ｐ、３４Ｅの全表面に粗化面３４αを形成した（図１（Ｃ））。
（３）上記Ｂに記載した樹脂充填材を調製した後、下記の方法により調製後２４時間以内に、スルーホール３６内、および、基板の導体回路非形成部に樹脂充填材４０の層を形成した（図１（Ｄ））。
即ち、スルーホールおよび導体回路非形成部に相当する部分が開口した版を有する樹脂充填用マスクを基板上に載置し、スキージを用いてスルーホール内、凹部となっている下層導体回路非形成部、および、下層導体回路の外縁部に樹脂充填材を充填し、１００℃／２０分の条件で乾燥させた。
（４）上記（３）の処理を終えた基板の片面を、＃６００のベルト研磨紙（三共理化学製）を用いたベルトサンダー研磨により、導体層３４Ｐ、３４Ｅの外縁部やスルーホール３６のランドの外縁部に樹脂充填材４０が残らないように研磨し、次いで、上記ベルトサンダー研磨による傷を取り除くため、導体層３４Ｐ、３４Ｅの全表面（スルーホールのランド表面を含む）にバフ研磨を行った。このような一連の研磨を基板の他方の面についても同様に行った。次いで、１００℃で１時間、１５０℃で１時間の加熱処理を行って樹脂充填材４０を硬化した（図２（Ａ））。
このようにして、スルーホール３６や導体回路非形成部に形成された樹脂充填材４０の表層部および導体層３４Ｐ、３４Ｅの表面を平坦化し、樹脂充填材４０と導体層３４Ｐ、３４Ｅの側面とが粗化面を介して強固に密着し、またスルーホール３６の内壁面と樹脂充填材とが粗化面を介して強固に密着した基板を得た。即ち、この工程により、樹脂充填材の表面と下層導体回路の表面とが略同一平面となる。
コア基板の導体層の厚みはコア基板の導体層の厚みは１〜２５０μｍの間で形成されて、コア基板上に形成された電源層の導体層の厚みは、１〜２５０μｍの間で形成された。このとき、実施例１−１では、銅箔の厚み４０μｍのものを用いて、コア基板の導体層の厚みは３０μｍ、コア基板上に形成された電源層の導体層の厚みは３０μｍであった。しかしながら、導体層の厚みは上記厚みの範囲を超えてもよい。
（５）上記基板を水洗、酸性脱脂した後、ソフトエッチングし、次いで、エッチング液を基板の両面にスプレイで吹きつけて、導体回路３４、導体層３４Ｐ、３４Ｅの表面とスルーホール３６のランド表面とをエッチングすることにより、導体回路の全表面に粗化面３６βを形成した（図２（Ｂ））。エッチング液としては、イミダゾール銅（ＩＩ）錯体１０重量部、グリコール酸７．３重量部、塩化カリウム５重量部からなるエッチング液（メック社製、メックエッチボンド）を使用した。
（６）基板の両面に、Ａで作製した基板より少し大きめの層間樹脂絶縁層用樹脂フィルム５０γを基板上に載置し、圧力０．４５ＭＰａ、温度８０℃、圧着時間１０秒の条件で仮圧着して裁断した後、さらに、以下の方法により真空ラミネーター装置を用いて貼り付けることにより層間樹脂絶縁層を形成した（図２（Ｃ））。すなわち、層間樹脂絶縁層用樹脂フィルムを基板上に、真空度６７Ｐａ、圧力０．４７ＭＰａ、温度８５℃、圧着時間６０秒の条件で本圧着し、その後、１７０℃で４０分間熱硬化させた。
（７）次に、波長１０．４μｍのＣＯ2 ガスレーザにて、ビーム径４．０ｍｍ、トップハットモード、パルス幅３．０〜８．１μ秒、マスクの貫通孔の径１．０〜５．０ｍｍ、１〜３ショットの条件で層間樹脂絶縁層に、直径６０〜１００μｍの間でのバイアホール用開口５０ａを形成した（図２（Ｄ））。今回は直径６０μｍと７５μｍで形成した。
（８）バイアホール用開口５０ａを形成した基板を、６０ｇ／ｌの過マンガン酸を含む８０℃の溶液に１０分間浸漬し、層間樹脂絶縁層２の表面に存在するエポキシ樹脂粒子を溶解除去することにより、バイアホール用開口５０ａの内壁を含む層間樹脂絶縁層５０の表面に粗化面５０αを形成した（図２（Ｅ））。
（９）次に、上記処理を終えた基板を、中和溶液（シプレイ社製）に浸漬してから水洗いした。
さらに、粗面化処理（粗化深さ３μｍ）した該基板の表面に、パラジウム触媒を付与することにより、層間樹脂絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。すなわち、上記基板を塩化パラジウム（ＰｄＣｌ2 ）と塩化第一スズ（ＳｎＣｌ2 ）とを含む触媒液中に浸漬し、パラジウム金属を析出させることにより触媒を付与した。
（１０）次に、以下の組成の無電解銅めっき水溶液中に、触媒を付与した基板を浸漬して、粗面全体に厚さ０．３〜３．０μｍの無電解銅めっき膜を形成し、バイアホール用開口５０ａの内壁を含む層間樹脂絶縁層５０の表面に無電解銅めっき膜５２が形成された基板を得た（図３（Ａ））。
〔無電解めっき水溶液〕
ＮｉＳＯ4 ０．００３ ｍｏｌ／ｌ
酒石酸 ０．２００ ｍｏｌ／ｌ
硫酸銅 ０．０３２ ｍｏｌ／ｌ
ＨＣＨＯ ０．０５０ ｍｏｌ／ｌ
ＮａＯＨ ０．１００ ｍｏｌ／ｌ
α、α′−ビピリジル １００ ｍｇ／ｌ
ポリエチレングリコール（ＰＥＧ） ０．１０ ｇ／ｌ
〔無電解めっき条件〕
３４℃の液温度で４５分
（１１）無電解銅めっき膜５２が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して、１１０ｍＪ／ｃｍ2 で露光し、０．８％炭酸ナトリウム水溶液で現像処理することにより、厚さ２５μｍのめっきレジスト５４を設けた（図３（Ｂ））。
（１２）ついで、基板を５０℃の水で洗浄して脱脂し、２５℃の水で水洗後、さらに硫酸で洗浄してから、以下の条件で電解めっきを施し、めっきレジスト５４非形成部に、電解銅めっき膜５６を形成した（図３（Ｃ））。
〔電解めっき液〕
硫酸 ２．２４ ｍｏｌ／ｌ
硫酸銅 ０．２６ ｍｏｌ／ｌ
添加剤 １９．５ ｍｌ／ｌ
（アトテックジャパン社製、カパラシドＧＬ）
〔電解めっき条件〕
電流密度 １ Ａ／ｄｍ2
時間 ６５ 分
温度 ２２±２ ℃
（１３）さらに、めっきレジスト３を５％ＫＯＨで剥離除去した後、そのめっきレジスト下の無電解めっき膜を硫酸と過酸化水素との混合液でエッチング処理して溶解除去し、独立の導体回路５８及びバイアホール６０とした（図３（Ｄ））。
（１４）ついで、上記（５）と同様の処理を行い、導体回路５８及びバイアホール６０の表面に粗化面５８α、６０αを形成した。上層の導体回路５８の厚みは１５μｍの厚みであった（図４（Ａ））。ただし、上層の導体回路の厚みは、５〜２５μｍの間で形成してもよい。
（１５）上記（６）〜（１４）の工程を繰り返すことにより、さらに上層の導体回路を形成し、多層配線板を得た（図４（Ｂ））。
（１６）次に、ジエチレングリコールジメチルエーテル（ＤＭＤＧ）に６０重量％の濃度になるように溶解させた、クレゾールノボラック型エポキシ樹脂（日本化薬社製）のエポキシ基５０％をアクリル化した感光性付与のオリゴマー（分子量：４０００）４５．６７重量部、メチルエチルケトンに溶解させた８０重量％のビスフェノールＡ型エポキシ樹脂（油化シェル社製、商品名：エピコート１００１）１６．０重量部、イミダゾール硬化剤（四国化成社製、商品名：２Ｅ４ＭＺ−ＣＮ）１．６重量部、感光性モノマーである２官能アクリルモノマー（日本化薬社製、商品名：Ｒ６０４）４．５重量部、同じく多価アクリルモノマー（共栄化学社製、商品名：ＤＰＥ６Ａ）１．５重量部、分散系消泡剤（サンノプコ社製、Ｓ−６５）０．７１重量部を容器にとり、攪拌、混合して混合組成物を調製し、この混合組成物に対して光重合開始剤としてベンゾフェノン（関東化学社製）１．８重量部、光増感剤としてのミヒラーケトン（関東化学社製）０．２重量部、を加えることにより、粘度を２５℃で２．０Ｐａ・ｓに調整したソルダーレジスト組成物を得た。
なお、粘度測定は、Ｂ型粘度計（東京計器社製、ＤＶＬ−Ｂ型）で６０ｍｉｎ-1の場合はローターＮｏ．４、６ｍｉｎ-1の場合はローターＮｏ．３によった。
（１７）次に、多層配線基板の両面に、上記ソルダーレジスト組成物７０を２０μｍの厚さで塗布し、７０℃で２０分間、７０℃で３０分間の条件で乾燥処理を行った後（図４（Ｃ））、ソルダーレジスト開口部のパターンが描画された厚さ５ｍｍのフォトマスクをソルダーレジスト層７０に密着させて１０００ｍＪ／ｃｍ2 の紫外線で露光し、ＤＭＴＧ溶液で現像処理し、２００μｍの直径の開口７１を形成した（図５（Ａ））。
そして、さらに、８０℃で１時間、１００℃で１時間、１２０℃で１時間、１５０℃で３時間の条件でそれぞれ加熱処理を行ってソルダーレジスト層を硬化させ、開口を有し、その厚さが１５〜２５μｍのソルダーレジストパターン層を形成した。上記ソルダーレジスト組成物としては、市販のソルダーレジスト組成物を使用することもできる。
（１８）次に、ソルダーレジスト層７０を形成した基板を、塩化ニッケル（２．３×１０-1ｍｏｌ／ｌ）、次亜リン酸ナトリウム（２．８×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．６×１０-1ｍｏｌ／ｌ）を含むｐＨ＝４．５の無電解ニッケルめっき液に２０分間浸漬して、開口部７１に厚さ５μｍのニッケルめっき層７２を形成した。さらに、その基板をシアン化金カリウム（７．６×１０-3ｍｏｌ／ｌ）、塩化アンモニウム（１．９×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．２×１０-1ｍｏｌ／ｌ）、次亜リン酸ナトリウム（１．７×１０-1ｍｏｌ／ｌ）を含む無電解金めっき液に８０℃の条件で７．５分間浸漬して、ニッケルめっき層７２上に、厚さ０．０３μｍの金めっき層７４を形成した（図５（Ｂ））。ニッケル−金層以外にも、スズ、貴金属層（金、銀、パラジウム、白金など）の単層を形成してもよい。
（１９）この後、基板のＩＣチップを載置する面のソルダーレジスト層７０の開口７１に、スズ−鉛を含有するはんだペーストを印刷し、さらに他方の面のソルダーレジスト層の開口にスズ−アンチモンを含有するはんだペーストを印刷した後、２００℃でリフローすることによりはんだバンプ（はんだ体）を形成し、はんだバンプ７６Ｕ、７６Ｄを有する多層プリント配線板を製造した（図６）。
半田バンプ７６Ｕを介してＩＣチップ９０を取り付け、チップコンデンサ９８を実装する。そして、半田バンプ７６Ｄを介してドータボード９４へ取り付ける（図７）。
（第１実施例−２）
図６を参照して上述した第１実施例−１と同様であるが以下の様に製造した。
コア基板の導体層の厚み：５５μｍ コア基板の電源層の厚み：５５μｍ
層間絶縁層の導体層の厚み：１５μｍ
（第１実施例−３）
第１実施例−１と同様であるが、以下のように製造した。
コア基板の導体層の厚み：７５μｍ コア基板の電源層の厚み：７５μｍ
層間絶縁層の導体層の厚み：１５μｍ
（第１実施例−４）
第１実施例と同様であるが、以下のように製造した。
コア基板の導体層の厚み：１８０μｍ コア基板の電源層の厚み：１８０μｍ
層間絶縁層の導体層の厚み：６μｍ
（第１実施例−５）
第１実施例と同様であるが、以下のように製造した。
コア基板の導体層の厚み：１８μｍ コア基板の電源層の厚み：１８μｍ
層間絶縁層の導体層の厚み：１５μｍ
なお、第１実施例において、１＜（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）≦４０のものを適合例として、（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）≦１を比較例とした。また、（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）＞４０のものを参考例とした。
図８（Ａ）は第１実施例の改変例を示している。コア基板３０の導体層３４Ｐ、３４Ｅの側面はテーパー状（図１０（Ｂ）に示す直線状のテーパー、又は、図１０（Ｃ）に示すＲ面状のテーパー）になっており、該導体層３４Ｐ、３４Ｅの側面の上端と下端とを結んだ直線とコア基板の水平面とがなす角度をΘとしたとき、コア基板の内層の導体層３４Ｐ、３４Ｅの側面の上端と下端とを結んだ直線とコア基板とがなす角度をΘとしたとき、
Θが２．８＜tanΘ＜５５の関係式を満足するように構成されている。
第１実施例１−１〜第１実施例１−５に対応して、コア基板３０の導体層３４Ｐ、３４Ｅの側面を、上述した関係式を満足するＲ面状のテーパーとした第１実施例―６〜１０を作製した。尚、テーパー状とするエッチング方法は後述する。
[第２実施例]セラミック基板
第２実施例に係る多層プリント配線板について説明する。
図６を参照して上述した第１実施例では、コア基板が絶縁樹脂で形成されていた。これに対して、第２実施例では、コア基板がセラミック、ガラス、ＡＬＮ、ムライトなどからなる無機系硬質基板であるが、他の構成は図６を参照して上述した第１実施例と同様であるため、図示及び説明は省略する。
第２実施例の多層プリント配線板においても、コア基板３０上の導体層３４Ｐ、３４Ｅ、３４は、銅、タングステムなどの金属で形成され、層間樹脂絶縁層５０上の導体回路５８及び層間樹脂絶縁層１５０上の導体回路１５８は銅で形成されている。この第２実施例においても第１実施例と同様な効果を得ている。このとき、コア基板の導体層の厚み、コア基板の電源層の厚み、層間絶縁層の厚みも第１実施例と同様に形成された。また、第２実施例において、１＜（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）≦４０のものを適合例として、（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）≦１を比較例とした。また、（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）＞４０のものを参考例とした。
（第２実施例−１）
上述した第２実施例と同様であるが以下の様に製造した。
コア基板の導体層の厚み：３０μｍ コア基板の電源層の厚み：３０μｍ
層間絶縁層の導体層の厚み：１５μｍ
（第２実施例−２）
上述した第２実施例と同様であるが以下の様に製造した。
コア基板の導体層の厚み：５０μｍ コア基板の電源層の厚み：５０μｍ
層間絶縁層の導体層の厚み：１５μｍ
（第２実施例−３）
上述した第２実施例と同様であるが以下の様に製造した。
コア基板の導体層の厚み：７５μｍ コア基板の電源層の厚み：７５μｍ
層間絶縁層の導体層の厚み：１５μｍ
（第２実施例−４）
上述した第２実施例と同様であるが以下の様に製造した。
コア基板の導体層の厚み：１８０μｍ コア基板の電源層の厚み：１８０μｍ
層間絶縁層の導体層の厚み：６μｍ
[第３実施例]金属コア基板
図９及び図１０を参照して第３実施例に係る多層プリント配線板について説明する。
図６を参照して上述した第１実施例では、コア基板が樹脂板で形成されていた。これに対して、第３実施例では、コア基板が金属板から成る。
図９は、第３実施例に係る多層プリント配線板１０の断面図を、図１０は、図９に示す多層プリント配線板１０にＩＣチップ９０を取り付け、ドータボード９４へ載置した状態を示している。図９に示すように、多層プリント配線板１０では、コア基板３０は金属板からなり、電源層として用いられる。コア基板３０の両面には、バイアホール６０及び導体回路５８が配置された層間樹脂絶縁層５０が形成され、層間樹脂絶縁層５０の上には、バイアホール１６０及び導体回路１５８が配置された層間樹脂絶縁層１５０が形成されている。コア基板３０の通孔３３内には、スルーホール３６が形成され、バイアホールの両端には蓋めっき層３７が配置されている。該バイアホール１６０及び導体回路１５８の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール１６０及び導体回路１５８にバンプ７６Ｕ、７６Ｄが形成されている。
図１０中に示すように、多層プリント配線板１０の上面側のハンダバンプ７６Ｕは、ＩＣチップ９０のランド９２へ接続される。更に、チップコンデンサ９８が実装される。一方、下側のハンダバンプ７６Ｄは、ドータボード９４のランド９６へ接続されている。
ここで、コア基板３０は、２００〜６００μｍに形成されている。金属板の厚みは、１５〜３００μｍの間で形成された。層間絶縁層の導体層の厚みは、５〜２５μｍの間で形成してもよい。しかしながら、金属層の厚みは上述の範囲を超えてもよい。
この第３実施例においても、第１実施例と同様な効果を得ている。
（第３実施例−１）
図９を参照して上述した第３実施例と同様であるが以下のように設定した。
コア基板の厚み：５５０μｍ コア基板の電源層の厚み：３５μｍ
層間絶縁層の導体層の厚み：１５μｍ
（第３実施例−２）
第３実施例と同様であるが以下のように設定した。
コア基板の厚み：６００μｍ コア基板の電源層の厚み：５５μｍ
層間絶縁層の導体層の厚み：１５μｍ
（第３実施例−３）
第３実施例と同様であるが以下のように設定した。
コア基板の厚み：５５０μｍ コア基板の電源層の厚み：１００μｍ
層間絶縁層の導体層の厚み：１０μｍ
（第３実施例−４）
第３実施例と同様であるが以下のように設定した。
コア基板の厚み：５５０μｍ コア基板の電源層の厚み：１８０μｍ
層間絶縁層の導体層の厚み：６μｍ
（第３実施例−５）
第３実施例と同様であるが以下のように設定した。
コア基板の厚み：５５０μｍ コア基板の電源層の厚み：２４０μｍ
層間絶縁層の導体層の厚み：６μｍ
なお、第３実施例において、１＜（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）≦４０のものを適合例として、（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）≦１を比較例とした。また、（コア基板の電源層の導体層の厚み／層間絶縁層の導体層の厚み）＞４０のものを参考例とした。
[第４実施例]３層コア基板
図１１及び図１２を参照して第４実施例に係る多層プリント配線板について説明する。
図６を参照して上述した第１実施例では、コア基板が単板で形成されていた。これに対して、第４実施例では、コア基板が積層板からなり、積層板内に導体層が設けられている。
図１１は、第４実施例に係る多層プリント配線板１０の断面図を、図１２は、図１１に示す多層プリント配線板１０にＩＣチップ９０を取り付け、ドータボード９４へ載置した状態を示している。図１１に示すように、多層プリント配線板１０では、コア基板３０の表面及び裏面に導体回路３４、導体層３４Ｐが形成され、コア基板３０内に導体層２４が形成されている。導体層３４Ｐ及び導体層２４は、電源用のプレーン層として形成されている。導体層３４Ｐと導体層２４とは導電ポスト２６により接続されている。（この場合の導電ポストとは、スルーホール、非貫通孔などのバイアホール（含むブラインドスルーホール、ブラインドバイアホール）スルーホールもしくはバイアホール導電性材料で充填したもの意味する。）更に、該導体層３４Ｐの上にバイアホール６０及び導体回路５８の形成された層間樹脂絶縁層５０と、バイアホール１６０及び導体回路１５８の形成された層間樹脂絶縁層１５０とが配置されている。該バイアホール１６０及び導体回路１５８の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール１６０及び導体回路１５８にバンプ７６Ｕ、７６Ｄが形成されている。
図１２中に示すように、多層プリント配線板１０の上面側のハンダバンプ７６Ｕは、ＩＣチップ９０のランド９２へ接続される。更に、チップコンデンサ９８が実装される。一方、下側のハンダバンプ７６Ｄは、ドータボード９４のランド９６へ接続されている。
ここで、コア基板３０上の導体回路３４、導体層３４Ｐ、３４Ｐ及びコア基板内の導体層２４が形成され、層間樹脂絶縁層５０上の導体回路５８及び層間樹脂絶縁層１５０上の導体回路１５８が形成されている。コア基板の導体層３４Ｐおよび導体層２４の厚みはコア基板の導体層の厚みは１〜２５０μｍの間で形成されて、コア基板上に形成された電源層としての役目を果たす導体層の厚みは、１〜２５０μｍの間で形成された。この場合の導体層の厚みは、コア基板の電源層の厚みの総和である。内層である導体層３４、表層である導体層２４、その双方を足したものであるという意味である。信号線の役目を果たしているものとを足すことではない。この第４実施例においても、３層の導体層３４Ｐ、３４Ｐ、２４の厚みを合わせることで、第１実施例と同様な効果を得ている。電源層の厚みは上述の範囲を超えてもよい。
なお、第４実施例において、１＜（コア基板の電源層の導体層の厚みの総和／層間絶縁層の導体層の厚み）≦４０のものを適合例として、（コア基板の電源層の導体層の厚みの総和／層間絶縁層の導体層の厚み）≦１を比較例とした。（コア基板の電源層の導体層の厚みの総和／層間絶縁層の導体層の厚み）＞４０のものを参考例とした。
（第４実施例−１）
図１１を参照して上述した第４実施例と同様であるが以下のように設定した。
コア基板の導体層（電源層）の厚み：１５μｍ
中間導体層（電源層）の厚み：２０μｍ
コア基板の電源層の厚みの和：５０μｍ
層間絶縁層の導体層の厚み：１５μｍ
（第４実施例−２）
第４実施例と同様であるが、以下のように製造した。
コア基板の導体層（電源層）の厚み：２０μｍ
中間導体層（電源層）の厚み：２０μｍ
コア基板の電源層の厚みの和：６０μｍ
層間絶縁層の導体層の厚み：１５μｍ
（第４実施例−３）
第４実施例と同様であるが、以下のように製造した。
コア基板の導体層（電源層）の厚み：２５μｍ
中間導体層（電源層）の厚み：２５μｍ
コア基板の電源層の厚みの和：７５μｍ
層間絶縁層の導体層の厚み：１５μｍ
（第４実施例−４）
第４実施例と同様であるが、以下のように製造した。
コア基板の導体層（電源層）の厚み：５０μｍ
中間導体層（電源層）の厚み：１００μｍ
コア基板の電源層の厚みの和：２００μｍ
層間絶縁層の導体層の厚み：１０μｍ
（第４実施例−５）
第４実施例と同様であるが、以下のように製造した。
コア基板の導体層（電源層）の厚み：５５μｍ
中間導体層（電源層）の厚み：２５０μｍ
コア基板の電源層の厚みの和：３６０μｍ
層間絶縁層の導体層の厚み：１２μｍ
（第４実施例−６）
第４実施例と同様であるが、以下のように製造した。
コア基板の導体層（電源層）の厚み：５５μｍ
中間導体層（電源層）の厚み：２５０μｍ
コア基板の電源層の厚みの和：３６０μｍ
層間絶縁層の導体層の厚み：９μｍ
[第５実施例] 多層コア基板
図１３〜図１８を参照して本発明の第５実施例に係る多層プリント配線板について説明する。
先ず、第５実施例に係る多層プリント配線板１０の構成について、図１７、図１８を参照して説明する。図１７は、該多層プリント配線板１０の断面図を、図１８は、図１７に示す多層プリント配線板１０にＩＣチップ９０を取り付け、ドータボード９４へ載置した状態を示している。図１７に示すように、多層プリント配線板１０では多層コア基板３０を用いている。多層コア基板３０の表面側に導体回路３４、導体層３４Ｐ、裏面に導体回路３４、導体層３４Ｅが形成されている。上側の導体層３４Ｐは、電源用のプレーン層として形成され、下側の導体層３４Ｅは、アース用のプレーン層として形成されている。更に、多層コア基板３０の内部の表面側に、内層の導体回路１６、導体層１６Ｅ、裏面に導体回路１６、導体層１６Ｐが形成されている。上側の導体層１６Ｅは、アース用のプレーン層として形成され、下側の導体層１６Ｐは、電源用のプレーン層として形成されている。電源用のプレーン層間の接続は、スルーホールやバイアホールにより行われる。プレーン層は、片側だけの単層であっても、２層以上に配置したものでもよい。２層〜４層で形成されることが望ましい。５層以上では電気的な特性の向上が確認されていないことからそれ以上多層にしてもその効果は４層と同等程度である。特に、２層で形成されることが、多層コア基板の剛性整合という点において基板の伸び率が揃えられるので反りが出にくいからである。また、コア基板の厚みを薄くできるため、スルーホール配線長を短く出来る。多層コア基板３０の中央には、電気的に隔絶された金属板１２が収容されている。（該金属板１２は、心材としての役目も果たしているが、スルーホールやバイアホールなどどの電気な接続がされていない。主として、基板の反りに対する剛性を向上させているのである。）該金属板１２に、絶縁樹脂層１４を介して表面側に、内層の導体回路１６、導体層１６Ｅ、裏面に導体回路１６、導体層１６Ｐが、更に、絶縁樹脂層１８を介して表面側に導体回路３４、導体層３４Ｐが、裏面に導体回路３４、導体層３４Ｅが形成されている。多層コア基板３０は、スルーホール３６を介して内層及び表面側と裏面側との接続が取られている。
多層コア基板３０の表面の導体層３４Ｐ、３４Ｅの上には、バイアホール６０及び導体回路５８の形成された層間樹脂絶縁層５０と、バイアホール１６０及び導体回路１５８の形成された層間樹脂絶縁層１５０とが配設されている。該バイアホール１６０及び導体回路１５８の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール１６０及び導体回路１５８にバンプ７６Ｕ、７６Ｄが形成されている。
図１８中に示すように、多層プリント配線板１０の上面側のハンダバンプ７６Ｕは、ＩＣチップ９０のランド９２へ接続される。更に、チップコンデンサ９８が実装される。一方、下側の外部端子７６Ｄは、ドータボード９４のランド９６へ接続されている。この場合における外部端子とは、ＰＧＡ、ＢＧＡ，半田バンプ等を指している。
ここで、コア基板３０表層の導体層３４Ｐ、３４Ｅは、厚さ１０〜６０μｍに形成され、内層の導体層１６Ｐ、１６Ｅは、厚さ１０〜２５０μｍに形成され、層間樹脂絶縁層５０上の導体回路５８及び層間樹脂絶縁層１５０上の導体回路１５８は５〜２５μｍに形成されている。
第５実施例の多層プリント配線板では、コア基板３０の表層の電源層（導体層）３４Ｐ、導体層３４、内層の電源層（導体層）１６Ｐ、導体層１６Ｅおよび金属板１２を厚くすることにより、コア基板の強度が増す。それによりコア基板自体を薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。
また、導体層３４Ｐ、３４Ｅ、導体層１６Ｐ、１６Ｅを厚くすることにより、導体自体の体積を増やすことができる。その体積を増やすことにより、導体での抵抗を低減することができる。
更に、導体層３４Ｐ、１６Ｐを電源層として用いることで、ＩＣチップ９０への電源の供給能力が向上させることができる。そのため、該多層プリント基板上にＩＣチップを実装したときに、ＩＣチップ〜基板〜電源までのループインダクタンスを低減することができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のＩＣチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。更に、導体層３４Ｅ、１６Ｅをアース層として用いることで、ＩＣチップの信号、電力供給にノイズが重畳しなくなり、誤動作やエラーを防ぐことができる。コンデンサを実装することにより、コンデンサ内の蓄積されている電源を補助的に用いることができるので、電源不足を起しにくくなる。特に、ＩＣチップの直下に配設させることにより、その効果（電源不足を起しにくくする）は顕著によくなる。その理由として、ＩＣチップの直下であれば、多層プリント配線板での配線長を短くすることができるからである。
第５実施例では、多層コア基板３０は、内層に厚い導体層１６Ｐ、１６Ｅを、表面に薄い導体層３４Ｐ、３４Ｅを有し、内層の導体層１６Ｐ、１６Ｅと表面の導体層３４Ｐ、３４Ｅとを電源層用の導体層、アース用の導体層として用いる。即ち、内層側に厚い導体層１６Ｐ、１６Ｅを配置しても、導体層を覆う樹脂層が形成されている。そのために、導体層が起因となって凹凸を相殺させることで多層コア基板３０の表面を平坦にすることができる。このため、層間絶縁層５０、１５０の導体層５８、１５８にうねりを生じせしめないように、多層コア基板３０の表面に薄い導体層３４Ｐ、３４Ｅを配置しても、内層の導体層１６Ｐ、１６Ｅと足した厚みでコアの導体層として十分な厚みを確保することができる。うねりが生じないために、層間絶縁層上の導体層のインピーダンスに不具合が起きない。導体層１６Ｐ、３４Ｐを電源層用の導体層として、導体層１６Ｅ、３４Ｅをアース用の導体層として用いることで、多層プリント配線板の電気特性を改善することが可能になる。
更に、コア基板内で導体層３４Ｐと導体層１６Ｐとの間の信号線１６（導体層１６Ｅと同層）を配置することでマイクロストリップ構造を形成させることができる。同様に、導体層１６Ｅと導体層３４Ｅとの間の信号線１６（導体層１６Ｐと同層）を配置することでマイクロストリップ構造を形成させることができる。マイクロストリップ構造を形成させることにより、インダクタンスも低下し、インピーダンス整合を取ることができるのである。そのために、電気特性も安定化することができる。
即ち、コア基板の内層の導体層１６Ｐ、１６Ｅの厚みを、層間絶縁層５０、１５０上の導体層５８、１５８よりも厚くする。これにより、多層コア基板３０の表面に薄い導体層３４Ｅ、３４Ｐを配置しても、内層の厚い導体層１６Ｐ、１６Ｅと足すことで、コアの導体層として十分な厚みを確保できる。その比率は、１＜（コアの内層の導体層／層間絶縁層の導体層）≦４０であることが望ましい。１．２≦（コアの内層の導体層／層間絶縁層の導体層）≦３０であることがさらに望ましい。
多層コア基板３０は、電気的に隔絶された金属板１２の両面に、樹脂層１４を介在させて内層の導体層１６Ｐ、１６Ｅが、更に、当該内層の導体層１６Ｐ、１６Ｅの外側に樹脂層１８を介在させて表面の導体層３４Ｐ、３４Ｅが形成されて成る。中央部に電気的に隔絶された金属板１２を配置することで、十分な機械的強度を確保することができる。更に、金属板１２の両面に樹脂層１４を介在させて内層の導体層１６Ｐ、１６Ｅを、更に、当該内層の導体層１６Ｐ、１６Ｅの外側に樹脂層１８を介在させて表面の導体層３４Ｐ、３４Ｅを形成することで、金属板１２の両面で対称性を持たせ、ヒートサイクル等において、反り、うねりが発生することを防げる。
図１９は、第５実施例の改変例を示している。この改変例では、ＩＣチップ９０の直下にコンデンサ９８を配置してある。このため、ＩＣチップ９０とコンデンサ９８との距離が近く、ＩＣチップ９０へ供給する電源の電圧降下を防ぐことができる。
引き続き、図１７に示す多層プリント配線板１０の製造方法について図１３〜図１８を参照して説明する。
（１）＜金属層の形成工程＞
図１３（Ａ）に示す厚さ２０〜４００μｍの間の内層金属層（金属板）１２に、表裏を貫通する開口１２ａを設ける（図１３（Ｂ））。第５実施例では、２０μｍの金属板を用いた。金属層の材質としては、銅、ニッケル、亜鉛、アルミニウム、鉄などの金属が配合されているものを用いることができる。ここで、低熱膨張係数の３６合金や４２合金を用いるとコア基板の熱膨張係数をICの熱膨張係数に近づけることが可能となるので、熱ストレスを低減できる。開口１２ａは、パンチング、エッチング、ドリリング、レーザなどによって穿設する。場合によっては、開口１２ａを形成した金属層１２の全面に電解めっき、無電解めっき、置換めっき、スパッタによって、金属膜１３を被覆してもよい（図１３（Ｃ））。なお、金属板１２は、単層でも、２層以上の複数層でもよい。また、金属膜１３は、開口１２ａの角部において、曲面を形成するほうが望ましい。それにより、応力の集中するポイントがなくなり、その周辺でのクラックなどの不具合が引き起こしにくい。なお、金属板１２はコア基板内に内蔵しなくてもよい。
（２）＜内層絶縁層及び導体層の形成工程＞
金属層１２の全体を覆い、開口１２ａ内を充填するために、絶縁樹脂を用いる。形成方法としては、例えば、厚み３０〜２００μｍ程度のＢステージ状の樹脂フィルムで金属板１２で挟んで（図１３（Ｄ））、さらに、その外側に１２〜２７５μｍの銅箔を積層してから、熱圧着して硬化させ絶縁樹脂層１４及び導体層１６を形成することができる（図１３（Ｅ））。場合によっては、塗布、塗布とフィルム圧着の混合、もしくは閑口部分だけを塗布して、その後、フィルムで形成してもよい。
材料としては、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂、ＢＴ樹脂等の熱硬化性樹脂をガラスクロス、アラミド不織布等の心材に含浸させたプリプレグを用いることが望ましい。それ以外にも樹脂を用いてもよい。第５実施例では、５０μｍのプリプレグを用いた。
導体層１６を形成する方法は、金属箔上に、めっきなどで形成してもよい。
（３）＜内層金属層の回路形成工程＞
２層以上にしてもよい。アディティブ法により金属層を形成してもよい。
テンティング法、エッチング工程等を経て、内層金属層１６から内層導体層１６、１６Ｐ、１６Ｅを形成させた（図１３（Ｆ））。このときの内層導体層の厚みは、１０〜２５０μｍで形成させた。しかしながら、上述の範囲を超えてもよい。なお、第５実施例では、内層の電源用の導体層の厚みは、２５μｍ厚である。この回路形成工程において、コア基板の絶縁信頼性を評価できるよう、テストパターン（コア基板の絶縁抵抗評価用パターン）として、導体幅／導体間の間隔＝１５０μｍ／１５０μｍの絶縁抵抗測定用の櫛歯パターンを形成した。この時、図１７に示すように、ICの電源と電気的に接続している電源用スルーホール３６ＰＴＨが内層回路のグランド層１６Ｅを貫通する際、電源用スルーホールから延出する配線パターンを有しなくてもよい。以下、このようなスルーホールを、ダミーランドを有しない電源用スルーホールと言う。同様に、ICのグランドと電気的に接続しているグランド用スルーホール３６ＥＴＨも、内層回路の電源層１６Ｐを貫通する際、グランド用スルーホールから延出する配線パターンを有しなくてもよい。以下、このようなスルーホールを、ダミーランドを有しないグランド用スルーホールと言う。また、両者を合わせて単にダミーランドを有しないスルーホールという。このような構造にすることで、スルーホールピッチを狭くできる。また、スルーホールと内層回路間の間隔が狭ピッチとなるため、相互インダクタンスが減少する。ここで、ダミーランドを有しないスルーホールの場合のＸ３−Ｘ３部の横断面を図３８（Ａ）に示す。参考にダミーランドを有する場合のＸ３−Ｘ３部の横断面を図３８（Ｂ）に示す。ダミーランドを有しないスルーホールとすることでスルーホールピッチやスルーホール３６ＰＴＨとグランド層１６Ｅ間の間隔が狭くなることが分かる。また、グランド層１６Ｅの形成領域が増すことも分かる。ここで、３５は、スルーホール３６ＰＴＨとグランド層１６Ｅとの絶縁を確保するためのスペースであり、３６Ｌはスルーホールランド（ダミーランド）である。
（４）＜外層絶縁層及び導体層の形成工程＞
内層導体層１６、１６Ｐ、１６Ｅの全体を覆い、およびその回路間の隙間を充填するために、絶縁樹脂を用いる。形成方法としては、（３）までで形成した途中基板の両面に、例えば、厚み３０〜４００μｍ程度のＢステージ状の樹脂フィルム（図１４（Ａ））、厚み１０〜２７５μｍの金属箔の順で積層した後、熱圧着してから硬化させ、コア基板の外層絶縁樹脂層１８及びコア基板最外導体層３４αを形成させる（図１４（Ｂ））。場合によっては、塗布、塗布とフィルム圧着の混合、もしくは開口部分だけを塗布して、その後、フィルムで形成してもよい。加圧することで表面を平坦にすることができる。また、ガラスクロス、アラミド不織布を心材とするＢステージのプリプレグを用いてもよい。第５実施例では、２００μｍ厚のプリプレグを用いた。金属箔を形成させる以外の方法として、片面銅張積層板を積層させる。金属箔上に、めっきなどで２層以上にしてもよい。アディティブ法により金属層を形成してもよい。
（５）＜スルーホールの形成工程＞
基板の表裏を貫通する開口径５０〜４００μｍのスルーホール用通孔３６αを形成する（図１４（Ｃ））。形成方法としては、ドリル、レーザもしくはレーザとドリルの複合により形成させる（最外層の絶縁層の開口をレーザで行い、場合によっては、そのレーザでの開口をターゲットマークとして用いて、その後、ドリルで開口して貫通させる）。形状としては、直線状の側壁を有するものであることが望ましい。場合によっては、テーパ状であってもよい。
スルーホールの導電性を確保するために、スルーホール用通孔３６α内にめっき膜２２を形成し、表面を粗化した後（図１４（Ｄ））、充填樹脂２３を充填することが望ましい（図１４（Ｅ））。充填樹脂としては、電気的な絶縁されている樹脂材料、（例えば 樹脂成分、硬化剤、粒子等が含有されているもの）、金属粒子による電気的な接続を行っている導電性材料（例えば、金、銅などの金属粒子、樹脂材料、硬化剤などが含有されているもの。）のいずれかを用いることができる。充填後、仮乾燥して、基板表面の電解銅めっき膜２２上に付着した余分な充填樹脂を研磨で除去し、１５０℃で１時間乾燥し、完全硬化した。
めっきとしては、電解めっき、無電解めっき、パネルめっき（無電解めっきと電解めっき）などを用いることができる。金属としては、銅、ニッケル、コバルト、リン、等が含有してもので形成されるのである。めっき金属の厚みとしては、５〜３０μｍの間で形成されることが望ましい。
スルーホール用通孔３６α内に充填する充填樹脂２３は、樹脂材料、硬化剤、粒子などからなるものを絶縁材料を用いることが望ましい。粒子としては、シリカ、アルミナなどの無機粒子、金、銀、銅などの金属粒子、樹脂粒子などの単独もしくは複合で配合させる。粒径が０．１〜５μｍのものを同一径もしくは、複合径のもの混ぜたものを用いることができる。樹脂材料としては、エポキシ樹脂（例えば、ビスフェノール型エポキシ樹脂、ノボラック型エポキシ樹脂など）、フェノール樹脂などの熱硬化性樹脂、感光性を有する紫外線硬化樹脂、熱可塑性樹脂などが単一もしくは混合したものを用いることができる。硬化剤としては、イミダゾール系硬化剤、アミン系硬化剤などを用いることができる。それ以外にも、硬化安定剤、反応安定剤、粒子等を含まれていてもよい。導電性材料を用いてもよい。この場合は、金属粒子、樹脂成分、硬化剤などからなるものが導電性材料である導電性ペーストとなる。場合によっては、半田、絶縁樹脂などの絶縁材料の表層に導電性を有する金属膜を形成したものなどを用いてもよい。めっきでスルーホール用通孔３６α内を充填することも可能である。導電性ペーストは硬化収縮がなされるので、表層に凹部を形成してしまうことがあるからである。
（６）＜最外層の導体回路の形成工程＞
全体にめっき膜を被覆することで、スルーホール３６の直上に蓋めっき２５を形成してもよい（図１５（Ａ））。その後、テンティング法、エッチング工程等を経て、外層の導体回路３４、３４Ｐ、３４Ｅを形成する（図１５（Ｂ））。これにより、多層コア基板３０を完成する。なお、第５実施例では、多層コア基板の表面の電源用の導体層の厚みは、１５μｍ厚である。
このとき、図示されていないが多層コア基板の内層の導体層１６等との電気接続を、バイアホールやブラインドスルーホール、ブラインドバイアホールにより行ってもよい。
（７）導体回路３４を形成した多層コア基板３０を黒化処理、および、還元処理を行い、導体回路３４、導体層３４Ｐ、３４Ｅの全表面に粗化面３４βを形成する（図１５（Ｃ））。
（８）多層コア基板３０の導体回路非形成部に樹脂充填材４０の層を形成する（図１６（Ａ））。
（９）上記処理を終えた基板の片面を、ベルトサンダー等の研磨により、導体層３４Ｐ、３４Ｅの外縁部に樹脂充填材４０が残らないように研磨し、次いで、上記研磨による傷を取り除くため、導体層３４Ｐ、３４Ｅの全表面（スルーホールのランド表面を含む）にバフ等でさらに研磨を行った。このような一連の研磨を基板の他方の面についても同様に行った。次いで、１００℃で１時間、１５０℃で１時間の加熱処理を行って樹脂充填材４０を硬化した（図１６（Ｂ））。これにより、４層の多層コア基板が完成した。
また、導体回路間の樹脂充填を行わなくてもよい。この場合は、層間絶縁層などの樹脂層で絶縁層の形成と導体回路間の充填を行う。
（１０）上記多層コア基板３０に、エッチング液を基板の両面にスプレイで吹きつけて、導体回路３４、導体層３４Ｐ、３４Ｅの表面とスルーホール３６のランド表面をエッチング等により、導体回路の全表面に粗化面３６βを形成した（図１６（Ｃ））。以降の工程は、図３〜図７を参照して上述した第１実施例と同様であるため説明を省略する。なお、図３（Ｂ）において、層間絶縁層（５０）上の一部に、多層コア基板の導体厚により発生する層間絶縁層のうねりの影響を評価するために、めっき形成後の配線パターン（最小線間、線幅形成能力評価パターン）が導体幅／導体間の間隔＝５／５μｍ、７．５／７．５μｍ、１０／１０μｍ、１２．５／１２．５μｍ、１５／１５となるようにめっきレジスト（５４）を形成した。めっきレジストの厚みは、１０〜３０μｍの間を用いた。
また、第５実施例において、１＜（コア基板の電源用導体層の厚みの和／層間絶縁層の導体層の厚み）≦４０のものを適合例として、（コア基板の電源用導体層の厚みの和／層間絶縁層の導体層の厚み）≦１を比較例とした。（コア基板の電源用導体層の厚みの和／層間絶縁層の導体層の厚み）＞４０のものを参考例とした。
（第５実施例−１）
図１７を参照して上述した第５実施例と同様であるが以下のように設定した。
コア基板の内層の導体層の厚み：５０μｍ 表層の導体層の厚み：２０μｍ
コア基板の導体回路の厚みの和：１００μｍ
層間絶縁層の導体層の厚み：１５μｍ
図１７ではコア基板の導体層を電源層とグランド層を交互に配置したが、第５実施例−１は、内層の導体層と表層の導体層で、電源層の役目を果たした。しかしながら、表層の導体層の面積は、ランド程度のものであったので、内層の導体層と比較すると面積が小さかったので、電源電圧を回復させる効果は相殺されてしまった。そのために、コア基板の導体層の厚みの和は、内層の２層の導体層を足したものである。
（第５実施例−２）
内層の導体層と表層の導体層で、電源層の役目を果たした。表層、内層の各一層ずつでのスルーホールにより、電気的な接続がなされた。
コア基板の内層の導体層の厚み：６０μｍ 外層の導体層の厚み：２０μｍ
コア基板の導体回路の厚みの和：８０μｍ
層間絶縁層の導体層の厚み：１５μｍ
内層の導体層と表層の導体層で、各１層ずつ電源層の役目を果たした。表層の導体層の面積は、内層の導体層の面積と同じであった。電源電圧を回復させる効果を有する。そのために、コア基板の導体層の厚みの和は、内層の導体層と表層の導体層を足したものである。
（第５実施例−３）
内層の導体層と表層の導体層で、電源層の役目を果たした。表層、内層の各一層ずつでのスルーホールにより、電気的な接続がなされた。
コア基板の内層の導体層の厚み：１５０μｍ 外層の導体層の厚み：２０μｍ
コア基板の導体回路の厚みの和：１５０μｍ
層間絶縁層の導体層の厚み：１５μｍ
内層の導体層と表層の導体層で、電源層の役目を果たした。しかしながら、表層の導体層の面積は、ランド程度のものであったので、内層の導体層と比較すると面積が小さかったので、電源電圧を回復させる効果は相殺されてしまった。そのために、コア基板の導体層の厚みの和は、内層１層の導体層の厚みである。
（第５実施例−４）
第５実施例−１と同様であるが、以下のように製造した。
コア基板の内層の導体層（電源層）の厚み：１００μｍ
表層の導体層（電源層）の厚み：２０μｍ
コア基板の導体回路の厚みの和：２００μｍ
層間絶縁層の導体層の厚み：１０μｍ
コア基板の導体回路の厚みの和は、内層の層の導体層を足したものである。
（第５実施例−５）
第５実施例−１と同様であるが、以下のように製造した。
コア基板の内層の導体層（電源層）の厚み：１２０μｍ
表層の導体層（電源層）の厚み：２０μｍ
コア基板の導体回路の厚みの和：２４０μｍ
層間絶縁層の導体層の厚み：８μｍ
コア基板の導体回路の厚みの和は、内層の層の導体層を足したものである。
（第５実施例−６）
第５実施例−２と同様であるが、以下のように製造した。
コア基板の内層の導体層（電源層）の厚み：２５０μｍ
表層の導体層（電源層）の厚み：５０μｍ
コア基板の導体回路の厚みの和：３００μｍ
層間絶縁層の導体層の厚み：７．５μｍ
[第６実施例]コンデンサ内蔵コア基板
図２０及び図２１を参照して第６実施例に係る多層プリント配線板について説明する。
第６実施例の多層プリント配線板では、コア基板３０にチップコンデンサ２０が内蔵されている。
図２０は、第６実施例に係る多層プリント配線板１０の断面図を、図２１は、図２０に示す多層プリント配線板１０にＩＣチップ９０を取り付けた状態を示している。図２０に示すように、多層プリント配線板１０では、コア基板３０が樹脂基板３０Ａ及び樹脂層３０Ｂからなる。樹脂基板３０Ａにはコンデンサ２０を収容するための開口３１ａが設けられている。コンデンサ２０の電極は、樹脂層３０Ｂに設けられたバイアホール３３により接続が取られている。コア基板３０の上面には、導体回路３４及び電源層を形成する導体層３４Ｐが形成され、また、コア基板３０の両面には、バイアホール６０及び導体回路５８が配置された層間樹脂絶縁層５０が形成されている。コア基板３０には、スルーホール３６が形成されている。層間樹脂絶縁層５０の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール６０及び導体回路５８にバンプ７６Ｕ、７６Ｄが形成されている。
図２１中に示すように、多層プリント配線板１０の上面側のハンダバンプ７６Ｕは、ＩＣチップ９０のランド９２へ接続される。更に、チップコンデンサ９８が実装される。一方、下側のハンダバンプへの接続用の導電性接続ピン９９が取り付けられている。
ここで、導体層３４Ｅは、３０μｍに形成されている。この第６実施例においては、コア基板３０内にコンデンサ２０を内蔵するため、第１実施例を上回る効果が得られる。
（第６実施例−１）
図２０を参照して上述した第６実施例と同様であるが以下のように設定した。
コア基板の導体層の厚み：３０μｍ コア基板の電源層の厚み：３０μｍ
層間絶縁層の導体層の厚み：１５μｍ
（第６実施例−２）
第６実施例と同様であるが以下のように設定した。
コア基板の導体層の厚み：５５μｍ コア基板の電源層の厚み：５５μｍ
層間絶縁層の導体層の厚み：１５μｍ
（第６実施例−３）
コア基板の導体層の厚み：７５μｍ コア基板の電源層の厚み：７５μｍ
層間絶縁層の導体層の厚み：１５μｍ
（第６実施例−４）
第６実施例−１と同様であるが以下のように設定した。
コア基板の導体層（電源層）の厚み：１８０μｍ
層間絶縁層の導体層の厚み：６．０μｍ
（比較例）
第１実施例〜第５実施例において、（コア基板の電源用の導体層の厚みの和／層間絶縁層の導体層の厚み）≦１を第１比較例〜第５比較例とした。その実例として、コア基板の電源用の導体層の厚みの和：１５μｍ、層間絶縁層の導体層の厚み：１５μｍに設定した。
（参考例）
第１実施例〜第５実施例において、（コア基板の電源用の導体層の厚みの和／層間絶縁層の導体層の厚み）＞４０を第１参考例〜第５参考例とした。その実例として、コア基板の電源用の導体層の厚みの和：４１５μｍ、層間絶縁層の導体層の厚み：１０μｍに設定した。
それぞれの実施例と比較例と参考例の基板に周波数３．１ＧＨｚのＩＣチップを実装して、同じ量の電源を供給して、起動させたときの電圧の降下した量を測定した。このときの電圧降下の値を示した。電源電圧１．０Ｖのときの変動した電圧降下量の値である。ＩＣチップの電圧は、該電圧を測定できる回路をプリント配線板に形成し行なった。
また、それぞれの実施例と比較例と参考例のバイアス高温高湿条件（温度１３０℃、湿度８５％、２Ｖ印加）下における信頼性試験を行った。試験時間は、１００ｈｒ、３００ｈｒ、５００ｈｒ、１０００ｈｒで行い、ＩＣの誤動作の有無、コアの導体層のビア接続オープンの有無についてそれぞれの実施例および比較例について検証をした。この結果を図２５、図２６中図表に表す。尚、電源電圧１．０Ｖのとき、変動許容範囲が±１０％(３回目の電圧降下量)であれば、電圧の挙動が安定していることになり、ＩＣチップの誤動作などを引き起こさない。つまり、この場合、電圧降下量が０．１Ｖ以内であれば、電圧降下によるＩＣチップへの誤動作等を引き起こさないことになる。
図２５、図２６より、適合例で作成したものはＩＣチップの誤動作やオープンなどなりにくい。つまり、電気接続性と信頼性が確保される。
比較例では、ＩＣチップの誤動作を引き起こしてしまうため、電気接続性に問題があるし、導体の厚みが薄いため、信頼性試験下で発生した応力を緩衝できず、ビア接続部での剥がれが生じてしまった。そのために、信頼性が低下してしまった。しかしながら、コア基板の電源層の厚みの和／層間絶縁層の導体層の厚みの比１．２を越えると、その効果が現れてくる。
コア基板の電源層の厚みの和／層間絶縁層の導体層の厚み比４０を越えると（参考例）、上層の導体回路における不具合（例えば、上層の導体回路への応力の発生やうねりによる密着性の低下を引き起こしてしまう等）のため、信頼性が低下してしまった。
試験の結果からも、電気特性と信頼性の要因を満たすのは、１＜（コア基板の導体層の厚みの和／層間絶縁層の導体層の厚み）≦４０ということになる。
第１実施例―６〜１０に関する結果が図２５，２６にないが第１実験例―１〜５と同じであった。
[第７実施例]
図２７に第７実施例に係る多層プリント配線板の断面図を示す。第７実施例では、第５実施例における図１３（Ｆ）において、コア基板の内層導体層１６Ｅ、１６Ｐを形成する際に、スプレー圧、エッチング時間等のエッチング条件を変化させたり、スプレー式エッチング装置で下面のみを使ってエッチングする等により、導体層１６Ｅ、１６Ｐの側面を直線状のテーパー又はＲ面状のテーパーとし、導体層の側面の上端と下端とを結んだ直線とコア基板との成す角度Θ（図２７（Ａ）中に示す導体層１６の円ｂ部の拡大である図２７（Ｂ）：直線状のテーパー、図２７（Ｃ）：Ｒ面状のテーパー、参照）を以下の第７実施例−１〜第７実施例−９のように調整した。なお、第７実施例−１〜第７実施例−６のそれぞれの断面のΘ及びその形状（直線状のテーパー又はＲ面状のテーパー）は、内層導体の縦断面が観察できるよう研磨し、×１００〜×１０００の顕微鏡で断面観察した実測値である。
[第７実施例−１]
tanΘを２に、形状をＲ面状のテーパーに調整した。
[第７実施例−２]
tanΘを２．８に、形状をＲ面状のテーパーに調整した。
[第７実施例−３]
tanΘを３．５に、形状をＲ面状のテーパーに調整した。
[第７実施例−４]
tanΘを５３に、形状をＲ面状のテーパーに調整した。
[第７実施例−５]
tanΘを５５に、形状をＲ面状のテーパーに調整した。
[第７実施例−６]
tanΘを５７に、形状をＲ面状のテーパーに調整した。
[第７実施例−７]
tanΘを２．８に、形状を直線状のテーパーに調整した。
[第７実施例−８]
tanΘを５３に、形状を直線状のテーパーに調整した。
[第７実施例−９]
tanΘを５７に、形状を直線状のテーパーに調整した。
そして、第７実施例−１〜第７実施例−６の多層プリント配線板に対して下記の条件の時間（回数）のＨＡＳＴ試験とヒートサイクル試験を行った。第７実施例−７、８、９の多層プリント配線板に対してはヒートサイクル試験のみを行った。この結果を図２８中の図表に示す。また、横軸にtanΘ、縦軸に絶縁抵抗及び抵抗率変化を取ったグラフを図２９中に示す。
ＨＡＳＴ試験の条件及び時間
条件：８５℃×８５％×３．３Ｖ
時間：１１５ｈｒ
試験後の絶縁抵抗が１０７Ω以上のものを合格とした。
ヒートサイクル試験
条件：−５５℃×５分⇔１２５℃×５分
回数：１０００回
試験後の抵抗率変化が±１０％以内のものを合格とした。尚、測定は、後述する第８実施例と同様である。
図２８及び図２９の結果から、Θが２．８＜tanΘ＜５５の関係式を満足するとき、絶縁信頼性と接続信頼性を共に満足することが分かる。
ＨＡＳＴ試験後の第７実施例−１の多層プリント配線板とヒートサイクル試験後の第７実施例−６の多層プリント配線板を解析した。
第７実施例−６においては、多層コア基板の内層の導体層の側壁と絶縁樹脂との界面を起点としてクラックや、その界面で剥離が原因となって、抵抗上昇が起こっていた事が分かった。
第７実施例−１においては、多層コア基板の内層の導体層のボトムにおける導体層間（絶縁層上）にエッチング残りした銅が点在することが原因となって、絶縁抵抗の低下が起こっていた事が分かった。Θが２．８＜tanΘ＜５５を満足すると、絶縁信頼性や接続信頼性も向上することが分かる。
また、図２８の第７実施例−２、４、６（図２７（Ｃ）：Ｒ面状のテーパー）と第７実施例−７〜第７実施例−９（図２７（Ｂ）：直線状のテーパー）との比較により、導体層の側面の形状は直線状のテーパーよりＲ面状のテーパーの方が接続信頼性に優れていることが分かる。これはＲ面状とした方が、導体層の側面と絶縁樹脂との密着強度が増すこと、応力が分散するため、クラックや剥離がより発生し難いからと推察している。
[第８実施例]
第８実施例は、第５実施例に準じ、図１３（Ｆ）において、コア基板の内層導体層１６Ｅ、１６Ｐの回路形成を以下のようにして行なった。所謂テンティング法であって、エッチング液の主成分を第２塩化銅とし、コンベアーでエッチングゾーンに搬送されてきた基板に、該エッチング液をノズル（基板から一定距離離して上下に設置）よりスプレー噴射して行った。エッチング方法やエッチング条件を変えたり、主成分に抑制剤を添加して、テーパーの形状や導体層の側面の角度を以下の第８実施例−１〜第８実施例−３０のように調整した。なお、第８実施例−１〜第８実施例−３０のそれぞれのΘ及びその形状（直線状のテーパー又はＲ面状のテーパー）は、内層導体の縦断面が観察できるよう研磨し、×１００〜×１０００の目盛り付き顕微鏡で断面観察した実測値である。尚、断面観察は、製品とは別に同条件で作成した導体層の側面形状観察用基板にて行った。測定数は１製品を４分割し、それぞれからランダムに２点ずつ測定した（合計で８データ）。
また、それぞれの実施例において、多層コア作製時の図１３（Ｅ）において、銅箔の厚みを変えて内層導体層の厚みを変えた。
上述した抑制剤とは、銅に吸着して銅が基板と水平方向にエッチング（サイドエッチング）されることを抑制する添加剤であり、上述したΘを大きくすることが可能となる。該抑制剤としては、ベンゾトリアゾール等があり、その濃度によりサイドエッチングを抑制する度合いを制御できる。ベンゾトリアゾールを高濃度に添加するには、界面活性剤（両性界面活性剤：アルキルジメチルアミノ酢酸ベタイン及び非イオン性界面活性剤：ポリオキシエチレンアルキルエーテル）を同時に添加することで可能となり、導体層の側面がより垂直に近い形状となる。
「第８実施例―１」
内層導体層の厚み：３０μｍ
図１５（Ｂ）の３４、３４Ｐ、３４Ｅの導体厚み：２０μｍとした。
エッチング液への抑制剤の添加
抑制剤：添加無
エッチング方法
用いたノズル：フルコーンノズル（放射状にスプレー噴射するノズル）
ノズルの揺動（首振り）：有り
使用したノズル：下面のみ
第８実施例―１では、無添加材のエッチング液を、フルコーンノズルで放射状に首振りしてスプレーしたので、導体層の側面は、Ｒ面のテーパー状となり、tanΘは１．６〜２．５であった（８データ中の最小値〜最大値）。
「第８実施例―２」
第８実施例―１において、内層導体厚みを３０μｍから４５μｍに変更した。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：Ｒ面
tanΘ：１．４〜２．１（８データ中の最小値〜最大値）
「第８実施例―３」
第８実施例―１において、内層導体厚みを３０μｍから６０μｍに変更した。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：Ｒ面
tanΘ：１．４〜２．１（８データ中の最小値〜最大値）
「第８実施例―４」
第８実施例―１において、内層導体厚みを３０μｍから１００μｍに変更した。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：Ｒ面
tanΘ：１．３〜１．９（８データ中の最小値〜最大値）
「第８実施例―５」
第８実施例―１において、内層導体厚みを３０μｍから１２５μｍに変更し、図１４（Ａ）のプリプレグの厚みを２２５μｍとした。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：Ｒ面
tanΘ：１．３〜１．９（８データ中の最小値〜最大値）
「第８実施例―６」
第８実施例―１において、内層導体厚みを３０μｍから１５０μｍに変更し、図１４（Ａ）のプリプレグの厚みを２５０μｍとした。た。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：Ｒ面
tanΘ：１．２〜１．７（８データ中の最小値〜最大値）
「第８実施例―７」
内層導体層の厚み：３０μｍ
図１５（Ｂ）の３４、３４Ｐ、３４Ｅの導体厚み：２０μｍとした。
エッチング液への抑制剤の添加
抑制剤：ベンゾトリアゾール（ＢＴＡ）を１２００ｐｐｍ、界面活性剤を４５０ｐｐｍ添加した。
エッチング方法
用いたノズル：スリットノズル（直線状にスプレー噴射するノズル）
ノズルの揺動（首振り）：無し
使用したノズル：上面のみ
第８実施例―７では、エッチング液に抑制剤を添加し、スリットノズルで直線状にスプレーしたので、tanΘは第８実施例−１〜第８実施例―６に比して大きくなった。
導体層の側面形状とΘの測定結果
テーパーの形状：Ｒ面
tanΘ：３．０〜１０．８（８データ中の最小値〜最大値）
「第８実施例―８」
第８実施例―７において、内層導体厚みを３０μｍから４５μｍに変更した。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：Ｒ面
tanΘ：３．０〜１１．０（８データ中の最小値〜最大値）
「第８実施例―９」
第８実施例―７において、内層導体厚みを３０μｍから６０μｍに変更した。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：Ｒ面
tanΘ：３．０〜１１．２（８データ中の最小値〜最大値）
「第８実施例―１０」
第８実施例―７において、内層導体厚みを３０μｍから１００μｍに変更した。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：Ｒ面
tanΘ：２．８〜１１．２（８データ中の最小値〜最大値）
「第８実施例―１１」
第８実施例―７において、内層導体厚みを３０μｍから１２５μｍに変更し、図１４（Ａ）のプリプレグの厚みを２２５μｍとした。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：Ｒ面
tanΘ：２．７〜１１．０（８データ中の最小値〜最大値）
「第８実施例―１２」
第８実施例―７において、内層導体厚みを３０μｍから１５０μｍに変更し、図１４（Ａ）のプリプレグの厚みを２５０μｍとした。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：Ｒ面
tanΘ：２．７〜１１．４（８データ中の最小値〜最大値）
「第８実施例―１３」
内層導体層の厚み：３０μｍ
図１５（Ｂ）の３４、３４Ｐ、３４Ｅの導体厚み：２０μｍとした。
エッチング液への抑制剤の添加
抑制剤：ベンゾトリアゾール（ＢＴＡ）を１０００ｐｐｍ、界面活性剤を４５０ｐｐｍ添加した。
エッチング方法
用いたノズル：スリットノズル（直線状にスプレー噴射するノズル）
ノズルの揺動（首振り）：無し
使用したノズル：下面のみ
第８実施例―１３では、エッチング液に抑制剤を添加する量を第８実施例−７より少なくし、下面のみのスリットノズルでスプレーしたので、第８実施例−７と比較すると、tanΘは、下の値は同等でその範囲が小さくなった。
導体層の側面形状とΘの測定結果
テーパーの形状：Ｒ面
tanΘ：３．０〜５．３（８データ中の最小値〜最大値）
「第８実施例―１４」
第８実施例―１３において、内層導体厚みを３０μｍから４５μｍに変更した。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：Ｒ面
tanΘ：３．１〜５．４（８データ中の最小値〜最大値）
「第８実施例―１５」
第８実施例―１３において、内層導体厚みを３０μｍから６０μｍに変更した。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：Ｒ面
tanΘ：３．１〜５．４（８データ中の最小値〜最大値）
「第８実施例―１６」
第８実施例―１３において、内層導体厚みを３０μｍから１００μｍに変更した。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：Ｒ面
tanΘ：２．７〜５．５（８データ中の最小値〜最大値）
「第８実施例―１７」
第８実施例―１３において、内層導体厚みを３０μｍから１２５μｍに変更し、図１４（Ａ）のプリプレグの厚みを２２５μｍとした。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：Ｒ面
tanΘ：２．９〜５．７（８データ中の最小値〜最大値）
「第８実施例―１８」
第８実施例―１３において、内層導体厚みを３０μｍから１５０μｍに変更し、図１４（Ａ）のプリプレグの厚みを２５０μｍとした。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：Ｒ面
tanΘ：２．７〜５．７（８データ中の最小値〜最大値）
「第８実施例―１９」
第８実施例―７において、下面のみのスリトノズルによりエッチングした。その結果、第８実施例―７に対してtanΘの範囲が小さくなった。
導体層の側面形状とΘの測定結果
テーパーの形状：Ｒ面
tanΘ：４．２〜１０．８（８データ中の最小値〜最大値）
「第８実施例―２０」
第８実施例―１９において、内層導体厚みを３０μｍから４５μｍに変更した。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：Ｒ面
tanΘ：４．０〜１１．０（８データ中の最小値〜最大値）
「第８実施例―２１」
第８実施例―１９において、内層導体厚みを３０μｍから６０μｍに変更した。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：Ｒ面
tanΘ：３．８〜１１．０（８データ中の最小値〜最大値）
「第８実施例―２２」
第８実施例―１９において、内層導体厚みを３０μｍから１００μｍに変更した。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：Ｒ面
tanΘ：３．７〜１１．２（８データ中の最小値〜最大値）
「第８実施例―２３」
第８実施例―１９において、内層導体厚みを３０μｍから１２５μｍに変更し、図１４（Ａ）のプリプレグの厚みを２２５μｍとした。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：Ｒ面
tanΘ：３．７〜１１．４（８データ中の最小値〜最大値）
「第８実施例―２４」
第８実施例―１９において、内層導体厚みを３０μｍから１５０μｍに変更し、図１４（Ａ）のプリプレグの厚みを２５０μｍとした。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：Ｒ面
tanΘ：３．７〜１１．３（８データ中の最小値〜最大値）
「第８実施例―２５」
第８実施例―１９において、ベンゾトリアゾールの濃度を１８００ｐｐｍとした。その結果、導体層の側面形状が直線状のテーパーとなった。
導体層の側面形状とΘの測定結果
テーパーの形状：直線
tanΘ：４．０〜１０．８（８データ中の最小値〜最大値）
「第８実施例―２６」
第８実施例―２５において、内層導体厚みを３０μｍから４５μｍに変更した。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：直線
tanΘ：４．０〜１０．８（８データ中の最小値〜最大値）
「第８実施例―２７」
第８実施例―２５において、内層導体厚みを３０μｍから６０μｍに変更した。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：直線
tanΘ：４．０〜１１．０（８データ中の最小値〜最大値）
「第８実施例―２８」
第８実施例―２５において、内層導体厚みを３０μｍから１００μｍに変更した。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：直線
tanΘ：３．７〜１１．２（８データ中の最小値〜最大値）
「第８実施例―２９」
第８実施例―２５において、内層導体厚みを３０μｍから１２５μｍに変更し、図１４（Ａ）のプリプレグの厚みを２２５μｍとした。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：直線
tanΘ：３．８〜１１．４（８データ中の最小値〜最大値）
「第８実施例―３０」
第８実施例―２５において、内層導体厚みを３０μｍから１５０μｍに変更し、図１４（Ａ）のプリプレグの厚みを２５０μｍとした。それ以外は同様である。
導体層の側面形状とΘの測定結果
テーパーの形状：直線
tanΘ：３．７〜１１．４（８データ中の最小値〜最大値）
（第８比較例―１）
第８実施例―１において、図１３（Ｅ）の銅箔の厚みを７．５μｍ、図１５（Ｂ）の３４、３４Ｐ、３４Ｅの導体厚みを７．５μｍとした。つまり、コア基板の電源用導体層の厚みの和と層間絶縁層上の導体回路５８が等しい場合である。
（第８比較例―２）
第８実施例―７において、図１３（Ｅ）の銅箔の厚みを７．５μｍ、図１５（Ｂ）の３４、３４Ｐ、３４Ｅの導体厚みを７．５μｍとした。つまり、コア基板の電源用導体層の厚みの和と層間絶縁層上の導体回路５８が等しい場合である。
（第８比較例―３）
第８実施例―１３において、図１３（Ｅ）の銅箔の厚みを７．５μｍ、図１５（Ｂ）の３４、３４Ｐ、３４Ｅの導体厚みを７．５μｍとした。つまり、コア基板の電源用導体層の厚みの和と層間絶縁層上の導体回路５８が等しい場合である。
（第８比較例―４）
第８実施例―１９において、図１３（Ｅ）の銅箔の厚みを７．５μｍ、図１５（Ｂ）の３４、３４Ｐ、３４Ｅの導体厚みを７．５μｍとした。つまり、コア基板の電源用導体層の厚みの和と層間絶縁層上の導体回路５８が等しい場合である。
第８実施例、第８比較例のそれぞれの多層プリント配線板のテーパーの形状とtanΘを図３０に示す。また、第８実施例と第８比較例の多層プリント配線板について、以下に説明するような方法によって、搭載したＩＣチップに誤動作があるかどうかを確認した。
ＩＣチップとしては、以下のNo.1〜4から選ばれるいずれか１のＩＣチップを各多層プリント配線板に実装し、同時スイッチングを１００回行って誤動作の有無を評価した。
それぞれの多層プリント配線板及び同時スイッチング試験の結果を図３０に示す。
No.1:駆動周波数:3.06GHz、バスクロック(FSB)：533MHz
No.2:駆動周波数:3.2GHz、バスクロック(FSB)：800MHz
No.3:駆動周波数:3.4GHz、バスクロック(FSB)：800MHz
No.4:駆動周波数:3.46GHz、バスクロック(FSB)：1066MHz
また、第７実施例と同様なヒートサイクル試験を、ＩＣを実装した第８実施例１９−３０の多層プリント配線板に対して１０００回、２０００回行い、接続抵抗を評価した。接続抵抗は、多層プリント配線板の裏面の測定用端子１からＩＣを介して、多層プリント配線板の裏面の測定用端子２と繋がっている閉回路の接続抵抗を測定した。（ヒートサイクル後の接続抵抗―初期値の接続抵抗）／初期値の接続抵抗×１００が、±１０％以内なら○、それ以外は×である）
No.1のＩＣチップを実装した結果より、本願発明の多層プリント配線板によれば誤動作が発生しないことがわかる。また、No.2のＩＣチップを実装した第８実施例−１と第８実施例−７、１３、１９、２５の比較から、コア基板の導体層の厚みが層間絶縁層上の導体回路の厚みより厚く、tanθの値が２．７以上であれば誤動作が発生し難いことがわかる。第８実施例―１は、内層の導体層の導体体積が小さいため、電源層の抵抗が高くなるので、電源供給に遅延が生じて誤動作が発生したものと推察している。また、No.3のＩＣチップを実装した多層プリント配線板によれば、内層導体層の厚みが６０〜１００μｍであれば誤動作が無いが、tanΘの値が小さい第８実施例―１、２とtanΘの範囲が大きな第８実施例―１１、１２で誤動作が発生している。第８実施例―１１、１２で誤動作が発生したのは、多層コアを貫通する信号用スルーホールのインピーダンスが各スルーホールで差が大きくなり信号到達に差が生じたためと推察している。No.4のＩＣチップを実装した第８実施例―１９〜２４と第８実施例―２５〜３０の多層プリント配線板を比較するとテーパーの形状がＲ面であると誤動作が発生しにくいことが分る。これは、内層導体層の側面形状が直線状となると、Ｒ面の多層プリント配線板に比べて、信号用スルーホールが感じるインピーダンス差（図３１参照）が大きくなるため信号の反射がより多いためか、導体層側面と絶縁層との密着が影響しているものと推察している。
また、第８実施例―１３〜２４より、tanΘが２．７〜５．７または３．７〜１１．４であって、内層導体の厚みが、４５〜１５０μｍが好ましい事が分る。
第８実施例―１４〜１８、２０〜２４の多層プリント配線板を高温・高湿（８５度・８５％）に１００時間放置し、No.4のＩＣチップを実装した後、同時スイッチングを行なった。内層導体層の厚みが６０〜１５０μｍの第８実施例―１５〜１８、２１〜２４は誤動作が発生しなかったが、第８実施例―１４、２０では誤動作が観察された。これは、高温・高湿試験により、導体の抵抗値が上昇したためと推察している。この結果から、tanΘが２．７〜５．７または３．７〜１１．４であって、内層の導体厚みとしては、さらに、６０〜１５０μｍが好ましい事が分る。
「第９実施例」
第９実施例―１〜第９実施例―２８と第９比較例１〜第９比較例３の多層プリント配線板を上述した第５実施例に準じて作製した。但し、それぞれの実施例、比較例において、コア基板の導体層の厚み、コア基板の導体層の層数、ダミーランドを有しないスルーホール数、ダミーランドを有しない領域、層間絶縁層上の導体層の厚みを変えた。内層の導体層の厚みを変更する場合は、図１３（Ｅ）において、銅箔の厚みを変更した。コア基板の表裏の導体層の厚みを変える場合は、図１４（Ｂ）における銅箔の厚み、図１４（Ｄ）、図１５（Ａ）におけるめっき厚みを変更した。コア基板の導体層の層数を変更する場合は、図１４（Ｂ）の工程後に、回路形成、回路表面の粗化、プリプレグと銅箔の積層を所定回数繰り返すことで行った。ダミーランドを有しないスルーホール数やダミーランドを有しない領域を変更する場合は、図１３（Ｆ）の回路形成（テンティング法）時おいて、銅箔をエッチングするためのエッチングレジスト形成時の露光マスクを変更することで行った。層間絶縁層上の導体層の厚みを変更する場合は、図３（Ｃ）において、めっき厚みを変更することで行った。
以下に、各実施例と比較例のコアの層数、電源用導体層の厚み、層間絶縁層上の導体層の厚み、ダミーランドを有しないスルーホール数、その領域等を示す。
（第９実施例―１）
４層コア基板の内層の電源用導体層の厚み：２５μｍ
４層コア基板表層の電源用導体層の厚み：１５μｍ
コア基板の電源用の導体層の厚みの和：４０μｍ
層間絶縁層上の導体層の厚み：２０μｍ
（第９実施例−２）
４層コア基板の内層の電源用導体層の厚み：１５μｍ
４層コア基板表層の電源用導体層の厚み：９μｍ
コア基板の電源用の導体層の厚みの和：２４μｍ
層間絶縁層上の導体層の厚み：２０μｍ
（第９実施例−３）
４層コア基板の内層の電源用導体層の厚み：４５μｍ
４層コア基板表層の電源用導体層の厚み：１５μｍ
コア基板の電源用の導体層の厚みの和：６０μｍ
層間絶縁層上の導体層の厚み：２０μｍ
（第９実施例−４）
４層コア基板の内層の電源用導体層の厚み：６０μｍ
４層コア基板表層の電源用導体層の厚み：１５μｍ
コア基板の電源用の導体層の厚みの和：７５μｍ
層間絶縁層上の導体層の厚み：２０μｍ
（第９実施例−５）
１４層コア基板の各内層の電源用導体層の厚み：１００μｍ
１４層コア基板表層の電源用導体層の厚み：１５μｍ
コア基板の電源用の導体層の厚みの和：６１５μｍ
層間絶縁層上の導体層の厚み：２０μｍ
（第９実施例−６）
１８層コア基板の各内層の電源用導体層の厚み：１００μｍ
１８層コア基板表層の電源用導体層の厚み：１５μｍ
コア基板の電源用の導体層の厚みの和：８１５μｍ
層間絶縁層上の導体層の厚み：２０μｍ
（第９実施例−７）
４層コア基板の内層の電源用導体層の厚み：１５μｍ
４層コア基板表層の電源用導体層の厚み：４５μｍ
コア基板の電源用の導体層の厚みの和：６０μｍ
層間絶縁層上の導体層の厚み：２０μｍ
（第９実施例−８）
４層コア基板の内層の電源用導体層の厚み：１５μｍ
４層コア基板表層の電源用導体層の厚み：６０μｍ
コア基板の電源用の導体層の厚みの和：７５μｍ
層間絶縁層上の導体層の厚み：２０μｍ
（第９実施例−９）
４層コア基板の内層の電源用導体層の厚み：５０μｍ
４層コア基板表層の電源用導体層の厚み：１５μｍ
コア基板の電源用の導体層の厚みの和：６５μｍ
層間絶縁層上の導体層の厚み：２０μｍ
（第９実施例−１０）
４層コア基板の内層の電源用導体層の厚み：１５０μｍ
４層コア基板表層の電源用導体層の厚み：１５μｍ
コア基板の電源用の導体層の厚みの和：１６５μｍ
層間絶縁層上の導体層の厚み：２０μｍ
尚、上述した第５実施例の（４）<外層絶縁層及び導体層の形成>工程において、３００μｍ厚のプリプレグを用いた。
（第９実施例−１１）
４層コア基板の内層の電源用導体層の厚み：１７５μｍ
４層コア基板表層の電源用導体層の厚み：１５μｍ
コア基板の電源用の導体層の厚みの和：１９０μｍ
層間絶縁層上の導体層の厚み：２０μｍ
尚、上述した第５実施例の（４）<外層絶縁層及び導体層の形成>工程において、３００μｍ厚のプリプレグを用いた。
（第９実施例−１２）
４層コア基板の内層の電源用導体層の厚み：２００μｍ
４層コア基板表層の電源用導体層の厚み：１５μｍ
コア基板の電源用の導体層の厚みの和：２１５μｍ
層間絶縁層上の導体層の厚み：２０μｍ
尚、上述した第５実施例の（４）<外層絶縁層及び導体層の形成>工程において、３００μｍ厚のプリプレグを用いた。
（第９実施例−１３）
第９実施例−３において、電源用スルーホールとグランド用スルーホールの一部を、上述した第５実施例の（５）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。その領域はIC直下部であり、ダミーランドを有しない電源用スルーホール数は、全電源用スルーホールに対して５０％、ダミーランドを有しないグランド用スルーホール数は、全グランド用スルーホールに対して５０％とした。
（第９実施例−１４）
第９実施例−３において、IC直下部の全電源用スルーホールと全グランド用スルーホールを、上述した第５実施例の（５）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。
（第９実施例−１５）
第９実施例−９において、電源用スルーホールとグランド用スルーホールの一部を、上述した第５実施例の（５）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。その領域はIC直下部であり、ダミーランドを有しない電源用スルーホール数は、全電源用スルーホールに対して５０％、ダミーランドを有しないグランド用スルーホール数は、全グランド用スルーホールに対して５０％とした。
（第９実施例−１６）
第９実施例−９において、IC直下部の全電源用スルーホールと全グランド用スルーホールを、上述した第５実施例の（５）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。
（第９実施例−１７）
第９実施例−４において、電源用スルーホールとグランド用スルーホールの一部を、上述した第５実施例の（５）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。その領域はIC直下部であり、ダミーランドを有しない電源用スルーホール数は、全電源用スルーホールに対して５０％、ダミーランドを有しないグランド用スルーホール数は、全グランド用スルーホールに対して５０％とした。
（第９実施例−１８）
第９実施例―４において、IC直下部の全電源用スルーホールと全グランド用スルーホールを、上述した第５実施例の（５）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。
（第９実施例−１９）
第９実施例−１０において、電源用スルーホールとグランド用スルーホールの一部を、上述した第５実施例の（５）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。その領域はIC直下部であり、ダミーランドを有しない電源用スルーホール数は、全電源用スルーホールに対して５０％、ダミーランドを有しないグランド用スルーホール数は、全グランド用スルーホールに対して５０％とした。
（第９実施例−２０）
第９実施例−１０において、IC直下部の全電源用スルーホールと全グランド用スルーホールを、上述した第５実施例の（５）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。
（第９実施例−２１）
第９実施例−１１において、電源用スルーホールとグランド用スルーホールの一部を、上述した第５実施例の（５）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。その領域はIC直下部であり、ダミーランドを有しない電源用スルーホール数は、全電源用スルーホールに対して５０％、ダミーランドを有しないグランド用スルーホール数は、全グランド用スルーホールに対して５０％とした。
（第９実施例−２２）
第９実施例−１１において、IC直下部の全電源用スルーホールと全グランド用スルーホールを、上述した第５実施例の（５）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。
（第９実施例−２３）
第９実施例−１２において、電源用スルーホールとグランド用スルーホールの一部を、上述した第５実施例の（５）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。その領域はIC直下部であり、ダミーランドを有しない電源用スルーホール数は、全電源用スルーホールに対して５０％、ダミーランドを有しないグランド用スルーホール数は、全グランド用スルーホールに対して５０％とした。
（第９実施例−２４）
第９実施例−１２において、IC直下部の全電源用スルーホールと全グランド用スルーホールを、上述した第５実施例の（５）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。
（第９実施例−２５）
第９実施例−７において、電源用スルーホールとグランド用スルーホールの一部を、上述した第５実施例の（５）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。その領域はIC直下部であり、ダミーランドを有しない電源用スルーホール数は、全電源用スルーホールに対して５０％、ダミーランドを有しないグランド用スルーホール数は、全グランド用スルーホールに対して５０％とした。
（第９実施例−２６）
第９実施例−７において、IC直下部の全電源用スルーホールと全グランド用スルーホールを、上述した第５実施例の（５）＜内層金属層の回路形成工程＞中で示したダミーランドを有しないスルーホールとした。
（第９実施例−２７）
６層コア基板の各内層の電源用導体層の厚み：３２．５μｍ
６層コア基板表層の電源用導体層の厚み：１５μｍ
コア基板の電源用の導体層の厚みの和：８０μｍ
層間絶縁層上の導体層の厚み：２０μｍ
（第９実施例−２８）
４層コア基板の内層の電源用導体層の厚み：１２５μｍ
４層コア基板表層の電源用導体層の厚み：１５μｍ
コア基板の電源用の導体層の厚みの和：１４０μｍ
層間絶縁層上の導体層の厚み：２０μｍ
（第９比較例−１）
４層コア基板の内層の電源用導体層の厚み：１０μｍ
４層コア基板表層の電源用導体層の厚み：１０μｍ
コア基板の電源用の導体層の厚みの和：２０μｍ
層間絶縁層上の導体層の厚み：２０μｍ
（第９比較例−２）
１８層コア基板の各内層の電源用導体層の厚み：１００μｍ
１８層コア基板表層の電源用導体層の厚み：４０μｍ
コア基板の電源用の導体層の厚みの和：８４０μｍ
層間絶縁層上の導体層の厚み：２０μｍ
（第９比較例−３）
２２層コア基板の各内層の電源用導体層の厚み：１００μｍ
２２層コア基板表層の電源用導体層の厚み：１５μｍ
コア基板の電源用の導体層の厚みの和：１０１５μｍ
層間絶縁層上の導体層の厚み：２０μｍ
尚、第９実施例、第９比較例の多層プリント配線板において、ダミーランドに関する記述がないものは、全てのスルーホールがダミーランドを有している。
第９実施例―１〜第９実施例―１２、第９実施例―２７、２８と第９比較例−１〜第９比較例−３の多層プリント配線板に周波数３．１ＧＨｚのＩＣチップを実装して、同じ量の電源を供給して、起動させたときの電圧の降下した量（複数発生する電圧降下のうち３回目に相当する降下量）を測定した。なお、ICにおいてICの電圧を直接測定することは出来ないので、プリント配線板上に測定可能な回路を形成して、ICの電圧を測定した。このときの電圧降下量の値、図３２，図３３に示した。電源電圧１．０Ｖのときの変動した電圧降下量の値である。
また、第９実施例―１〜第９実施例―１２、第９実施例―２８と第９比較例−１〜第９比較例−３のプリント配線板に、HAST試験（８５℃、湿度８５％、３，３Ｖ印加）を行った。なお、被評価パターンは、コア基板に形成した絶縁抵抗評価用テストパターンである。その結果を図３２に示す。試験時間は、１１５ｈｒで、合格は、１１５時間後の絶縁抵抗値が１０７Ω以上であり、それを下回ると不良である。
また、第９実施例−３、４、７、８は、プリント配線板作成中において、最小線間、線幅形成能力評価パターン（第５実施例の（１０）工程参照）の評価を行った。この結果を、形成能力として図３４中に示す。図中で○はショートなし、×は隣り合う配線でショートがあったことを表している。
様々なα１／α２に対して、電圧降下量とＨＡＳＴ後の絶縁抵抗の結果を図３２、図３３に示す。HAST試験後の結果は、合格が〇、不良は×で記載した。また、様々なα１／α２に対しての電圧降下量をグラフ化したものを図３５に示す。
図３２、図３３の結果において、電源電圧１．０Ｖのとき、変動許容範囲が±１０％(３回目の電圧降下量)であれば、電圧の挙動が安定していることになり、ＩＣチップの誤動作などを引き起こさない。つまり、この場合、電圧降下量が０．１Ｖ以内であれば、電圧降下によるＩＣチップへの誤動作等を引き起こさないことになる。従って、０．０９Ｖ以下であれば、安定性が増すことになる。それ故に、（多層コア基板の電源用の導体層の厚みの和／層間絶縁層上の導体層の厚み）の比が１．０を越えるのが良いのである。さらに、１．２≦（多層コア基板の電源用の導体層の厚みの和／層間絶縁層上の導体層の厚み）≦４０の範囲であれば、変動許容範囲内である。
しかしながら、その値が８．２５を越えると上昇し始め、４０を越えると、電圧降下量が０．１Ｖを越えてしまう。これは、多層コア基板の導体層が厚くなったり、内層の層数が増えるたりして、スルーホール長が長くなりＩＣへの電源供給に時間を要するようになるためと推察している。
しかしながら、（多層コア基板の電源用の導体層の厚みの和／層間絶縁層上の導体層の厚み）が上述の範囲であっても、１層のみの導体層を厚くした第９実施例−１１，１２は、コア基板の絶縁信頼性がその他の実施例よりも劣っていて不良であった（図３２参照）。このことから、１層のみを厚くするのではなく、コアを多層化して電源用の導体層の厚みの和を上述の範囲にすることで、高周波のＩＣを搭載しても誤動作が発生せず、絶縁信頼性に優れたプリント配線板とすることができることがわかる。
なお、第９実施例―１１，１２のコア基板の絶縁性評価用テストパターンを解析したところ、線間の間隔が狭くなっていた。これが原因で絶縁抵抗は規格を下回ったと推察している。また、図３４の第９実施例−３、４と第９実施例―７、８の比較により多層コア基板の表裏の導体層の厚みが内層の導体層の厚みより薄い方がよいこともわかる。これは、表裏に厚い導体層を形成すると、その影響で層間剤がうねってしまうため、層間絶縁層上に微細な配線を形成できないからである。
第９実施例−１〜１２、２７、２８、第９比較例１〜３にしたがって製造した多層プリント配線板について、以下に説明するような方法によって、搭載したＩＣチップに誤動作があるかどうかを確認した。
ＩＣチップとしては、以下のNo.1〜3から選ばれるいずれか１のＩＣチップを各多層プリント配線板に実装し、同時スイッチングを１００回行って誤動作の有無を評価した。
それらの結果を図３３に示す。
No.1:駆動周波数:3.06GHz、バスクロック(FSB)：533MHz
No.2:駆動周波数:3.2GHz、バスクロック(FSB)：800MHz
No.3:駆動周波数:3.46GHz、バスクロック(FSB)：1066MHz
No.1のＩＣチップを実装した結果より、α１／α２の比率が１．０を越え、４０以内であれば、ＩＣに誤動作が観察されないことが分かる。これは、電源層の導体抵抗が低いため、ＩＣへの電源供給が瞬時に行われているからと推察している。No.2のＩＣチップを実装した結果より、ＩＣの駆動周波数がより高速になると、より短時間にＩＣへ電源供給する必要があるので、より好適な範囲が存在することがわかる。多層コアにおける内層の導体層が厚い第９実施例−１１、１２や内層の層数が多い第９実施例―５，６において誤動作が発生した理由としては、コア基板が厚くなることによる電源供給に時間を要する以外に、信号が信号用スルーホール（ＩＣの信号回路と電気的に接続しているスルーホール）を伝達する際に劣化している可能性もあると推察している。信号用スルーホールが４層コアを貫通する場合、該スルーホールは、上から絶縁層（図１８における表層の電源層と内層のグランド層の間の絶縁層）、グランド層、絶縁層（図１８における内層のグランド層と内層の電源層の間の絶縁層）、電源層、絶縁層（図１８における内層の電源層と裏面のグランド層の間の絶縁層）を貫通する。信号配線は、周囲のグランドや電源の有無などによりインピーダンスが変化するため、例えば、表層の電源層とグランド層の間の絶縁層とグランド層との界面を境にしてインピーダンスの値が異なる。そのため、その界面において信号の反射が起こる。同様なことが他の界面でも起こる。このようなインピーダンスの変化量は、信号用スルーホールとグランド層、電源層との距離が近いほど、グランド層、電源層の厚みが厚いほど、界面の数が多いほど大きくなるから第９実施例−５、６、１１、１２では誤動作が発生したと推察している。また、第９実施例―１，２においては、電源層の厚みの和が少ないためと推察している。
また、No.3のＩＣを実装した結果より、さらにＩＣが高速化すると、α１／α２が３〜７である４層コアにすることが効果的であることがわかる。これは、短時間での電源供給と信号劣化の防止を同時に達成できるからと推察している。また、第９実施例―３，４と第９実施例―７，８の比較から、電気的にも内層に厚い導体層を配設することが有利である事が分る。これは、内層に厚い導体層を有するため、電源用スルーホールと内層のグランド層間及びグランド用スルーホールと内層の電源層間における相互作用によりインダクタンスが小さくなるためと推察している。
第９実施例−１３〜２６にしたがって製造した多層プリント配線板について、以下に説明するような方法によって、搭載したＩＣチップに誤動作があるかどうかを確認した。
ＩＣチップとしては、以下のNo.1〜3から選ばれるいずれか１のＩＣチップを各多層プリント配線板に実装し、同時スイッチングを１００回行って誤動作の有無を評価した。
それらの結果を図３６に示す。図中で用いているＴＨはスルーホールの略である。
No.1:駆動周波数:3.06GHz、バスクロック(FSB)：533MHz
No.2:駆動周波数:3.2GHz、バスクロック(FSB)：800MHz
No.3:駆動周波数:3.46GHz、バスクロック(FSB)：1066MHz
第９実施例―１０と第９実施例―１９，２０を比較すると、ダミーランドを有しないスルーホールとすることでＩＣの誤動作が発生し難くなっていることが分かる。これは、ダミーランドを有しない分、電位が逆のスルーホールと内層の導体層が近接したため、相互インダクタンスが減少したためと推察している。あるいは、電気は導体の表面を流れやすいため、ダミーランドがない分、電気の流れにおける配線長が短くなったためと推察している。
第９実施例―３，４、１３、１４、１７、１８、２８のプリント配線板を、高温・高湿（８５度・８５％）環境下に１００時間放置した。その後、それぞれのプリント配線板に上述したNo.3のＩＣチップを実装し、同時スイッチングを行ない誤動作の有無を確認した。第９実施例―３以外は誤動作しなかった。高温・高湿試験により、導体層の抵抗が大きくなったため、第９実施例―３では、誤動作が発生したと推察している。その他の実施例も同様に、抵抗は上昇するが、第９実施例―３に対して、その他は導体層の厚みが厚い、もしくは、ダミーランドを有しないスルーホールとなっているため、第９実施例―３よりインダクタンスが低いから誤動作が発生しなかったと推察している。従って、内層の導体層の厚みは、さらに、６０μｍ〜１２５μｍが好ましいと思われる。以上より、多層コアとすると、内層の導体厚みとダミーランドを有しないスルーホールとすことは相互に影響し合っていると推察できる。
（第１０実施例）
第８実施例―１４〜１８、２０〜２４の多層プリント配線板において、図１３（Ｆ）の工程で、ＩＣ直下の電源用スルーホールとグランド用スルーホールを、ダミーランドを有しないスルーホールとした。その数は、両者とも全電源用スルーホール、全グランド用スルーホールに対して、５０、１００％の２水準作製した。それらを第１０実施例―１〜２０とした。第１０実施例―１〜２０のプリント配線板を、高温・高湿（８５度・８５％）に１００時間放置した。その後、第８実施例の評価試験で用いたNo.4のＩＣチップを実装し、同時スイッチングを行なった。その結果を図３７に示す。この結果より、スルーホールを、ダミーランドを有しないスルーホールとし、導体層の側壁をテーパにすることで、さらに結果が良好となることが分る。
尚、実施例７〜１０の内層のグランド層の導体厚みは、内層の電源層の導体厚みと同じであり、コア基板の裏面のグランド層の導体厚みは、表面の電源層の導体厚みと同じである。このため、グランド層の導体厚みの和も電源層と同様厚いため、ノイズを低減できるので誤動作が発生しにくい。
本発明の第１実施例の多層プリント配線板を製造方法を示す工程図である。 第１実施例の多層プリント配線板を製造方法を示す工程図である。 第１実施例の多層プリント配線板を製造方法を示す工程図である。 第１実施例の多層プリント配線板を製造方法を示す工程図である。 第１実施例の多層プリント配線板を製造方法を示す工程図である。 第１実施例に係る多層プリント配線板の断面図である。 第１実施例に係る多層プリント配線板にＩＣチップを載置した状態を示す断面図である。 図８（Ａ）は第１実施例の改変例に係る多層プリント配線板の断面図であり、図８（Ｂ）、図８（Ｃ）は、円ｂで囲んだ導体層を拡大して示す説明図である。 第３実施例に係る多層プリント配線板の断面図である。 第３実施例に係る多層プリント配線板にＩＣチップを載置した状態を示す断面図である。 第４実施例に係る多層プリント配線板の断面図である。 第４実施例に係る多層プリント配線板にＩＣチップを載置した状態を示す断面図である。 本発明の第５実施例の多層プリント配線板を製造方法を示す工程図である。 第５実施例の多層プリント配線板を製造方法を示す工程図である。 第５実施例の多層プリント配線板を製造方法を示す工程図である。 第５実施例の多層プリント配線板を製造方法を示す工程図である。 第５実施例に係る多層プリント配線板の断面図である。 第５実施例に係る多層プリント配線板にＩＣチップを載置した状態を示す断面図である。 第５実施例の変形例に係る多層プリント配線板にＩＣチップを載置した状態を示す断面図である。 第６実施例に係る多層プリント配線板の断面図である。 第６実施例に係る多層プリント配線板にＩＣチップを載置した状態を示す断面図である。 ＩＣチップの動作中における電圧変化を示したグラフである。 ＩＣチップの動作中における電圧変化を示したグラフである。 ＩＣチップの動作中における電圧変化を示したグラフである。 実施例の試験結果を示す図表である。 実施例と比較例との試験結果を示す図表である。 図２７（Ａ）は、第７実施例に係る多層プリント配線板の断面図であり、図２７（Ｂ）、図２７（Ｃ）は、円ｂで囲んだ導体層を拡大して示す説明図である。 第７実施例の試験結果を示す図表である。 導体層の上端と下端とを結ぶ直線とコア基板の水平面とのなす角度をΘとしたとき、tanΘに対する絶縁抵抗及び抵抗率変化を示すグラフである。 第８実施例の試験結果を示す図表である。 多層コアを貫通する信号用スルーホールの模式図である。 第９実施例の試験結果を示す図表である。 第９実施例の試験結果を示す図表である。 第９実施例の試験結果を示す図表である。 α１／α２に対する電圧降下量を示すグラフである。 第９実施例の試験結果を示す図表である。 第１０実施例の試験結果を示す図表である。 図３８（Ａ）は、多層コア基板の内層の横断面であって、ダミーランドを有しない場合を示し、図３８（Ｂ）は、多層コア基板の内層の横断面であって、ダミーランドを有する場合を示している。
符号の説明
１２ 金属層（金属板）
１４ 樹脂層
１６ 導体回路
１６Ｐ 導体層
１６Ｅ 導体層
１８ 樹脂層
３０ 基板
３２ 銅箔
３４ 導体回路
３４Ｐ 導体層
３４Ｅ 導体層
３６ スルーホール
４０ 樹脂充填層
５０ 層間樹脂絶縁層
５８ 導体回路
６０ バイアホール
７０ ソルダーレジスト層
７１ 開口
７６Ｕ、７６Ｄ 半田バンプ
９０ ＩＣチップ
９４ ドータボード
９８ チップコンデンサ

Claims (5)

  1. コア基板上に、層間絶縁層と導体層が形成されて、バイアホールを介して電気的な接続の行われる多層プリント配線板において、
    前記コア基板上の導体層の厚みは、層間絶縁層上の導体層の厚みよりも厚く、
    前記コア基板上の導体層の側面はテーパー状になっており、該導体層の側面の上端と下端とを結んだ直線とコア基板の水平面とがなす角度をΘとしたとき、
    前記Θが、２．８＜tanΘ＜５５の関係式を満足することを特徴とする多層プリント配線板。
  2. 前記コア基板上の導体層の厚みをα１、層間絶縁層上の導体層の厚みをα２に対して、α２＜α１≦４０α２であることを特徴とする請求項１に記載の多層プリント配線板。
  3. 前記α１は、１．２α２≦α１≦４０α２であることを特徴とする請求項１に記載の多層プリント配線板。
  4. 前記コア基板の表面及び裏面の導体層は、それぞれ電源層用の導体層又はアース用の導体層である請求項１〜請求項３のいずれか１に記載の多層プリント配線板。
  5. コンデンサが表面に実装されていることを特徴とする請求項１〜請求項４のいずれか１に記載の多層プリント配線板。
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