TWI683407B - 基板結構及其製法 - Google Patents
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Abstract
一種基板結構及其製法，係於一基板本體之絕緣層上形成圖案化阻層，接著移除該圖案化阻層，並使該圖案化阻層與該絕緣層之接觸面形成粗糙面，且該粗糙面之粗糙度係大於20埃米，俾於後續封裝製程中，該絕緣層之粗糙面能增強該基板結構與膠材之結合性，以避免該基板結構與膠材之間發生脫層問題。
Description
本發明係有關一種半導體封裝結構，尤指一種基板結構。
目前應用於晶片封裝領域之技術繁多，例如晶片尺寸構裝(Chip Scale Package，簡稱CSP)、晶片直接貼附封裝(Direct Chip Attached，簡稱DCA)或多晶片模組封裝(Multi-Chip Module，簡稱MCM)等覆晶型態的封裝模組、或將晶片立體堆疊化整合為三維積體電路(3D IC)晶片堆疊技術等。
第1圖係為習知3D IC晶片堆疊之半導體封裝件1之剖面示意圖。如圖所示，該半導體封裝件1具有一矽中介板(Through Silicon interposer，簡稱TSI)10，該矽中介板10具有具有相對之置晶側10b與轉接側10a、及連通該置晶側10b與轉接側10a之複數導電矽穿孔(Through-silicon via，簡稱TSV)100，且該置晶側10b上具有一電性連接該些導電矽穿孔100之線路重佈結構(Redistribution layer，簡稱RDL)11，以供間距較小之半導體晶片5之電極墊50係藉由複數銲錫凸塊51電性結合至該線路重佈結
構11上，且於各該導電矽穿孔100上藉由複數如銲料凸塊或銅柱之導電元件17電性結合間距較大之封裝基板7之銲墊70。
具體地，為了強固該半導體晶片5與該矽中介板10及該矽中介板10與該封裝基板7之間的接著強度，並保護該些銲錫凸塊51與該些導電元件17，故需於該半導體晶片5與該矽中介板10及該矽中介板10與該封裝基板7之間填充底膠(underfill)8，且該半導體晶片5與該矽中介板10之間的填充面積較小，故該半導體晶片5表面受到之應力較小，而該矽中介板10與該封裝基板7之間的填充面積較大，故該矽中介板10表面受到之應力較大。
惟，前述習知半導體封裝件1中，當應力變化時，如搬運、通過回銲爐、或經歷落摔等製程或測試時，該矽中介板10會形成較大的角落應力(Corner Stress)，導致該矽中介板10之轉接側10a會沿角落處發生破裂(Crack)(如圖所示之破裂處k)，故常於該矽中介板10之轉接側10a與該底膠8之間發生脫層(Delamination)問題，以致於產品可靠度不良。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的問題。
鑑於上述習知技術之種種缺失，本發明提供一種基板結構，係包括：基板本體；以及絕緣層，係形成於該基板本體上且具有一平坦面及一粗糙面，其中，該粗糙面之粗
糙度係大於20埃米。
本發明復提供一種基板結構之製法，係包括：提供一表面形成有絕緣層之基板本體；形成圖案化阻層於該絕緣層上；以及移除該圖案化阻層，並令該圖案化阻層與該絕緣層之接觸面形成粗糙面，其中，該粗糙面之粗糙度係大於20埃米。
前述之製法中，移除該圖案化阻層之製程係包括：以第一方式轟擊該圖案化阻層，使該圖案化阻層粗糙化；以及以第二方式轟擊該已粗糙化之圖案化阻層至完全移除該圖案化阻層，並持續轟擊該絕緣層，使該絕緣層產生該粗糙面。較佳者，該第一方式係採用深反應離子式蝕刻方式，且該第二種方式係採用電漿方式。
前述之製法中，該圖案化阻層係為光阻層。
前述之基板結構及其製法中，該基板本體係具有至少一電性接點。進一步，該絕緣層的平坦面形成有對應該電性接點之開孔，且該電性接點上接觸有金屬層。或者，該圖案化阻層形成有對應該電性接點之開口區，以形成導電元件於該開口區中之電性接點上。另該開孔周圍的絕緣層的平坦面上形成有絕緣保護層。
前述之基板結構及其製法中，該粗糙面之粗糙度係小於100埃米，例如，該粗糙面之粗糙度係為30至70埃米；較佳者，該粗糙面之粗糙度係為49.6埃米。
前述之基板結構及其製法中，該粗糙面係具有不同之粗糙度。
由上可知，本發明之基板結構及其製法，主要藉由形成圖案化阻層於絕緣層上，並於移除該圖案化阻層時，同時粗糙化該圖案化阻層及絕緣層，以將該圖案化阻層的表面形貌複印於該絕緣層上，進而使該絕緣層產生粗糙面，故於後續封裝製程中，該絕緣層之粗糙面不僅能增強該基板結構與膠材之結合性，且能分散應力以防止該基板結構發生破裂，因而能避免該基板結構與膠材之間發生脫層問題，進而提高該基板結構之信賴性及產品之良率。
再者，由於該圖案化阻層係可用於製作導電元件，故無需額外增加製程即可同時製作該絕緣層之粗糙面，因而能有效降低生產成本。
1‧‧‧半導體封裝件
10‧‧‧矽中介板
10a‧‧‧轉接側
10b‧‧‧置晶側
100‧‧‧導電矽穿孔
11‧‧‧線路重佈結構
17,27‧‧‧導電元件
2‧‧‧基板結構
20‧‧‧基板本體
20a‧‧‧表面
200‧‧‧電性接點
200’‧‧‧導電柱
22,42,52,62‧‧‧絕緣層
22a,42a,52a,62a‧‧‧粗糙面
220‧‧‧開孔
25‧‧‧絕緣保護層
250‧‧‧開口
26‧‧‧金屬層
27a‧‧‧銲球
27b‧‧‧金屬塊
28,38,38’,38”,48,58,68‧‧‧圖案化阻層
280‧‧‧開口區
5‧‧‧半導體晶片
50‧‧‧電極墊
51‧‧‧銲錫凸塊
680‧‧‧凹部
681‧‧‧貫穿孔
682‧‧‧粗糙部
7‧‧‧封裝基板
70‧‧‧銲墊
8‧‧‧底膠
k‧‧‧破裂
t,h‧‧‧深度
X‧‧‧電漿轟擊，第二方式轟擊
Y‧‧‧深反應離子式蝕刻，第一方式轟擊
第1圖係為習知半導體封裝件之剖面示意圖；第2A至2C圖係為本發明之基板結構之製法之剖視示意圖；第3A至3D圖係為對應第2C圖之製程之剖視示意圖；第4A至4C圖係為對應第2C圖之製程之其中一特徵之剖視示意圖；第4A’至4C’圖係為對應第4A至4C圖之對比示意圖；第5A至5C圖係為對應第2C圖之製程之其中一特徵之剖視示意圖；第5A’至5C’圖係為對應第5A至5C圖之對比示意圖；
第6A至6C圖係為對應第2C圖之製程之其中一特徵之剖視示意圖；以及第6A’至6C’圖係為對應第6A至6C圖之對比示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2C圖係為本發明之基板結構2之製法之剖視示意圖。
如第2A圖所示，提供一基板本體20，其一表面20a上形成有一絕緣層22以及一絕緣保護層25。接著，形成一金屬層26於該絕緣保護層25上。之後，於絕緣層22、
絕緣保護層25及該金屬層26上形成一具有開口區280之圖案化阻層28。
所述之基板本體20之表面20a結合有至少一電性接點200，且該電性接點200之位置對應該開口區280之位置。
於本實施例中，該基板本體20係為絕緣板、金屬板、或如晶圓、晶片、矽材、玻璃等之半導體板材。例如，該基板本體20係為矽中介板(TSI)或玻璃基板，其具有如矽穿孔(TSV)之導電柱200’，使該導電柱200’之端部作為該電性接點200。於另一實施例中，該基板本體20係包含有一線路結構，其具有至少一介電層及至少一形成於該介電層上之線路層，如線路重佈層(Redistribution layer，簡稱RDL)，且該線路重佈層之電性接觸墊係作為電性接點。
所述之絕緣層22係形成於該基板本體20之表面20a上並形成有一外露該電性接點200之開孔220。
於本實施例中，該絕緣層22之材質可為氧化層或氮化層，如氧化矽(SiO2)或氮化矽(SixNy)。
所述之絕緣保護層25係形成於該絕緣層22之部分表面上(即開孔220周圍)而未與該電性接點200接觸，且該絕緣保護層25具有對應外露該電性接點200之開口250。
於本實施例中，該絕緣保護層25之材質係為防銲材、或如預浸材(Prepreg，簡稱PP)、聚亞醯胺(Polyimide，簡稱PI)、苯並環丁烯(Benezocy-clobutene，簡稱BCB)或聚對二唑苯(Polybenzoxazole，簡稱PBO)等之介電材。
所述之金屬層26係形成於該絕緣保護層25上並延伸至該開孔220及開口250中，以接觸且電性連接該電性接點200。
於本實施例中，該金屬層26係作為凸塊底下金屬層(Under Bump Metal，簡稱UBM)，且形成該金屬層26之材質係例如鈦/銅/鎳或鈦/鎳釩/銅，並可藉由濺鍍(sputter)或鍍覆(plating)製作。然而，該金屬層26之構造與材質係種類繁多，並不限於上述者。
所述之圖案化阻層28係為光阻材質，其形成於該絕緣層22、絕緣保護層25及金屬層26上，並利用曝光顯影之方式，進行圖案化製程，以形成該開口區280。
如第2B圖所示，形成導電元件27於該開口區280中之金屬層26上。
所述之導電元件27係接觸形成於該金屬層26上，以電性連接該電性接點200。
於本實施例中，該導電元件27係包含銲球27a、金屬塊27b或其組合等，但不限於此。
如第2C圖所示，移除該圖案化阻層28，並使該絕緣層22與該圖案化阻層28之接觸面形成粗糙面22a，且該基板結構2可藉由該導電元件27結合其它電子裝置(圖略)，其中，該電子裝置係例如為半導體晶圓、晶片、具有矽穿孔之中介板、封裝基板或線路板。
於本實施例中，移除該圖案化阻層28及形成粗糙面22a之製程係如第3A至3D圖所示。具體地，如第3A圖所
示，係採用如深反應離子式蝕刻(deep reactive ion etching，簡稱DRIE)之第一方式轟擊Y(如實線箭頭方向)該圖案化阻層28，使該圖案化阻層38表面粗糙化，且由於光阻材質對於DRIE較敏感，故可產生高低差大之粗糙度。接著，如第3B至3C圖所示，係採用如電漿(DESCUM)之第二方式轟擊X(如虛線箭頭方向)已表面粗糙化之圖案化阻層38’，且持續轟擊至該圖案化阻層38”即將消失。之後，如第3D圖所示，轟擊到該圖案化阻層38”完全移除，且持續電漿轟擊該絕緣層22，使該絕緣層22產生粗糙面22a，且該粗糙面22a具有高低差大之粗糙度，例如，該粗糙面22a之粗糙度大於20埃米且小於100埃米(尤其是30至70埃米)，較佳者，該粗糙面22a之粗糙度可為49.6埃米，其中，1奈米(nm)等於10埃米(À)。
需注意，因該絕緣層22對DRIE之敏感性小，故不可一直使用DRIE轟擊該圖案化阻層28及該絕緣層22，否則即使該圖案化阻層28被DRIE轟擊消失，該絕緣層22受該DRIE轟擊仍無法產生高低差大之粗糙面。
另外，若該絕緣層22上未覆蓋已粗糙化之圖案化阻層38,38’,38”，而以電漿直接轟擊該絕緣層22，該絕緣層22之粗糙面22a之粗糙度將小於10埃米，即使增長電漿轟擊時間，亦僅使該絕緣層22之厚度變薄，而該粗糙面22a之粗糙度仍小於10埃米。
本發明之製法係利用電漿等向性製程特性會因前道製程產生的形貌差異而使電漿對表面轟擊時間產生差異，
進而將該圖案化阻層28的表面形貌複印於該絕緣層22上，以達到有效控制該絕緣層22之粗糙面22a之粗糙度，且能得到較高之表面粗糙度。因此，於後續製程中，若將該基板結構2應用於封裝製程，當產生應力變化時，該絕緣層22之粗糙面22a不僅可增強該基板結構2與底膠之結合性，且能分散應力而避免應力集中於該基板結構2之角落，以有效防止該基板結構2發生破裂，故相較於習知技術，本發明之基板結構2能避免與底膠之間發生脫層問題，因而能提升產品可靠度，且能有效使用於終端產品。
再者，由於該圖案化阻層28係用於製作該導電元件27，故無需額外增加製程即可同時製作該絕緣層22之粗糙面22a，因而能有效降低生產成本。
又，可依需求調整該絕緣層之粗糙面之特徵。例如，改變該圖案化阻層之粗糙深度，如第4A至4C圖所示，先以深反應離子式蝕刻(DRIE)Y(如實線箭頭方向)之轟擊方式調整圖案化阻層28具較小粗糙化深度t，及如第4A’至4C’圖所示，以深反應離子式蝕刻(DRIE)Y(如實線箭頭方向)之轟擊方式調整圖案化阻層48具較大粗糙化深度h，再進行電漿轟擊作業X(如虛線箭頭方向)，以使絕緣層22具有不同粗糙化深度之粗糙面22a,42a。或者，改變高低差間距密度，如第5A至5C圖所示之圖案化阻層28具有較大密度之凹凸狀及如第5A’至5C’圖所示之圖案化阻層58具有較小密度之凹凸狀，再進行電漿轟擊作業X(如虛線箭頭方向)，以使絕緣層22具有不同高低差間
距密度之粗糙面22a,52a。亦或，改變該圖案化阻層28,68圖案，如第6A至6C圖所示之圖案化阻層28具有粗糙部682、凹部680及如第6A’至6C’圖所示之圖案化阻層68具有貫穿孔681，再進行電漿轟擊作業X(如虛線箭頭方向)，以使絕緣層22具有不同圖案之粗糙面22a,62a。
另外，同一粗糙面可形成有不同之粗糙度，如第6C圖所示之粗糙面22a、或第6C’圖所示之粗糙面62a。
本發明復提供一種基板結構2，係包括：一基板本體20、以及形成於該基板本體20上且具有粗糙面22a,42a,52a,62a之絕緣層22,42,52,62，其中，該粗糙面22a,42a,52a,62a之粗糙度係大於20埃米。
於一實施例中，該基板本體20係具有至少一電性接點200。進一步，該絕緣層22形成有對應該電性接點200之開孔220，且該電性接點200上接觸形成有金屬層26，並可包括形成於該電性接點200上之導電元件27。
於一實施例中，粗糙面22a,42a,52a,62a之粗糙度係小於100埃米，例如，該粗糙面22a,42a,52a,62a之粗糙度係為30至70埃米；較佳者，該粗糙面22a,42a,52a,62a之粗糙度係為49.6埃米。
於一實施例中，該粗糙面62a係具有不同之粗糙度。
綜上所述，本發明之基板結構及其製法，係藉由形成圖案化阻層於絕緣層上，並於移除該圖案化阻層時，同時粗糙化該圖案化阻層及絕緣層，以將該圖案化阻層的表面形貌複印於該絕緣層上，進而使該絕緣層與該圖案化阻層
之接觸面產生粗糙面，故於後續封裝製程中，該絕緣層之粗糙面不僅能增強該基板結構與膠材之結合性，且能分散應力以防止該基板結構發生破裂，因而能避免該基板結構與膠材之間發生脫層問題。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧基板結構
20‧‧‧基板本體
200‧‧‧電性接點
22‧‧‧絕緣層
22a‧‧‧粗糙面
25‧‧‧絕緣保護層
26‧‧‧金屬層
27‧‧‧導電元件
Claims (17)
- 一種基板結構，係包括：基板本體，其中，該基板本體係具有至少一電性接點；以及絕緣層，係形成於該基板本體上且具有一平坦面及一粗糙面，其中，該粗糙面之粗糙度係為20至100埃米，在該絕緣層的平坦面形成有對應該電性接點之開孔，在該開孔周圍的絕緣層的平坦面上形成有絕緣保護層，且該絕緣保護層未與該電性接點接觸。
- 如申請專利範圍第1項所述之基板結構，其中，該電性接點上接觸形成有金屬層。
- 如申請專利範圍第1項所述之基板結構，復包括形成於該電性接點上之導電元件。
- 如申請專利範圍第1項所述之基板結構，其中，該粗糙面之粗糙度係為30至70埃米。
- 如申請專利範圍第4項所述之基板結構，其中，該粗糙面之粗糙度係為49.6埃米。
- 如申請專利範圍第1項所述之基板結構，其中，該粗糙面係具有不同之粗糙度。
- 一種基板結構之製法，係包括：提供一表面形成有絕緣層之基板本體；形成圖案化阻層於該絕緣層上；以深反應離子式蝕刻之第一方式轟擊該圖案化阻層，使該圖案化阻層粗糙化；以及 以電漿之第二方式轟擊已粗糙化之圖案化阻層至完全移除該圖案化阻層，並持續轟擊該絕緣層，使該絕緣層產生粗糙面，其中，該粗糙面之粗糙度係大於20埃米。
- 如申請專利範圍第7項所述之基板結構之製法，其中，該基板本體係具有至少一電性接點。
- 如申請專利範圍第8項所述之基板結構之製法，其中，該絕緣層形成有對應該電性接點之開孔。
- 如申請專利範圍第9項所述之基板結構之製法，復包括於該開孔周圍形成絕緣保護層。
- 如申請專利範圍第8項所述之基板結構之製法，復包括於該電性接點上接觸形成金屬層。
- 如申請專利範圍第8項所述之基板結構之製法，其中，該圖案化阻層形成有對應該電性接點之開口區，以形成導電元件於該開口區中之電性接點上。
- 如申請專利範圍第7項所述之基板結構之製法，其中，該圖案化阻層係為光阻層。
- 如申請專利範圍第7項所述之基板結構之製法，其中，該粗糙面之粗糙度係小於100埃米。
- 如申請專利範圍第14項所述之基板結構之製法，其中，該粗糙面之粗糙度係為30至70埃米。
- 如申請專利範圍第15項所述之基板結構之製法，其中，該粗糙面之粗糙度係為49.6埃米。
- 如申請專利範圍第7項所述之基板結構之製法，其中， 該粗糙面係具有不同之粗糙度。
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