KR20120104641A - 다층프린트배선판 - Google Patents

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KR20120104641A
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KR
South Korea
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layer
conductor layer
conductor
thickness
core substrate
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KR1020127022663A
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English (en)
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야스시 이나가키
카츠유키 사노
Original Assignee
이비덴 가부시키가이샤
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Abstract

고주파영역의 IC칩, 특히 3GHz를 초과하여도 오동작이나 에러가 발생하지 않는 패키지 기판을 제공하는 것을 목적으로 하며, 상기 목적을 해결하기 위해, 코어기판(30) 상의 도체층(34P)을 두께 30㎛로 형성하고, 층간수지절연층(50) 상의 도체회로(58)를 15㎛로 형성한다. 도체층(34P)을 두껍게 하므로, 도체 자체의 체적을 증가시키고, 저항을 저감시킬 수 있다. 또한, 도체층(34)을 전원층으로 사용하므로, IC칩으로의 전원 공급능력을 향상시킬 수 있다.

Description

다층프린트배선판{Multilayer printed wiring board}
본 발명은 다층프린트배선판에 관한 것으로서, 고주파의 IC칩, 특히 3GHz 이상의 고주파 영역에서의 IC칩을 실장했다고 해도 오동작이나 에러 등이 발생하지 않고, 전기특성이나 신뢰성을 향상시킬 수 있는 다층프린트배선판에 관한 것을 제안한다.
IC칩용 패키지를 구성하는 빌드업식의 다층프린트배선판에서는 스루홀이 형성된 코어기판의 양면 또는 편면에 층간절연수지를 형성하고, 층간도통을 위한 비아홀을 레이저 또는 포토에칭에 의해 개구시켜, 층간수지절연층을 형성시킨다. 상기 비아홀 내벽과 층간수지절연층 상에 도금 등에 의해 도체층을 형성하고, 에칭 등을 거쳐, 패턴을 형성하고, 도체회로를 만든다. 또한, 층간절연층과 도체층을 반복하여 형성시키므로, 빌드업 다층프린트배선판이 얻어진다. 필요에 따라서, 표층에 땜납범프, 외부단자(PGA/BGA 등)를 형성시키므로, IC칩을 실장할 수 있는 기판이나 패키지기판이 된다. IC칩은 C4(플립칩) 실장을 실행하는 것에 의해, IC칩과 기판의 전기접속을 실행한다.
빌드업식의 다층프린트배선판의 종래기술로서는 특개 평6-260756호 공보, 특개 평6-275959호 공보 등이 있다. 또, 스루홀이 충전수지로 충전된 코어기판 상에, 랜드가 형성되어, 양면에 비아홀을 가지는 층간절연층을 형성하고, 아디티브법에 의해 도체층을 형성하며, 랜드와 접속하는 것에 의해, 고밀도화, 미세배선이 형성된 다층프린트배선판을 얻을 수 있다.
[특허문헌1]
특개 평6-260756호 공보
[특허문헌2]
특개 평6-275959호 공보
상기 IC칩이 고주파가 됨에 따라서, 오동작이나 에러 발생의 빈도가 높아지며, 특히 주파수가 3GHz를 초과한 무렵부터, 그 정도가 높아지고, 5GHz를 넘으면 전혀 작동하지 않는 경우도 있었다. 따라서, 상기 IC칩을 CPU로서 구비한 컴퓨터에서 당연히 기능을 해야 하는 동작, 예를 들면, 화상의 인식, 스위치의 전환, 외부로의 데이터 전달 등의 바라는 기능이나 동작이 실행되지 않게 된다.
상기 IC칩, 기판을 각각 비파괴검사 내지 분해한 결과, IC칩, 기판 자체에는 단락이나 오픈 등의 문제는 발생하지 않았고, 주파수가 작은 (특히 1GHz 미만) IC칩을 실장한 경우에도 오동작이나 에러의 발생은 없었다.
본 발명자들은 상술한 과제를 해결하기 위해, 특원2002-233775 중에 기재된 것처럼 코어기판 상의 도체층의 두께를 층간절연층 상의 도체층의 두께보다 두껍게 하는 것을 제안하였다. 그러나, 상술한 발명에서는 미세한 배선 패턴을 가지는 코어기판을 제작할 경우, 배선패턴 사이의 절연간격이 좁아지고, 절연신뢰성이 저조한 프린트배선판이 되어 버렸다.
본원에 의한 다층프린트배선판은, 코어기판 상에 층간절연층과 도체층이 형성되어, 비아홀을 개재하여 전기적인 접속이 실행되는 다층프린트배선판에 있어서, 상기 코어기판이 표리에 도체층과 내층에 상기 표리의 도체층 보다도 두꺼운 1층의 도체층을 가지는 3층의 다층코어기판으로서, 상기 코어기판의 내층의 도체층과 표리의 도체층은 도전 포스트에 의해 접속되도록 한다.
본원 발명에 의해, IC칩∼기판∼전원의 도체에 대한 저항을 저감시킬 수 있고, 전달손실이 저감된다. 따라서, 전달되는 신호나 전원이 원하는 능력으로 발휘된다. 따라서, IC칩의 기능, 동작 등이 정상적으로 작동하기 때문에, 오작동이나 에러를 발생하는 경우가 없다. IC칩~기판~어스의 도체에 대한 저항을 저감시킬 수 있으며, 신호선, 전원선에서의 노이즈 중첩을 경감하고, 오작동이나 에러를 방지할 수 있다.
또, 본원 발명에 의해, IC칩의 초기기동 시에 발생하는 전원부족(전압강하)의 정도를 작게 되는 것도 알게 되고, 고주파 영역의 IC칩, 특히 3GHz 이상의 IC칩을 실장했다고 해도, 문제없이 기동할 수 있는 것을 알았다. 따라서, 전기적인 특성이나 전기접속성을 향상시킬 수 있는 것이다.
그리고 코어기판을 다층화하여, 도체층 두께의 합을 두껍게 하므로, 절연신뢰성도 우수한 프린트배선판을 형성할 수 있다.
또한, 프린트기판의 회로 내에서의 저항을 종래의 프린트기판과 비교하여 작게 할 수 있다. 따라서, 바이어스를 부가하여 고온고습 하에서 실시하는 신뢰성 시험(고온고습 바이어스 시험)을 실행하여도, 파괴되는 시간도 길어지므로, 신뢰성도 향상될 수 있다.
또, 전원용의 도체층의 저항이 낮아지기 때문에, 다량의 전기가 흘러도 발열이 억제되며, 어스층도 마찬가지다. 이 점에서도 오동작이 발생하기 어렵고, IC실장 후의 프린트배선판의 신뢰성이 높아진다.
도 1은 본 발명의 제1실시예의 다층프린트배선판의 제조방법을 도시한 공정도이다.
도 2는 제 1 실시예의 다층프린트배선판의 제조방법을 도시한 공정도이다.
도 3은 제 1 실시예의 다층프린트배선판의 제조방법을 도시한 공정도이다.
도 4는 제 1 실시예의 다층프린트배선판의 제조방법을 도시한 공정도이다.
도 5는 제 1 실시예의 다층프린트배선판의 제조방법을 도시한 공정도이다.
도 6은 제 1 실시예에 관한 다층프린트배선판의 단면도이다.
도 7은 제 1 실시예에 관한 다층프린트배선판에 IC칩을 탑재한 상태를 도시한 단면도이다.
도 8에서 도 8(A)는 제1실시예의 변형례에 관한 다층프린트배선판의 단면도이고, 도 8(B), 도 8(C)는 원(b)으로 표시한 도체층을 확대하여 도시한 설명도이다.
도 9는 제 3 실시예에 관한 다층프린트배선판의 단면도이다.
도 10은 제 3 실시예에 관한 다층프린트배선판에 IC칩을 탑재한 상태를 도시한 단면도이다.
도 11은 제 4 실시예에 관한 다층프린트배선판의 단면도이다.
도 12는 제 4 실시예에 관한 다층프린트배선판에 IC칩을 탑재한 상태를 도시한 단면도이다.
도 13은 본 발명의 제 5 실시예의 다층프린트배선판의 제조방법을 도시한 공정도이다.
도 14는 제 5 실시예의 다층프린트배선판의 제조방법을 도시한 공정도이다.
도 15는 제 5 실시예의 다층프린트배선판의 제조방법을 도시한 공정도이다.
도 16은 제 5 실시예의 다층프린트배선판의 제조방법을 도시한 공정도이다.
도 17은 제 5 실시예에 관한 다층프린트배선판의 단면도이다.
도 18은 제 5 실시예에 관한 다층프린트배선판에 IC칩을 탑재한 상태를 도시한 단면도이다.
도 19는 제 5 실시예의 변형례에 관한 다층프린트배선판에 IC칩을 탑재한 상태를 도시한 단면도이다.
도 20은 제 6 실시예에 관한 다층프린트배선판의 단면도이다.
도 21은 제 6 실시예에 관한 다층프린트배선판에 IC칩을 탑재한 상태를 도시한 단면도이다.
도 22는 IC칩의 동작 중에 있어서의 전압변화를 도시한 그래프이다.
도 23은 IC칩의 동작 중에 있어서의 전압변화를 도시한 그래프이다.
도 24는 IC칩의 동작 중에 있어서의 전압변화를 도시한 그래프이다.
도 25는 실시예의 시험결과를 도시한 도표이다.
도 26은 실시예와 비교예의 시험결과를 도시한 도표이다.
도 27에서 도 27(A)는 제 7 실싱예에 관한 다층프린트배선판의 단면도이고, 도 27(B), 도 27(C)는 원(b)으로 표시한 도체층을 확대하여 도시한 설명도이다.
도 28은 제 7 실시예이 시험결과를 도시한 도표이다.
도 29는 도체층의 상단과 하단을 잇는 직선과 코어기판의 수평면과 이루는 각도를
Figure pat00001
로 한 때에, tan
Figure pat00002
에 대한 절연저항 및 저항률 변화를 도시한 그래프이다.
도 30은 제 8 실시예의 시험결과를 도시한 도표이다.
도 31은 다층코어를 관통하는 신호용 스루홀의 모식도이다.
도 32는 제 9 실시예의 시험결과를 도시하는 도표이다.
도 33은 제 9 실시예의 시험결과를 도시한 도표이다.
도 34는 제 9 실시예의 시험결과를 도시한 도표이다.
도 35는 α1/α2에 대한 전압강하량을 도시한 그래프이다.
도 36은 제 9 실시예의 시험결과를 도시한 도표이다.
도 37은 제 10 실시예의 시험결과를 도시한 도표이다.
도 38에서 도 38(A)는 다층코어기판의 내층의 회단면으로서, 더미랜드를 구비하지 않은 경우를 도시하고, 도 38(B)는 다층코어기판의 내층의 횡단면으로서, 더미랜드를 구비하는 경우를 도시하고 있다.
본 발명은 상술한 과제를 해결하기 위해 발명된 것으로서, 그 목적으로 하는 바는 고주파영역의 IC칩, 특히 3GHz를 넘어도 오동작이나 에러가 발생하지 않는 프린트기판 또는 패키지기판을 구성한 다층프린트배선판을 제안하며, 절연신뢰성이나 접속신뢰성이 높은 다층프린트배선판을 제공하는 것을 목적으로 한다.
발명자들은 상기 목적의 실현을 위해 예의 연구한 결과, 하기와 같은 내용을 요지구성으로 하는 발명에 생각이 이르게 되었다.
즉, 본원의 제1의 발명은 코어기판 상에 층간절연층과 도체층이 형성되고, 비아홀을 개재하여, 전기적인 접속을 실행할 수 있는 다층프린트배선판에 있어서, 코어기판의 도체층의 두께는 층간절연층 상의 도체층의 두께보다 두껍고, 상기 코어기판 상의 도체층의 측면은 테이퍼 형상으로 되고, 상기 도체층 측면의 상단과 하단을 잇는 직선과 코어기판의 수평면이 이루는 각도를
Figure pat00003
라고 한 때에, 상기
Figure pat00004
가 2.8＜tan
Figure pat00005
＜55인 관계식을 만족하는 것을 특징으로 하는 다층프린트배선판에 있다.
본원의 제2의 발명은 코어기판 상에 층간절연층과 도체층이 형성되어, 비아홀을 개재하여 전기적인 접속이 실행되는 다층프린트배선판에 있어서, 상기 코어기판이 표리에 도체층을 가지고 내층에 두꺼운 도체층을 가지는 3층 이상의 다층코어기판으로서, 상기 코어기판의 내층의 도체층과 표리의 도체층 중에 적어도 한층이 전원층용 도체층 또는 어스용 도체층인 것을 특징으로 하는 다층프린트배선판에 있다.
또한, 내층의 도체층 측면의 상단과 하단을 잇는 직선과 코어기판의 수평면이 이루는 각도를
Figure pat00006
로 할 때에, 상기
Figure pat00007
가 2.8＜tan
Figure pat00008
＜55인 관계식을 만족해도 좋다.
제 1의 효과로서, 코어기판의 전원층의 도체층을 두껍게 하는 것에 의해, 코어기판의 강도가 증가하고, 이것에 의해, 코어기판 자체를 얇게 했다고 해도, 굽힘이나 발생한 응력을 기판자체에서 완화하는 것이 가능하다.
제 2의 효과로서, 도체층을 두껍게 하는 것에 의해, 도체 자체의 체적을 증가시킬 수 있다. 상기 체적을 증가시키는 것에 의해, 도체에서의 저항을 저감시킬 수 있다. 따라서, 신호선 등에 흐르는 전기적인 전달 등을 저해하지 않게 되고, 전달되는 신호 등에 손실을 일으키지 않는다. 이것은 코어가 되는 부분의 기판만을 두껍게 하는 것에 의해, 그 효과가 있다. 두꺼운 도체층은 코어기판의 내층에 배설하는 것이 바람직하다. 그리고, 코어기판 상에 형성하는 층간절연층이나 층간절연층 상의 도체층이 평탄하게 되며, 상호 인덕턴스가 감소된다.
제 3의 효과로서, 도체층을 전원층으로서 사용하는 것으로, IC칩으로의 전원 공급능력을 향상시킬 수 있다. 또, 도체층을 어스층으로서 사용하는 것으로, IC칩으로의 신호, 전원에 중첩되는 노이즈를 저감시킬 수 있다. 그 근거로서는 다음과 같다. 제 2의 효과에서 서술한 도체의 저항 저감이 전원의 공급도 저해하지 않게 되고, 이로 인해서, 상기 다층프린트기판 상에 IC칩을 실장한 때에, IC칩~기판~전원까지의 루프인덕턴스를 저감시킬 수 있다. 따라서, 초기동작에 대한 전원부족이 작아지기 때문에, 전원부족이 일어나기 어렵게 되고, 따라서 보다 고주파 영역인 IC칩을 실장했다고 해도, 초기동작에 대한 오동작이나 에러 등을 야기시키는 경우가 없게 된다.
제 4의 효과로서, 코어기판의 도체층의 측면이 테이퍼 형상이고, 상기 도체층의 측면의 상단과 하단을 잇는 직선과 코어기판의 수평면이 이루는 각도(이하, 단지 도체층의 측면의 각도라고 할 수도 있다)를
Figure pat00009
라고 할 때에, 상기
Figure pat00010
가 2.8＜tan
Figure pat00011
＜55인 관계식을 만족하므로, 파인화와 전원부족방지, 고속전송신호를 동시에 달성할 수 있다. tan
Figure pat00012
가 2.8을 초과하기 때문에, 도체층의 상단끼리 근접시켜 배치하여도, 도체층의 하단간의 간격을 확보할 수 있다. 따라서, 고밀도이고 절연신뢰성이 높은 프린트배선판이 된다. 또, 전위가 역인 스루홀과 코어기판의 내층도체를 근접하여 배치할 수 있기 때문에 인덕턴스를 감소시킬 수 있다. 따라서, 용이하게 전원부족을 방지할 수 있는 다층프린트배선판이 된다. 양자를 근접시키는 방법으로서는 후술하는 더미랜드를 구비하지 않은 스루홀로서도 된다. 한편, tan
Figure pat00013
가 55미만이기 때문에, 도체층의 측벽이 직각이 아니다. 때문에, 인덕턴스를 일치하기 위해, 신호용스루홀(IC의 신호회로와 전기적으로 접속하고 있는 스루홀)의 도체두께나 지름을 얇게 하거나 작게 할 필요가 없다. 그 결과, 신호용스루홀의 도체저항을 낮게 하는 것이 가능하므로, 고속신호전송에 유리하다. 또, 도체층의 측면이 테이퍼 형상이면, 전원부족과 신호열화를 동시에 방지하는 것도 가능하다. 테이퍼 형상이기 때문에, 다층코어를 관통하는 신호용 스루홀에 있어서, 신호의 감쇄를 작게 할 수 있으므로, 신호열화가 일어나기 어렵다. 그리고, 도체층 측면의 각도가 소정의 각도 이상이기 때문에. 도체저항이 낮아지므로, 전원부족을 억제할 수 있다. 또한, 다층코어의 경우, 표리의 도체층 측면의 각도를
Figure pat00014
1, 내층의 도체층 측면의 각도를
Figure pat00015
2로 할 때,
Figure pat00016
1＞
Figure pat00017
2가 바람직하다. 코어기판 상에는 층간절연층과 도체층으로 되는 빌드업층이 형성되기 때문에, 빌드업층의 신호선에 있어서 인피던스를 일치하기 쉽고,
Figure pat00018
1이 작은 테이퍼 상에 빌드업층의 신호선이 형성된 경우, 상기 신호선 하의 층간절연층 두께가 다른 영역이 많아지기 때문이다. 또한, 스루홀 피치를 좁게 할 수 없으므로, 인피던스를 작게 할 수 없다.
발명자들은 상기 목적의 실현을 위해 예의 연구한 결과, 하기와 같은 내용을 요지구성으로 하는 발명에 생각이 이르게 되었다.
즉, 본원 발명은 코어기판 상에 층간절연층과 도체층이 형성되어 비아홀을 개재하여, 전기적인 접속이 실행되는 다층프린트배선판에 있어서, 코어기판의 전원용 또는 어스용 도체층의 두께 합에서 적어도 한 쪽은 층간절연층 상의 도체층의 두께보다도 두꺼운 다층프린트배선판을 특징으로 한다.
즉, 코어기판을 다층코어기판으로 하고, 코어기판의 표리만의 도체층의 두께를 두껍게 하지 않고, 각 도체층의 합을 두껍게 한 것에 특징이 있다. 다층코어기판의 경우, 코어기판의 표리의 도체층과 내층의 도체층을 각각 더한 두께가 IC쪽으로의 전원공급이나 그 안정화에 기여하는 두께가 된다. 이 경우, 표층의 도체층과 내층의 도체층이 전기적인 접속이 되고, 또한, 2개소 이상에서의 전기적인 접속이 될 때에 적용된다. 결국, 다층화하여, 다층코어기판의 각 도체층의 두께의 합을 두껍게 하고, 코어의 도체층을 전원용의 도체층으로서 사용하므로, IC칩으로의 전원 공급능력을 향상시킬 수 있다. 또한, 코어의 도체층을 어스층으로서 사용하는 것으로, IC칩으로의 신호, 전원에 중첩하는 노이즈를 저감시키기도 하고, IC에 전원을 안정적으로 공급할 수 있다. 따라서, 상기 다층프린트기판 상에 IC칩을 실장한 때에, IC칩~기판~전원까지의 루프인덕턴스를 저감시킬 수 있다. 따라서, 초기동작에 대한 전원 부족이 작이지므로, 전원부족이 일어나기 어렵게 되고, 이것에 의해 고주파영역의 IC칩을 실장했다고 해도, 초기기동에 대한 오동작이나 에러 등을 야기하는 현상이 없다. 또, 노이즈가 저감되기 때문에, 오동작이나 에러를 일으키지 않는다.
또한, 다층코어기판으로 할 경우, 다층코어기판의 도체층의 두께의 합을 확보한 채, 다층코어기판의 각 도체층의 두께를 얇게 할 수 있다. 결국, 이것에 의해, 미세한 배선패턴을 형성하여도, 배선패턴 간의 절연간격을 확실하게 확보할 수 있으므로, 절연신뢰성이 높은 프린트배선판을 제공하는 것도 가능하다.
이외의 효과로서, 코어기판의 전원용 또는 어스용의 도체층의 두께를 두껍게 하는 것에 의해, 코어기판의 강도가 증가하고, 따라서 코어기판 자체를 얇게 했다고 해도, 굽힘이나 발생한 응력을 기판 자체에서 완화하는 것이 가능하게 된다.
아울러, IC칩~기판~콘덴서 또는 전원층~전원을 거쳐, IC칩에 전원을 공급할 경우에도, 동일한 효과가 있으며, 전술한 루프인덕턴스를 저감시킬 수 있다. 따라서, 콘덴서 또는 유전체층의 전원 공급에 손실을 일으키지 않는다. 처음부터 IC칩은 순간적으로 전력을 소비하여, 복잡한 연산처리나 동작이 실행된다. 전원층에서 IC칩으로의 전력공급에 의해, 고주파영역의 IC칩을 실장했다고 해도, 초기동작에 대한 전원부족(전압강하의 발생 상황)에 대하여, 대량의 콘덴서를 실장하지 않고, 전원 공급을 할 수 있다. 처음부터 고주파 영역의 IC칩을 사용하기 때문에 초기동작 시의 전원부족(전압강하)이 발생하지만, 종래의 IC칩에서는 공급된 콘덴서 또는 유전체층의 용량으로 충족되어 있었다.
특히, 코어기판의 전원층으로서 사용되는 도체층의 두께가 코어기판의 편면 또는 양면 상의 층간절연층 상에 형성되어 있는 도체층의 두께보다, 두꺼운 때에, 상기 3가지의 효과를 최대한으로 거둘 수 있는 것이다. 이 경우의 층간절연층 상의 도체층이란, 이른바 빌드업프린트배선판의 빌드업 부분에 대한 층간절연층 상의 도체층인 것이다(본원에서는 도 27 중의 58, 158).
코어기판의 전원층은 기판의 표면, 이면, 내층 중 적어도 1층 또는 복수의 층에 배치시켜도 된다. 내층의 경우에는, 2층 이상에 걸쳐서 다층화하여도 된다. 남은 층을 어스층으로 하는 것이 좋다. 기본적으로는 코어기판의 전원층의 합은 층간절연층의 도체층보다도 두껍게 되어 있으면, 그 효과를 보게 된다. 전원용의 도체층과 어스용의 도체층이 교호로 배치되는 것이 전기특성을 개선하기 위해 바람직하다.
보통, 내층에 형성하는 것이 바람직하다. 내층에 형성되면 IC칩과 외부단 또는 콘덴서와의 중간에 전원층이 배치된다. 따라서, 쌍방의 거리가 균일하고, 저해원인이 적어지고, 전원부족이 억제된다.
또한, 본 발명은 코어기판 상에, 층간절연층과 도체층이 형성되어, 비아홀을 개재하여, 전기적인 접속을 실행할 수 있는 다층프린트배선판에 있어서,
코어기판 상의 도체층의 두께를 α1, 층간절연층 상의 도체층 두께 α2에 대하여, α2＜α1
Figure pat00019
40α2인 것을 특징으로 하는 다층프린트 배선판에 관한 것이다.
α1
Figure pat00020
α2의 경우에는 전원부족에 대한 효과가 전혀 없다. 결국, 바꾸어 말하면 초기동작 시에 발생하는 전압 강하에 대하여, 그 강하 정도를 억제한다고 하는 것이 명확하지 않다.
α1＞40α2를 초과한 경우에 대해서도 검토를 한 결과, 기판 두께가 두껍게 되기 때문에, 배선길이가 길어지고, 전압강하량이 크게 되었다. 결국, 본원 효과의 임계점이라고 이해된다. 이 이상으로 두껍게 하여도, 전기적인 효과의 향상은 기대할 수 없다. 또, 이 두께를 초과하면, 코어기판의 표층에 도체층을 형성한 경우에 코어기판과 접속을 실행하는 랜드 등이 형성되는 데 곤란하게 된다. 또한, 상층의 층간절연층을 형성하면, 요철이 크게 되어 버리고, 층간절연층에 굴곡이 발생하기 때문에, 인피던스를 일치할 수 없게 된다. 그러나, 상기 범위(α1＞40α2)에서도 문제가 없을 때도 있다.
도체층의 두께 α1은 1.2α2
Figure pat00021
α1
Figure pat00022
40α2인 것이 또한 바람직하다. 상기 범위이면, 전원부족(전압강하)에 의한 IC칩의 오동작이나 에러 등이 발생하지 않는 것이 확인되고 있다.
이 경우의 코어기판이란, 글래스에폭시수지 등의 심재가 함침된 수지기판, 세라믹기판, 금속기판, 수지, 세라믹, 금속을 복합하여 사용한 복합코어기판, 이들 기판의 내층에 도체층이 형성된 기판, 3층 이상의 다층화시킨 도체층이 형성된 다층코어기판을 사용한 것 등을 가리킨다.
전원층의 도체 두께를 두껍게 하기 위해, 금속이 매립된 기판 상에 도금, 스패터 등 일반적으로 구성되는 도체층을 형성하는 프린트배선판의 방법으로 형성한 것을 사용해도 된다.
다층코어기판의 경우이면, 상기 α1은 코어기판의 표층의 도체층과 내층의 도체층 중, 전원용의 도체층을 각각 더한 두께가 코어기판의 전원용의 도체층 두께가 된다.
이 경우, 표층의 도체층과 내층의 도체층이 전기적으로 접속되고, 또한, 2개소 이상에서의 전기적인 접속이 있을 때에 적용된다. 결국, 다층화하여도 코어기판의 도체층 두께를 두껍게 하는 것이 본질이고, 효과 자체는 어떤 변화도 없는 것이다. 또, 패드, 랜드 정도의 면적이면, 상기 면적의 도체층 두께는 부가한 두께로는 되지 않는다. 이 경우에는 3층(표층＋내층)으로 되는 코어기판이라도 되며, 3층 이상의 다층코어기판이라도 된다.
필요에 따라서, 코어기판의 내층에 콘덴서나 유전체층, 저항 등의 부품을 매립하여 형성시킨 전자부품수납코어기판을 사용해도 된다.
또한, 코어기판의 내층의 도체층을 두껍게 한 때에, IC칩의 직하에 상기 도체층을 배치한 경우가 좋다. IC칩의 직하에 배설시킨 것에 의해, IC칩과 전원층과의 거리를 최단거리로 할 수 있고, 따라서, 루프인덕턴스를 보다 저감시킬 수 있다. 이 때문에, 보다 좋은 효율로 전원공급이 되며, 전압부족이 해소된다. 이때에도 코어기판의 전원용 도체층의 두께 합 α1, 층간절연층 상의 도체층의 두께 α2에 대하여,α2＜α1
Figure pat00023
40α2인 것이 바람직하다.
그리고, 동일 두께의 재료로 형성되어 적층된 다층프린트배선판이면, 프린트기판에 대한 도체층으로서 전원층을 구비하는 층 또는 기판을 코어기판으로서 정의한다.
또한, 다층코어기판은 내층에 상대적으로 두꺼운 도체층을, 표층에 상대적으로 얇은 도체층을 가지고, 내층의 도체층이, 주로 전원층용의 도체층 또는 어스용의 도체층인 것이 적합하다.(상대적으로 두껍다 얇다라고 하는 것은 모든 도체층의 두께와 비교하여, 내층의 도체층이 두꺼운 경향이 있는 경우, 이 경우에 내층은 다른 도체층과 비교하면 상대적으로 두껍다라는 것이 되고, 표층은 그 역이 되는 것을 표현하고 있다.)
즉, 내층측에 두꺼운 도체층을 배설시키므로, 그 두께를 임의로 변경했다고 해도, 그 내층의 도체층을 덮도록 수지층을 형성시키는 것이 가능하기 때문에, 코어로서의 평탄성이 얻어진다. 따라서, 층간절연층의 도체층에 굴곡이 발생하지 않게 된다. 다층코어기판의 표층에 얇은 도체층을 배치하여도, 내층의 도체층으로 부가한 두께로서 코어의 도체층으로서 충분한 도체층 두께를 확보할 수 있다. 따라서, 전원층용의 도체층 또는 어스용의 도체층으로서 사용하므로, 다층프린트배선판의 전기특성을 개선하는 것이 가능하게 된다.
코어기판의 내층의 도체층 두께를 층간절연층 상의 도체층 보다도 두껍게 한다. 이것에 의해, 다층코어기판의 표면에 얇은 도체층을 배치해도, 내층에 두꺼운 도체층을 부가한 것으로, 코어의 도체층으로서 충분한 두께를 확보할 수 있다. 결국, 대용량의 전원이 공급되어도 문제없이, 기동할 수 있기 때문에, 오동작이나 동작불량을 일으키지 않는다. 이때에도, 코어기판의 전원용 도체층의 두께 합 α1, 층간절연층 상의 도체층의 두께 합 α2에 대하여, α2＜α1
Figure pat00024
40α2인 것이 바람직하다.
아울러, 본 발명에서는 코어기판 상에 층간절연층과 도체층이 형성되어, 비아홀을 개재하여 전기적인 접속이 실행되는 다층프린트배선판에 있어서, 다층코어기판의 어스용의 도체층 두께의 합 α3, 층간절연층 상의 도체층의 두께 합 α2로 한 때에, α3과 α2는 α2＜α3
Figure pat00025
40α2인 것을 특징으로 하는 다층프린트배선판의 실현에 목적이 있다. 상기 범위로 실행하는 것으로, IC칩으로의 신호 전원에 중첩하는 노이즈가 저감된다. 또한, IC쪽으로의 전원공급을 안정적으로 실행하는 것이 가능하게 되며, 1.2α1＜α3
Figure pat00026
40α2의 범위로 하면 그 효과는 증가한다.
다층코어기판으로 한 경우, 내층의 도체층은 도체층의 두께를 상대적으로 두껍게 하고, 또한, 전원층으로서 사용하여, 표층의 도체층은 내층의 도체층을 사이에 두는 것처럼 하여 형성되고, 또한, 신호선으로서 사용되고 있는 경우도 바람직하다. 이 구조에 의해, 전술한 전원강화를 도모할 수 있다.
또한, 코어기판 내에서 도체층과 도체층의 사이에 신호선을 배치하는 것으로 마이크로스트립 구조를 형성시킬 수가 있기 때문에, 인덕턴스를 저하시켜, 인피던스 일치를 취할 수 있다. 따라서, 전기특성도 안정화시킬 수 있다. 또, 표층의 도체층을 상대적으로 얇게 하는 것이 바람직한 구조가 된다. 코어기판은 스루홀 피치를 600㎛ 이하로 해도 된다.
다층코어기판은 전기적으로 격절된 금속판의 양면에 수지층을 개재시켜 내층의 도체층이 형성되는 데, 상기 내층의 도체층 외측에 수지층을 개재시켜 표면의 도체층이 형성되어 구성되는 것이 바람직하다. 중앙부에 전기적으로 격절된 금속판을 배치하는 것으로, 충분한 기계적 강도를 확보할 수 있다. 또한, 금속판의 양면에 수지층을 개재시켜 내층의 도체층을 형성하는 데, 상기 내층의 도체층 외측에 수지층을 개재시켜 표면의 도체층을 형성하므로써, 금속판의 양면에서 대칭성을 갖게 하여, 히트사이클 등에 있어서, 굽힘, 굴곡이 발생하는 것을 방지할 수 있다.
다층코어기판은 36합금이나 42합금 등의 저열팽창계수의 금속판의 양면에, 절연층을 개재시켜 내층의 도체층이 형성되는 데, 상기 내층의 도체층 외측에 절연층을 개재시켜 표면의 도체층이 형성되어도 된다. 중앙부에 전기적으로 격절된 금속판을 배치하는 것으로써, 다층프린트배선판의 X-Y 방향의 열팽창계수를 IC의 열팽창계수에 근접시킬 수 있고, IC와 다층프린트배선판의 접속부에서의 수지층의 국소 히트사이클성이 향상된다. 또한, 금속판의 양면에 절연층을 개재시켜 내층의 도체층을 형성하는 데, 상기 내층의 도체층 외측에 절연층을 개재시켜 표면의 도체층을 형성하는 것으로, 금속판의 양면에서 대칭성을 갖게 하여, 히트사이클 등에 있어서, 굽힘, 굴곡이 발생하는 것을 방지할 수 있다.
도 22는 종축에 IC칩의 전압, 횡축에는 시간 경과를 나타내고 있다. 도 22는 1GHz 이상의 고주파 IC칩을 실장한 전원공급용 콘덴서를 구비하지 않은 프린트배선판을 모델로 한 것이다. 선A는 1GHz의 IC칩의 전압의 경과시간변화를 나타낸 것이며, 선B는 3GHz의 IC칩의 전압의 경과시간변화를 표현한 것이다. 상기 도면에 있어서는 동시 스위칭한 때에, 다수회 발생하는 전압강하 중, 3회째의 전압강하를 도시하고 있다. 상기 경과시간변화는 IC칩이 기동하기 시작한 때, 순간적으로 대량의 전원이 필요하게 된다. 상기 공급이 부족하면 전압이 강하하게 된다(X점, X'점). 이후, 공급하는 전원이 서서히 충족되므로, 전압강하는 해소된다. 그러나, 전압이 강하한 때에는 IC칩의 오동작이나 에러를 야기하기 쉽게 된다. 결국, 전원의 공급 부족에 의한 IC칩의 기능이 충분하게 기능, 기동하지 않기 때문에 발생하는 나쁜 상태이다. 상기 전원부족(전압강하)은 IC칩의 주파수가 증가함에 따라 커지므로, 전압강하를 해소하기 위해서는, 시간이 걸리게 되고, 바라는 기능, 기동을 실행하기 때문에, 타임래그가 발생하게 된다.
전술한 전원부족(전압강하)을 보충하기 위해서, 외부의 콘덴서와 접속시켜서, 상기 콘덴서 내에 축적된 전원을 방출하므로, 전원부족 또는 전압강하를 작게 할 수 있다.
*도 23에는 콘덴서를 구비한 프린트기판을 모델로 한 것이다. 선C는 소용량의 콘덴서를 실장하여, 1GHz의 IC칩에 대한 전압의 경과시간변화를 나타낸 것이다. 콘덴서를 실장하지 않은 선A와 비교하면, 전압강하의 정도가 작다. 또한, 선D는 선C에서 실행한 것과 비교하여 대용량의 콘덴서를 실장하여, 선C와 동일하게 경과시간변화를 도시한 것이다. 또한, 선C와 비교해서도, 전압강하의 정도가 작게 된다. 따라서, 원하는 IC칩이 기능, 기동을 실행할 수 있게 된다. 그러나, 도 22에 표현한 것처럼, IC칩이 보다 고주파영역이 되면, 보다 많은 콘덴서 용량이 필요하게 되고, 따라서, 콘덴서의 실장 영역을 설정할 필요가 있기 때문에, 전압 확보가 곤란하게 되어 버리고, 동작, 기능을 향상시킬 수 없게 되며, 고밀도화란 점에서도 어렵게 되어 버린다.
코어기판의 전원용 도체층의 두께의 합을 α1, 층간절연층 상의 도체층의 두께 α2로서, α1/α2를 변경했을 때의 전압강하의 현상을 도 24 중의 그래프로 도시한다. 도 24 중에 선C는 소용량 콘덴서를 실장하여, 1GHz의 IC칩으로서, α1=α2에 대한 전압의 경과시간변화를 나타내고 있다. 또, 선F는 소용량 콘덴서를 실장하여, 1GHz의 IC칩으로서, α1=1.5α2에 대한 전압의 경과시간변화를 표현하고, 선E는 소용량 콘덴서를 실장하여, 1GHz의 IC칩으로서, α1=2.0α2에 대한 전압의 경과시간변화를 나타내고 있다. 코어의 도체층의 두께의 합이 두껍게 됨에 따라서, 전원부족 또는 전압강하가 작게 된다. 따라서, IC칩의 기능, 동작의 나쁜 상태의 발생이 적게 된다고 할 수 있다. 코어기판의 전원용의 도체층 두께의 합을 두껍게 하는 것에 의해, 도체층의 체적이 증가하게 된다. 체적이 증가하면, 도체저항이 저감되므로, 전달되는 전원에 대한 전압, 전류의 손실이 없게 된다. 따라서, IC칩∼전원 사이에서의 전달손실이 작게 되고, 전원이 공급되므로, 오동작이나 에러 등이 야기되지 않는다. 특히, 이 경우에는 전원용 도체층의 두께의 합에 의한 요인이 크고, 코어기판에 대한 전원용의 도체층의 두께의 합을 층간절연층 상의 도체층의 두께보다도 두껍게 하므로, 그 효과를 거둘 수 있다.
또한, 코어기판의 편면 또는 양면의 표층에 형성된 전원용 도체층을 두껍게 한 경우 뿐만 아니라, 내층에 도체층을 형성한 3층 이상의 코어기판으로 한 경우에도 동일한 효과를 얻을 수 있는 것을 알았다. 즉, 전원부족 또는 전압강하를 작게 하는 효과가 있는 것이다. 또한, 다층코어기판의 경우에는 코어기판의 모든 층의 전원용 도체층 두께가 층간절연층 상의 도체층 두께보다도 두꺼운 때에도, 코어기판의 모든 층의 전원용 도체층의 두께가 층간절연층 상의 도체층 두께와 동등 내지는 그 이상의 때에도, 모든 층의 전원용 도체층 두께를 더한 두께의 총합이 층간절연층 상의 도체층 두께보다, 두꺼운 때에, 그 효과가 있다. 이 경우에는 각각의 도체층의 면적 차가 없다. 결국, 거의 동일한 면적비인 경우에, 그 효과를 볼 수 있다. 예를 들면, 2층의 도체층에 있어서, 일측이 베타층인 큰 면적인 데 대하여, 다른 일측은 비아홀 및 랜드 정도인 경우에는 상기 다른 일측의 층에 형성된 도체층의 효과는 상쇄되어 버린다.
또한, 코어기판 내에 콘덴서나 유전체층, 저항 등의 전자부품을 내장한 기판에 있어서도, 그 효과는 현저하게 나타난다. 내장시키는 것에 의해, IC칩과 콘덴서 또는 유전체층과의 거리를 짧게 할 수 있다. 따라서, 루프인덕턴스를 저감할 수 있고, 전원부족 또는 전압강하를 작게 할 수 있다. 예를 들면, 콘덴서나 유전체층을 내장한 코어기판에 있어서도, 코어기판의 전원용 도체층의 두께를 층간절연층 상의 도체층 두께 보다도 두껍게 하므로, 메인 전원과 내장된 콘덴서나 유전체층의 전원과의 쌍방의 도체저항을 감소시킬 수 있으므로, 전달손실을 저감시킬 수 있으며, 콘덴서를 내장한 기판의 효과를 더욱 발휘하게 된다.
코어기판의 재료는 수지기판으로 검증을 하였지만, 세라믹, 금속코어기판으로도 같은 효과를 거두는 것을 알았다. 또, 도체층의 재질도 동으로 되는 금속으로 하였지만, 그 외의 금속에서도 효과가 상쇄되어, 오동작이나 에러의 발생이 증가한다고 하는 것은 확인된 것이 아니므로, 코어기판 재료의 상이함 또는 도체층을 형성하는 재질의 상이함에는 그 효과의 영향은 없는 것으로 생각된다. 보다 바람직하게는, 코어기판의 도체층과 층간절연층의 도체층은 동일 금속으로 형성되는 것이다. 전기특성, 열팽창계수 등의 특성이나 물성이 변하지 않기 때문에 본원의 효과를 거둘 수 있다.
[발명의 효과]
본원 발명에 의해, IC칩∼기판∼전원의 도체에 대한 저항을 저감시킬 수 있고, 전달손실이 저감된다. 따라서, 전달되는 신호나 전원이 원하는 능력으로 발휘된다. 따라서, IC칩의 기능, 동작 등이 정상적으로 작동하기 때문에, 오작동이나 에러를 발생하는 경우가 없다. IC칩∼기판∼어스의 도체에 대한 저항을 저감시킬 수 있으며, 신호선, 전원선에서의 노이즈 중첩을 경감하고, 오작동이나 에러를 방지할 수 있다.
또, 본원 발명에 의해, IC칩의 초기기동 시에 발생하는 전원부족(전압강하)의 정도를 작게 되는 것도 알게 되고, 고주파 영역의 IC칩, 특히 3GHz 이상의 IC칩을 실장했다고 해도, 문제없이 기동할 수 있는 것을 알았다. 따라서, 전기적인 특성이나 전기접속성을 향상시킬 수 있는 것이다.
그리고 코어기판을 다층화하여, 도체층 두께의 합을 두껍게 하므로, 절연신뢰성도 우수한 프린트배선판을 형성할 수 있다.
또한, 프린트기판의 회로 내에서의 저항을 종래의 프린트기판과 비교하여 작게 할 수 있다. 따라서, 바이어스를 부가하여 고온고습 하에서 실시하는 신뢰성 시험(고온고습 바이어스 시험)을 실행하여도, 파괴되는 시간도 길어지므로, 신뢰성도 향상될 수 있다.
또, 전원용의 도체층의 저항이 낮아지기 때문에, 다량의 전기가 흘러도 발열이 억제되며, 어스층도 마찬가지다. 이 점에서도 오동작이 발생하기 어렵고, IC실장 후의 프린트배선판의 신뢰성이 높아진다.
또한, 코어기판의 도체층의 측면은 테이퍼 형상(도 27(B)에 도시하는 직선상의 테이퍼 또는 도 27(C)에 도시하는 R면 형상의 테이퍼)으로 되어 있고, 상기 도체층의 측면의 상단과 하단을 잇는 직선과 코어기판의 수평면과 이루는 각도를
Figure pat00027
로 한 때에, 도 27(A)에 도시하는 다층코어기판을 사용하는 다층프린트배선판을 예로 들면, 도 27(B), 도 27(C)에 도시한 것처럼, 코어기판의 내층의 도체층(16E)의 측면 상단과 하단을 잇는 직선과 코어기판이 이루는 각도를
Figure pat00028
로 할 때에,
Figure pat00029
가 2.8＜tan
Figure pat00030
＜55인 관계식을 만족하는 것이 바람직하다. 다른 도체층(16P)도 마찬가지이다. 이렇게 도체층을 형성하는 것으로 두께가 두꺼운 도체층을 형성하여도 신뢰성을 저하시키지 않게 된다. 또한, 신호지연이나 신호강도부족 등에 의한 IC의 오동작도 일어나기 어렵다. tan
Figure pat00031
가 작게 되면 도체층의 체적이 감소하기 때문에, IC쪽으로의 전원공급 지연이 발생하기 쉽다. 한편, tan
Figure pat00032
가 크게 되면 신호강도가 스루홀에 있어서 열화하기 쉽다. 신호강도열화의 이유를 내층의 도체층이 두꺼운 4층코어를 예를 들어 설명한다. 다층코어를 관통하는 신호용 스루홀(IC의 신호회로와 전기적으로 접속하고 있는 스루홀)에 주목한다. 도 31에 도시한 것처럼, 신호용 스루홀은 위에서부터 절연층1, 그랜드층, 절연층2, 전원층, 절연층3을 관통한다. 신호배선은 그 주위에 그랜드나 전원의 유무 등에 의해 인피던스가 변화하기 때문에, 절연층1과 그랜드층과의 계면X1을 경계로하여 인피던스값이 다르게 된다. 따라서, 상기 계면에 있어서, 신호의 반사가 일어난다. 같은 경우가 X2, X3, X4에서도 일어난다. 이러한 인피던스의 변화량은 신호용 스루홀과 그랜드층, 전원층과의 거리가 가까울수록, 그랜드층, 전원층의 두께가 두꺼울수록 크게 된다. 때문에, 본 발명의 두꺼운 도체층을 내층에 가지는 다층코어에서는 스루홀에 있어서, 신호열화가 발생하기 쉽게 된다. 이것을 방지하기 위해서는, tan
Figure pat00033
의 값을 작게 하는 것이 적절하다. tan
Figure pat00034
의 값을 작게 하는 것에 의해, 신호용 스루홀과 내층의 도체층과의 최소간격을 동일하게 하여, 결국 동일한 밀도이어도, 신호용 스루홀과 내층의 도체층과의 간격이 단면 방향으로 서서히 넓어지므로, 인피던스의 변화량이 작아진다. 구동주파수가 보다 큰 IC를 실장하면 이 문제는 발생하기 쉬우므로, tan
Figure pat00035
는 11.4 이하, 또는 5.7이하인 것이 바람직하다.
[제 1 실시예] 글래스에폭시수지기판
먼저, 본 발명의 제 1 실시예에 관한 다층프린트배선판(10)의 구성에 대해서, 도 1∼도 7을 참조하여 설명한다. 도 6은 상기 다층프린트배선판(10)의 단면도를 도 7은 도 6에 도시한 다층프린트배선판(10)에 IC칩(90)을 장착하고, 도터보드(94)에 탑재한 상태를 도시하고 있다. 도 6에 도시한 것처럼, 다층프린트배선판(10)에서는 코어기판(30)의 표면에 도체회로(34), 도체층(34P), 이면에 도체회로(34), 도체층(34E)가 형성되어 있다. 상측의 도체층(34P)은 전원용의 플레인층으로서 형성되고, 하측의 도체층(34E)은 어스용의 플레인층으로서 형성되어 있다. 코어기판(30)의 표면과 이면은 스루홀(36)을 개재하여 접속되어 있다. 또한, 상기 도체층(34P, 34E)의 상에 비아홀(60) 및 도체회로(58)가 형성된 층간수지절연층(50)과, 비아홀(160) 및 도체회로(158)가 형성된 층간수지절연층(150)이 배설되어 있다. 상기 비아홀(160) 및 도체회로(158)의 상층에는 솔더레지스트층(70)이 형성되어 있고, 상기 솔더레지스트층(70)의 개구부(71)를 개재하여, 비아홀(160) 및 도체회로(158)에 범프(76U, 76D)가 형성되어 있다.
도 7 중에 도시한 것처럼, 다층프린트배선판(10)의 상면측의 땜납범프(76U)는 IC칩(90)의 랜드(92)로 접속된다. 또한, 칩콘덴서(98)가 실장된다. 한편, 하측의 땜납범프(76D)는 도터보드(94)의 랜드(96)에 접속된다.
여기에서 코어기판(30) 상의 도체층(34P, 34E)은 두께 5∼250㎛로 형성되고, 층간수지절연층(50) 상의 도체회로(58) 및 층간수지절연층(150) 상의 도체회로(158)는 5∼25㎛(바람직한 범위 10∼20㎛)로 형성된다.
제 1 실시예의 다층프린트배선판에서는 코어기판(30)의 전원층(도체층)(34P), 도체층(34E)이 두껍게 되는 것에 의해, 코어기판의 강도가 증가하고, 이것에 의해 코어기판 자체의 두께를 얇게 했다고 해도, 굽힘이나 발생한 응력을 기판 자체에서 완화하는 것이 가능하다.
또, 도체층(34P, 34E)을 두껍게 하는 것에 의해, 도체 자체의 체적을 증가시킬 수 있다. 상기 체적을 증가시키는 것에 의해, 체적에서의 저항을 저감시킬 수 있다.
또한, 도체층(34P)을 전원층으로서 사용하므로, IC칩(90)으로의 전원 공급능력을 향상시킬 수 있다. 따라서, 상기 다층프린트기판 상에 IC칩을 실장한 때에, IC칩∼기판∼전원까지의 루프인덕턴스를 저감시킬 수 있다. 따라서, 초기동작에 있어서의 전원부족이 작아지기 때문에, 전원부족이 발생하기 어렵고, 이 때문에 보다 고주파영역인 IC칩을 실장했다고 해도, 초기기동에 있어서의 오동작이나 에러 등을 야기하는 경우가 없다. 또한, 도체층(34E)을 어스층으로서 사용하는 것으로, IC칩의 신호, 전력공급에 노이즈가 중첩하지 않게 되고, 오동작이나 에러를 방지할 수 있다.
계속해서, 도 6을 참조하여 상술한 다층프린트배선판(10)의 제조방법에 대해서 도 1∼도 5를 참조하여 설명한다.
(제 1 실시예-1)
A. 층간수지절연층의 수지필름의 제작
비스페놀A형에폭시수지(에폭시 당량 455, 유화셀에폭시 사제(社製) 에피코트 1001) 29중량부, 크레졸노보락형에폭시수지(에폭시 당량 215, 다이닛폰잉키 화학공업사제 에피크론N-673) 39중량부, 트리아진 구조함유 페놀노보락 수지(페놀성 수산기 당량 120, 다이닛폰잉키화학공업 사제 페노라이트 KA-7052) 30중량부를 에틸지글리콜아세테이트 20중량부, 솔벤트나프타 20중량부에 교반하면서 가열용해시켜, 그곳에 말단 에폭시화 폴리부타디엔 고무(나가세 화성공업사제 데나렉스 R-45EPT) 15 중량부와 2-페닐-4, 5-비스(히드록시메틸) 이미다졸 분쇄품 1.5 중량부, 미분쇄 실리카 2.5중량부, 실리콘계 소포제 0.5중량부를 첨가하여 에폭시수지 조성물을 조제하였다.
얻어진 에폭시수지 조성물을 두께 38㎛의 PET 필름 상에 건조 후 두께가 50㎛가 되도록 롤코터를 사용하여 도포한 후, 80∼120℃에서 10분간 건조시키므로, 층간수지절연층용 수지필름을 제작하였다.
B. 수지충전재의 조제
비스페놀 F형 에폭시모노마(유화셀사제, 분자량: 310, YL983U) 100중량부, 표면에 실란카플링제가 코팅된 평균입경이 1.6㎛이고, 최대입자의 직경이 15㎛ 이하인 SiO₂구상입자(아도텍사제, CRS 1101-CE) 170중량부 및 레벨링제(산노푸코사제 페레놀S4) 1.5중량부를 용기에 담고, 교반혼합하는 것에 의해, 그 점도가 23±1℃에서 44∼49 Paㆍs인 수지충전재를 조제하였다. 또한, 경화제로서 이미다졸 경화제(시코쿠화성사제, 2E4MZ-CN) 6.5중량부를 사용하였다. 충전재용 수지로서는 다른 에폭시수지(예를 들면, 비스페놀 A형, 노보락 형 등), 폴리이미드 수지, 페놀 수지 등의 열경화성 수지를 사용해도 된다.
C. 다층프린트배선판의 제조
(1) 두께 0.2∼0.8mm의 글래스에폭시수지 또는 BT(비스마레이미드트리아진)수지로 되는 절연성기판(30)의 양면에 5∼250㎛의 동박(32)이 래미네이트 되어 있는 동장적층판(30A)을 출발재료로 하였다(도 1(A)). 우선, 상기 동장적층판을 드릴로 천공하고, 무전해도금 처리 및 전해도금 처리를 실시하여, 패턴 형상으로 에칭하여, 기판의 양면에 도체회로(34), 도체층(34P, 34E)와 스루홀(36)을 형성하였다(도 1(B)).
(2) 스루홀(36) 및 하층도체회로(34)를 형성한 기판(30)을 세척하고, 건조한 후, NaOH(10 g/ℓ), NaClO₂(40 g/ℓ), Na₃PO₄(6 g/ℓ)를 포함하는 수용액을 흑화욕(산화욕)하는 흑화처리, 및 NaOH(10 g/ℓ), NaBH₄(6 g/ℓ)를 포함하는 수용액을 환원욕하는 환원처리를 실행하고, 상기 스루홀(36) 내에 조화면(36α)을 형성함과 동시에, 도체회로(34), 도체층(34P, 34E)의 전표면에 조화면(34α)를 형성하였다(도 1(C)).
(3) 상기 B에 기재된 수지충전재를 조제한 후, 하기의 방법으로 조제 후 24시간 이내에, 스루홀(36) 내부, 및 기판의 도체회로비형성부에 수지충전재(40)의 층을 형성하였다(도 1(D)).
즉, 스루홀 및 도체회로비형성부에 해당하는 부분이 개구된 판을 가지는 수지충전용 마스크를 기판 상에 올려놓고, 스퀴이지를 사용하여 스루홀 내에, 요부(凹部)로 되어 있는 하층도체회로비형성부, 및, 하층도체회로의 외연부에 수지충전재를 충전하고, 100℃/20분의 조건에서 건조시켰다.
(4) 상기 (3)의 처리를 종료한 기판의 편면을 #600의 벨트연마지(산쿄오이화학제)를 사용한 벨트샌드연마에 의해, 도체층(34P, 34E)의 외연부나 스루홀(36)의 랜드의 외연부에 수지충전재(40)가 남지 않도록 연마하고, 다음으로, 상기 벨트샌드 연마에 의한 흠집을 제거하기 위해, 도체층(34P, 34E)의 전표면(스루홀의 랜드표면을 포함)에 버프연마를 실행한다. 이러한 일련의 연마를 기판의 다른 쪽 면에 대해서도 동일하게 실시한다. 다음으로, 100℃에서 1시간, 150℃에서 1시간의 가열처리를 실시하여 수지충전재(40)를 경화시켰다(도 2(A)).
이렇게 하여, 스루홀(36)이나 도체회로비형성부에 형성된 수지충전재(40)의 표층부 및 도체층(34P, 34E)의 표면을 평탄화하고, 수지충전재(40)와 도체층(34P, 34E)의 측면이 조화면을 개재하여 견고하게 밀착하며, 스루홀(36)의 내벽면과 수지충전재가 조화면을 개재하여 견고하게 밀착한 기판을 얻었다. 즉, 상기 공정에 의해, 수지충전재의 표면과 하층도체회로의 표면이 대략 동일평면이 된다.
코어기판의 도체층의 두께는 1∼250㎛의 사이에서 형성되고, 코어기판 상에 형성된 전원층의 도체층 두께는 1∼250㎛ 사이에서 형성되었다. 이때, 실시예1-1에서는 동박의 두께 40㎛인 것을 사용하여, 코어기판의 도체층의 두께는 30㎛, 코어기판 상에 형성된 전원층의 도체층 두께는 30㎛이었다. 그러나, 도체층의 두께는 상기 두께의 범위를 초과해도 된다.
(5) 상기 기판을 세척, 산성탈지한 후, 소프트에칭하고, 다음으로 에칭액을 기판의 양면에 스프레이로 분사하여, 도체회로(34), 도체층(34P, 34E)의 표면과 스루홀(36)의 랜드표면을 에칭하는 것에 의해, 도체회로의 전 표면에 조화면(36β)를 형성하였다(도 2(B)). 에칭액으로서는 이미다졸동(II)착체10중량부, 글리콜산7.3중량부, 염화칼륨5중량부로 되는 에칭액(맥 사제, 맥에치본드)을 사용하였다.
(6) 기판의 양면에 A에서 제작한 기판에서 조금 큰 층간수지절연층용 수지필름(50
Figure pat00036
)을 기판 상에 올려놓고, 압력 0.45MPa, 온도 80℃, 압착시간 10초의 조건에서 가압착하여 재단한 후, 또한, 이하의 방법에 의해 진공 래미네이트 장치를 사용하여 부착하므로 층간수지절연층을 형성하였다(도 2(C)). 즉, 층간수지절연층용 수지필름을 기판 상에, 진공도 67Pa, 압력 0.47MPa, 온도 85℃, 압착시간 60초의 조건에서 본압착하고, 그 후, 170℃에서 40분간 열경화시켰다.
(7) 다음으로, 파장 10.4㎛인 CO₂가스레이저로 빔경(빔지름) 4.0mm, 톱핫모드, 펄스폭 3.0∼8.1μ초, 마스크의 관통공 지름 1.0∼5.0mm, 1∼3쇼트의 조건에서 층간수지절연층에 직경 60∼100㎛의 사이에서 비아홀용 개구(50a)를 형성하였다(도 2(D)). 본원에서는 직경 60㎛와 75㎛로 형성하였다.
(8) 비아홀용 개구(50a)를 형성한 기판을 60g/ℓ의 과망간산을 포함하는 80℃의 용액에 10분간 침지하고, 층간수지절연층(2)의 표면에 존재하는 에폭시수지입자를 용해제거하는 것에 의해, 비아홀용 개구(50a)의 내벽을 포함하는 층간수지절연층(50)의 표면에 조화면(50α)을 형성하였다(도 2(E)).
(9) 다음으로, 상기 처리를 종료한 기판을 중화용액(시프레이 사제(社製))에 침지하고 나서 세척하였다. 또한, 조면화처리(조화깊이 3㎛)한 상기 기판의 표면에 팔라듐 촉매를 부여하므로, 층간수지절연층의 표면 및 비아홀용 개구의 내벽면에 촉매핵을 부착시켰다. 즉, 상기 기판을 염화팔라듐(
Figure pat00037
)과 염화제일주석(
Figure pat00038
)을 포함하는 촉매액 중에 침지하고, 팔라듐 금속을 석출시키는 것에 의해 촉매를 부여하였다.
(10) 다음으로, 이하의 조성에 의한 무전해동도금 수용액 중에, 촉매를 부여한 기판을 침지하여, 조면 전체에 두께 0.3∼3.0㎛인 무전해동도금막을 형성하고, 비아홀용 개구(50a)의 내벽을 포함하는 층간수지절연층(50)의 표면에 무전해동도금막(52)이 형성된 기판을 얻게 된다,(도 3(A)).
[무전해도금수용액]
NiSO₄ 0.003 mol/ℓ
주석산 0.200 mol/ℓ
유산동 0.032 mol/ℓ
HCHO 0.050 mol/ℓ
NaOH 0.100 mol/ℓ
α, α'-비피리딜 100 mg/ℓ
폴리에틸렌글리콜(PEG) 0.10 g/ℓ
[무전해 도금 조건]
34℃의 액체 온도에서 45분
(11) 무전해동도금막(52)이 형성된 기판에 시판되는 감광성 드라이필름을 붙이고, 마스크를 얹어서 노광한 후, 110mJ/㎠로 노광하고, 0.8% 탄산나트륨수용액에서 현상처리하는 것에 의해, 두께 25㎛인 도금레지스트(54)를 형성하였다(도 3(B)).
(12) 다음으로 기판을 50℃의 물에서 세정하여 탈지하고, 25℃의 물에서 물세척 후, 유산으로 세정하고 나서, 이하의 조건에서 전해도금을 실시하고, 도금레지스트(54)비형성부에 전해동도금막(56)을 형성하였다(도 3(C)).
[전해도금액]
유산 2.24 mol/ℓ
유산동 0.26 mol/ℓ
첨가제 19.5 mol/ℓ
(아트텍제팬사제, 카파라시드GL)
[전해도금 조건]
전류밀도 1 A/d㎡
시간 65 분
온도 22±2 ℃
(13) 또한, 도금레지스트(3)을 5% KOH로 박리제거한 후, 상기 도금레지스트 하의 무전해도금막을 유산과 과산화수소의 혼합액에서 에칭처리하여 용해제거하고, 독립의 도체회로(58) 및 비아홀(60)로 하였다(도 3(D)).
(14) 다음으로, 상기 (5)와 동일한 처리를 실행하여, 도체회로(58) 및 비아홀(60)의 표면에 조화면(58α, 60α)을 형성하였다. 상층의 도체회로(58)의 두께는 15㎛의 두께이었다(도 4(A)). 단, 상층의 도체회로 두께는 5∼25㎛ 사이에서 형성하여도 된다.
(15) 상기 (6)∼(14)이 공정을 반복하므로, 또한 상층의 도체회로를 형성하여 다층배선판을 얻었다(도 4(B)).
(16) 다음으로, 디에틸렌글리콜디메틸에텔(DMDG)에 60중량%의 농도가 되도록 용해시킨, 크레졸노보락형 에폭시수지(니혼화약사제)의 에폭시기 50%를 아크릴화한 감광성 부여의 오리고마(분자량: 4000)45.67 중량부, 메틸에틸케톤에 용해시킨 80중량%의 비스페놀A형 에폭시수지(유화셀사제, 상품명: 에피코트 1001)16.0 중량부, 이미다졸경화제(시코쿠화성사제, 상품명: 2E4MZ-CN) 1.6중량부, 감광성 모노마인 2관능아크릴모노마(니혼화약사제, 상품명: R604) 4.5중량부, 동일하게 다가아크릴모노마(쿄에이화학사제, 상품명: DPE6A) 1.5중량부, 분산계소포제(산노푸코사제, S-65) 0.71중량부를 용기에 담아, 교반, 혼합하여 혼합조성물을 조제하고, 상기 혼합조성물에 대하여, 광중합개시제로서 벤조페논(칸토오화학사제) 1.8중량부, 광증감제로서의 미히라케톤(칸토오화학사제) 0.2중량부를 더한 것에 의해, 점도를 25℃에서 2.0Paㆍs로 조정한 솔더레지스트 조성물을 얻었다. 또한, 점도측정은 B형 점도계(토오쿄오계기사제, DVL-B형)로 60min-l의 경우에는 로터 No. 4에 의하고, 6min-l의 경우에는 로터 No.3에 의하였다.
(17) 다음으로, 다층배선기판의 양면에, 상기 솔더레지스트 조성물(70)을 20㎛의 두께로 도포하고, 70℃에서 20분간, 70℃에서 30분간의 조건에서 건조처리를 실시한 후(도 4(C)), 솔더레지스트 개구부의 패턴이 묘사된 두께 5mm의 포토마스크를 솔더레지스트층(70)에 밀착시켜 1000mJ/㎠의 자외선으로 노광하고, DMTG용액으로 현상처리하고, 200㎛의 직경인 개구(71)를 형성하였다(도 5(A)).
그리고, 80℃에서 1시간, 100℃에서 1시간, 120℃에서 1시간, 150℃에서 3시간의 조건에서 각각 가열처리를 실시하여 솔더레지스트층을 경화시켜, 개구를 구비하고, 그 두께가 15∼25㎛인 솔더레지스트패턴층을 형성하였다. 상기 솔더레지스트 조성물로서는 시판되는 솔더레지스트 조성물을 사용할 수 있다.
(18) 다음으로, 솔더레지스트층(70)을 형성한 기판을 염화니켈(
Figure pat00039
mol/ℓ),차아인산나트륨(
Figure pat00040
mol/ℓ),구연산나트륨(
Figure pat00041
mol/ℓ)를 포함하는 pH=4.5인 무전해니켈도금액에 20분간 침지하여, 개구부(71)에 두께 5㎛인 니켈도금층(72)을 형성하였다. 또한, 상기 기판을 시안화금칼륨(
Figure pat00042
mol/ℓ),염화암모늄(
Figure pat00043
mol/ℓ,구연산나트륨(
Figure pat00044
mol/ℓ), 차아인산나트륨(
Figure pat00045
mol/ℓ)를 포함하는 무전해금도금액에 80℃의 조건에서 7.5분간 침지하고, 니켈도금층(72) 상에 두께 0.03㎛의 금도금층(74)을 형성하였다(도 5(B)). 니켈-금층 이외에도, 주석, 귀금속층(금, 은, 팔라듐, 백금 등)의 단층을 형성하여도 된다.
(19) 이후, 기판의 IC칩을 탑재하는 면의 솔더레지스트층(70)의 개구(71)에 주석-납을 함유하는 땜납 페이스트를 인쇄하고, 또한 다른 쪽 면의 솔더레지스트층의 개구에 주석-안티몬을 함유하는 땜납 페이스트를 인쇄한 후, 200℃에서 리플로어하는 것에 의해, 땜납범프(땜납체)를 형성하고, 땜납범프(76U, 76D)를 가지는 다층프린트배선판을 제조하였다(도 6).
땜납범프(76U)를 개재하여 IC칩(90)을 장착하고, 칩콘덴서(98)를 실장한다. 그리고, 땜납범프(76D)를 개재하여 도터보드(94)에 장착한다(도 7).
(제 1 실시예-2)
도 6을 참조하여 상술한 제 1 실시예-1과 동일하지만, 이하의 형상으로 제조하였다.
코어기판의 도체층의 두께: 55㎛ 코어기판의 전원층의 두께: 55㎛
층간절연층의 도체층의 두께: 15㎛
(제 1 실시예-3)
제 1 실시예-1과 동일하지만, 다음과 같이 제조하였다.
코어기판의 도체층의 두께: 75㎛ 코어기판의 전원층의 두께: 75㎛
층간절연층의 도체층의 두께: 15㎛
(제 1 실시예-4)
제 1 실시예와 동일하지만, 다음과 같이 제조하였다.
코어기판의 도체층의 두께: 180㎛ 코어기판의 전원층의 두께: 180㎛
층간절연층의 도체층의 두께: 6㎛
(제 1 실시예-5)
제 1 실시예와 동일하지만, 다음과 같이 제조하였다.
코어기판의 도체층의 두께: 18㎛ 코어기판의 전원층의 두께: 18㎛
층간절연층의 도체층의 두께: 15㎛
또한, 제 1 실시예에 있어서, 1＜(코어기판의 전원층의 도체층 두께/층간절연층의 도체층 두께)
Figure pat00046
40인 것을 적합한 예로서 하고, (코어기판의 전원층의 도체층 두께/층간절연층의 도체층 두께)
Figure pat00047
1을 비교예로 하였다. 그리고, (코어기판의 전원층의 도체층 두께/ 층간절연층의 도체층 두께)＞40인 것을 참고예로 하였다.
도 8(A)는 제 1 실시예의 변형례를 도시하고 있다. 코어기판(30)의 도체층(34P, 34E)의 측면은 테이퍼 형상(도 10(B)에 도시한 직선상의 테이퍼 또는 도 10(C)에 도시한 R면 형상의 테이퍼)으로 되어 있고, 상기 도체층(34P, 34E)의 측면의 상단과 하단을 잇는 직선과 코어기판의 수평면이 이루는 각도를
Figure pat00048
로 한 때에, 코어기판의 내층의 도체층(34P, 34E)의 측면의 상단과 하단을 잇는 직선과 코어기판이 이루는 각도를
Figure pat00049
로 한 때에,
Figure pat00050
가 2.8＜tan
Figure pat00051
＜55의 관계식을 만족하도록 구성되어 있다.
제 1 실시예1-1∼제 1 실시예1-5에 따라서, 코어기판(30)의 도체층(34P, 34E)의 측면을, 상술한 관계식을 만족하는 R면 형상의 테이퍼로 한 제 1 실시예6∼10을 제작하였다. 또한, 테어퍼 형상으로 하는 에칭방법은 후술한다.
[제 2 실시예] 세라믹기판
제 2 실시예에 관한 다층프린트배선판에 대해서 설명한다.
도 6을 참조하여 상술한 제 1 실시예에서는 코어기판이 절연수지로 형성되어 있다. 이것에 대하여, 제 2 실시예에서는 코어기판이 세라믹, 글래스, ALN, 무라이트 등으로 되는 무기계경질기판이지만, 다른 구성은 도 6을 참조하여 상술한 제 1 실시예와 동일하기 때문에, 도시 및 설명은 생략한다.
제 2 실시예의 다층프린트배선판에 있어서도, 코어기판(30) 상의 도체층(34P, 34E, 34)은 동, 텅스텐 등의 금속으로 형성되고, 층간수지절연층(50) 상의 도체회로(58) 및 층간수지절연층(150) 상의 도체회로(158)는 동으로 형성된다. 상기 제 2 실시예에 있어서도 제 1 실시예와 동일한 효과를 얻을 수 있다. 이때, 코어기판의 도체층의 두께, 코어기판의 전원층의 두께, 층간절연층의 두께도 제 1 실시예와 동일하게 형성된다. 또한, 제 2 실시예에 있어서, 1＜(코어기판의 전원층의 도체층 두께/층간절연층의 도체층 두께)
Figure pat00052
40인 것을 적합한 예로 하고, (코어기판의 전원층의 도체층 두께/층간절연층의 도체층 두께)
Figure pat00053
1을 비교예로 하였다. 그리고, (코어기판의 전원층의 도체층 두께/층간절연층의 도체층 두께)＞40인 것을 참고예로 하였다.
(제 2 실시예-1)
상술한 제 2 실시예와 동일하지만, 이하의 형상으로 제조하였다.
코어기판의 도체층의 두께: 30㎛ 코어기판의 전원층의 두께: 30㎛
층간절연층의 도체층의 두께: 15㎛
(제 2 실시예-2)
상술한 제 2 실시예와 동일하지만, 이하의 형상으로 제조하였다.
코어기판의 도체층의 두께: 50㎛ 코어기판의 전원층의 두께: 50㎛
층간절연층의 도체층의 두께: 15㎛
(제 2 실시예-3)
상술한 제 2 실시예와 동일하지만, 이하의 형상으로 제조하였다.
코어기판의 도체층의 두께: 75㎛ 코어기판의 전원층의 두께: 75㎛
층간절연층의 도체층의 두께: 15㎛
(제 2 실시예-4)
상술한 제 2 실시예와 동일하지만, 이하의 형상으로 제조하였다.
코어기판의 도체층의 두께: 180㎛ 코어기판의 전원층의 두께: 180㎛
층간절연층의 도체층의 두께: 6㎛
[제 3 실시예] 금속코어기판
도 9 및 도 10을 참조하여 제 3 실시예에 관한 다층프린트배선판에 대해서 설명한다.
도 6을 참조하여 상술한 제 1 실시예에서는 코어기판이 수지판으로 형성되어 있었다. 이것에 대해서, 제 3 실시예에서는 코어기판이 금속판으로 된다.
도 9는 제 3 실시예에 관한 다층프린트배선판(10)의 단면도를, 도 10은 도 9에 도시한 다층프린트배선판(10)에 IC칩(90)을 부착하고, 도터보드(94)에 올려놓은 상태를 도시하고 있다. 도 9에 도시한 것처럼, 다층프린트배선판(10)에서 코어기판(30)은 금속판으로 되고, 전원층으로서 사용된다. 코어기판(30)의 양면에는 비아홀(60) 및 도체회로(58)가 배치된 층간수지절연층(50)이 형성되며, 층간수지절연층(50)의 상에는, 비아홀(160) 및 도체회로(158)가 배치된 층간수지절연층(150)이 형성된다. 코어기판(30)의 통공(33) 내에는 스루홀(36)이 형성되고, 비아홀의 양단에는 커버도금층(37)이 배치된다. 상기 비아홀(160) 및 도체회로(158)의 상층에는 솔더레지스트층(70)이 형성되어 있고, 상기 솔더레지스트층(70)의 개구부(71)를 개재하여, 비아홀(160) 및 도체회로(158)에 범프(76U, 76D)가 형성된다.
*도 10 중에 도시한 것처럼, 다층프린트배선판(10)의 상면측의 땜납범프(76U)는 IC칩(90)의 랜드(92)에 접속된다. 또한, 칩콘덴서(98)가 실장된다. 한편, 하측의 땜납범프(76D)는 도터보드(94)의 랜드(96)로 접속된다.
여기에서, 코어기판(30)은 200∼600㎛로 형성되어 있다. 금속판의 두께는 15∼300㎛의 사이에서 형성된다. 층간절연층의 도체층의 두께는 5∼25㎛의 사이에서 형성되어도 좋다. 그러나, 금속층의 두께는 상술한 범위를 초과해도 된다. 상기 제 3 실시예에 있어서도 제 1 실시예와 동일한 효과가 있다.
(제 3 실시예-1)
도 9를 참조하여 상술한 제 3 실시예와 동일하지만, 다음과 같이 설정하였다.
코어기판의 두께: 550㎛ 코어기판의 전원층의 두께: 35㎛
층간절연층의 도체층의 두께: 15㎛
(제 3 실시예-2)
제 3 실시예와 동일하지만, 다음과 같이 설정하였다.
코어기판의 두께: 600㎛ 코어기판의 전원층의 두께: 55㎛
층간절연층의 도체층의 두께: 15㎛
(제 3 실시예-3)
제 3 실시예와 동일하지만, 다음과 같이 설정하였다.
코어기판의 두께: 550㎛ 코어기판의 전원층의 두께: 100㎛
층간절연층의 도체층의 두께: 10㎛
(제 3 실시예-4)
제 3 실시예와 동일하지만, 다음과 같이 설정하였다.
코어기판의 두께: 550㎛ 코어기판의 전원층의 두께: 180㎛
층간절연층의 도체층의 두께: 6㎛
(제 3 실시예-5)
제 3 실시예와 동일하지만, 다음과 같이 설정하였다.
코어기판의 두께: 550㎛ 코어기판의 전원층의 두께: 240㎛
층간절연층의 도체층의 두께: 6㎛
또한, 제 3 실시예에 있어서, 1＜(코어기판의 전원층의 도체층 두께/층간절연층의 도체층 두께)
Figure pat00054
40인 것을 적한한 예로 하고, (코어기판의 전원층의 도체층 두께/층간절연층의 도체층 두께)
Figure pat00055
1을 비교예로 하였다. 또, (코어기판의 전원층의 도체층 두께/층간절연층의 도체층 두께)＞40인 것을 참고예로 하였다.
[제 4 실시예] 3층코어기판
도 11 및 도 12를 참조하여 제 4 실시예에 관한 다층프린트배선판에 대해서 설명한다.
도 6을 참조하여 상술한 제 1 실시예에서는 코어기판이 단판으로 형성되어 있었다. 이것에 대해서, 제 4 실시예에 대해서는 코어기판이 적층판으로 되고, 적층판 내에 도체층이 형성된다.
도 11은 제 4 실시예에 관한 다층프린트배선판(10)의 단면도를, 도 12는 도 11에 도시한 다층프린트배선판(10)에 IC칩(90)을 부착하고, 도터보드(94)에 올려놓은 상태를 도시하고 있다. 도 11에 도시한 것처럼, 다층프린트배선판(10)에서는 코어기판(30)의 표면 및 이면에 도체회로(34), 도체층(34P)이 형성되고, 코어기판(30) 내에 도체층(24)이 형성된다. 도체층(34P) 및 다른 도체층(24)은 전원용의 플레인층으로서 형성된다. 도체층(34P)과 다른 도체층(24)은 도전포스트(26)에 의해 접속되어 있다. ( 이 경우의 도전포스트란, 스루홀, 비관통공 등의 비아홀(포함하는 블라인드스루홀, 블라인드비아홀) 스루홀 또는 비아홀을 도전성재료로 충전한 것을 의미한다.) 또한, 상기 도체층(34P)의 상에 비아홀(60) 및 도체회로(58)가 형성된 층간수지절연층(50)과, 비아홀(160) 및 도체회로(158)가 형성된 층간수지절연층(150)이 배치되어 있다. 상기 비아홀(160) 및 도체회로(158)의 상층에는 솔더레지스트층(70)이 형성되고, 상기 솔더레지스트층(70)의 개구부(71)를 개재하여, 비아홀(160) 및 도체회로(158)에 범프(76U, 76D)가 형성된다.
도 12에 도시한 것처럼, 다층프린트배선판(10)의 상면측의 땜납범프(76U)는 IC칩(90)의 랜드(92)로 접속된다. 또한, 칩콘덴서(98)가 실장된다. 한편, 하측의 땜납범프(76D)는 도터보드(94)에 접속된다.
여기에서, 코어기판(30) 상의 도체회로(34), 도체층(34P) 및 코어기판 내의 도체층(24)이 형성되고, 층간수지절연층(50) 상의 도체회로(58) 및 층간수지절연층(150) 상의 도체회로(158)가 형성되어 있다. 코어기판의 도체층(34P) 및 다른 도체층(24)의 두께는 1∼250㎛의 사이에서 형성되고, 코어기판 상에 형성된 전원층으로서의 역할을 하는 도체층의 두께는 1∼250㎛의 사이에서 형성된다. 이 경우의 도체층의 두께는 코어기판의 전원층 두께의 총합이다. 내층인 도체층(34), 표층인 도체층(24), 쌍방을 더한 두께라는 의미이다. 신호선의 역할을 하고 있는 것을 더한 것은 아니다. 이 제 4 실시예에 있어서도, 3층의 도체층(34P, 24)의 두께를 합친 것으로, 제 1 실시예와 동일한 효과를 얻는다. 전원층의 두께는 상술한 범위를 초과해도 된다.
또한, 제 4 실시예에 있어서, 1＜(코어기판의 전원층의 도체층 두께의 총합/층간절연층의 도체층 두께)
Figure pat00056
40인 것을 적한한 예로 하고, (코어기판의 전원층의 도체층 두께의 총합/층간절연층의 도체층 두께)
Figure pat00057
1을 비교예로 하였다. (코어기판의 전원층의 도체층 두께의 총합/층간절연층의 도체층 두께)＞40인 것을 참고예로 하였다.
(제 4 실시예-1)
도 11을 참조하여 상술한 제 4 실시예와 동일하지만, 다음과 같이 설정하였다.
코어기판의 도체층(전원층)의 두께: 15㎛
중간도체층(전원층)의 두께: 20㎛
코어기판의 전원층 두께의 합: 50㎛
층간절연층의 도체층 두께: 15㎛
(제 4 실시예-2)
제 4 실시예와 동일하지만, 다음과 같이 제조하였다.
코어기판의 도체층(전원층)의 두께: 20㎛
중간도체층(전원층)의 두께: 20㎛
코어기판의 전원층 두께의 합: 60㎛
층간절연층의 도체층 두께: 15㎛
(제 4 실시예-3)
제 4 실시예와 동일하지만, 다음과 같이 제조하였다.
코어기판의 도체층(전원층)의 두께: 25㎛
중간도체층(전원층)의 두께: 25㎛
코어기판의 전원층 두께의 합: 75㎛
층간절연층의 도체층 두께: 15㎛
(제 4 실시예-4)
제 4 실시예와 동일하지만, 다음과 같이 제조하였다.
코어기판의 도체층(전원층)의 두께: 50㎛
중간도체층(전원층)의 두께: 100㎛
코어기판의 전원층 두께의 합: 200㎛
층간절연층의 도체층 두께: 10㎛
(제 4 실시예-5)
제 4 실시예와 동일하지만, 다음과 같이 제조하였다.
코어기판의 도체층(전원층)의 두께: 55㎛
중간도체층(전원층)의 두께: 250㎛
코어기판의 전원층 두께의 합: 360㎛
층간절연층의 도체층 두께: 12㎛
(제 4 실시예-6)
제 4 실시예와 동일하지만, 다음과 같이 제조하였다.
코어기판의 도체층(전원층)의 두께: 55㎛
중간도체층(전원층)의 두께: 250㎛
코어기판의 전원층 두께의 합: 360㎛
층간절연층의 도체층 두께: 9㎛
[제 5 실시예] 다층코어기판
도 13∼도 18을 참조하여 본 발명의 제 5 실시예에 관한 다층프린트배선판에 대해서 설명한다.
먼저, 제 5 실시예에 관한 다층프린트배선판(10)의 구성에 대해서, 도 17, 도 18을 참조하여 설명한다. 도 17은 상기 다층프린트배선판(10)의 단면도를, 도 18은 도 17에 도시하는 다층프린트배선판(10)에 IC칩(90)을 장착하고, 도터보드(94)에 탑재한 상태를 나타내고 있다. 도 17에 도시한 것처럼, 다층프린트배선판(10)에서는 다층코어기판(30)을 사용하고 있다. 다층코어기판(30)의 표면측에 도체회로(34), 도체층(34P), 이면에 도체회로(34), 도체층(34E)이 형성되어 있다. 상측의 도체층(34P)은 전원용 플레인층으로서 형성되고, 하측의 도체층(34E)은 어스용의 플레인층으로서 형성된다. 또한, 다층코어기판(30)이 내부의 표면측에, 내층의 도체회로(16), 도체층(16E), 이면에 도체회로(16), 도체층(16P)이 형성된다. 상측의 도체층(16E)은 어스용의 플레인층으로서 형성되며, 하측의 도체층(16P)은 전원용의 플레인층으로서 형성된다. 전원용의 플레인층 간의 접속은 스루홀이나 비아홀에 의해 실행된다. 플레인층은 편측만의 단층이어도 되고, 2층 이상으로 배치한 것도 된다. 2층∼4층으로 형성되는 것이 바람직하다. 5층 이상에서는 전기적인 특성의 향상이 확인되어 있지 않은 것으로부터 그 이상으로 다층화하여도 그 효과는 4층과 동등한 정도이다. 특히, 2층으로 형성되는 경우가 다층코어기판의 강성일치라고 하는 점에 있어서, 기판의 신률이 일치되므로 굽힘이 발생하기 어렵게 된다. 그리고, 코어기판의 두께를 얇게 할 수 있기 때문에, 스루홀배선 길이를 짧게 할 수 있다. 다층코어기판(30)의 중앙에는 전기적으로 격절된 금속판(12)이 수용되어 있다.(상기 금속판(12)은 심재로서의 역할도 하고 있지만, 스루홀이나 비아홀 등의 전기적인 접속이 되어 있지 않다. 주로, 기판의 굽힘에 대한 강성을 향상시키는 것이다.) 상기 금속판(12)에 절연수지층(14)을 개재하여 표면측에, 내층의 도체회로(16), 도체층(16E), 이면에 도체회로(16), 도체층(16P)이 형성되고, 또한, 절연수지층(18)을 개재하여 표면측에 도체회로(34), 도체층(34P)이 형성되며, 이면에 도체회로(34), 도체층(34E)이 형성되어 있다. 다층코어기판(30)은 스루홀(36)을 개재하여 내층 및 표면측과 이면측의 접속이 가능하다.
다층코어기판(30)의 표면의 도체층(34P, 34E) 상에는 비아홀(60) 및 도체회로(58)가 형성된 층간수지절연층(50)과, 비아홀(160) 및 도체회로(158)가 형성된 층간수지절연층(150)이 배설되어 있다. 상기 비아홀(160) 및 도체회로(158)의 상층에는 솔더레지스트층(70)이 형성되어 있고, 상기 솔더레지스트층(70)의 개구부(71)를 개재하여, 비아홀(160) 및 도체회로(158)에 범프(76U, 76D)가 형성된다.
도 18 중에 도시한 것처럼, 다층프린트배선판(10)의 상면측의 땜납범프(76U)는 IC칩(90)의 랜드(92)로 접속된다. 또한, 칩콘덴서(98)가 실장된다. 한편, 하측의 외부단자(76D)는 도터보드(94)의 랜드(96)에 접속된다. 이 경우에 있어서 외부단자는 PGA, BGA, 땜납범프 등을 가리키고 있다.
여기서, 코어기판(30) 표층의 도체층(34P, 34E)은 두께 10∼60㎛로 형성되고, 내층의 도체층(16P, 16E)은 두께 10∼250㎛로 형성되고, 층간수지절연층(50) 상의 도체회로(58) 및 층간수지절연층(150) 상의 도체회로(158)는 5∼25㎛로 형성된다.
제 5 실시예의 다층프린트배선판에서는 코어기판(30)의 표층의 전원층(도체층)(34P), 도체층(34), 내층의 전원층(도체층)(16P), 도체층(16E) 및 금속판(12)을 두껍게 하는 것에 의해, 코어기판의 강도가 증가하고, 이것에 의해, 코어기판 자체를 얇게했다고 해도, 굽힘이나 발생한 응력을 기판자체에서 완화하는 것이 가능하다.
또, 도체층(34P, 34E, 16P, 16E)을 두껍게 하는 것에 의해, 도체자체의 체적을 증가시킬 수 있다. 상기 체적을 증가시키므로, 도체에서의 저항을 저감할 수 있다.
또한, 도체층(34P, 16P)을 전원층으로서 사용하므로, IC칩(90)으로의 전원 공급능력을 향상시킬 수 있다. 따라서, 상기 다층프린트기판 상에 IC칩을 실장한 때에, IC칩∼기판∼전원까지의 루프인덕턴스를 저감시킬 수 있다. 이 때문에, 초기동작에 대한 전원부족이 작아지므로, 전원부족이 일어나기 어렵고, 따라서, 보다 고주파영역인 IC칩을 실장했다고 해도, 초기기동에 대한 오동작이나 에러 등을 야기하는 경우가 없다. 또한, 도체층(34E, 16E)을 어스층으로서 사용하므로, IC칩의 신호, 전력공급에 노이즈가 중첩하지 않게 되고, 오동작이나 에러를 방지할 수 있다. 콘덴서를 실장하는 것에 의해, 콘덴서 내에 축적되어 있는 전원을 보조적으로 사용할 수 있으므로, 전원부족을 일으키기 어렵게 된다. 특히, IC칩의 직하에 배설시킨 것에 의해, 그 효과(전원부족을 일으키기 어렵게 하는 효과)는 현저하게 좋아진다. 그 이유로서 IC칩의 직하이면, 다층프린트배선판에서의 배선길이를 짧게 할 수 있기 때문이다.
제 5 실시예에서 다층코어기판(30)은 내층에 두꺼운 도체층(16P, 16E)을 가지고, 표면에 얇은 도체층(34P, 34E)를 가지며, 내층의 도체층(16P, 16E)과 표면의 도체층(34P, 34E)을 전원층용의 도체층, 어스용의 도체층으로서 사용한다. 즉, 내층측에 두꺼운 도체층(16P, 16E)을 배치하여도, 도체층을 덮는 수지층이 형성되어 있다. 따라서, 도체층이 기인되어 요철(凹凸)을 상쇄시키는 것으로 다층코어기판(30)의 표면을 평탄화할 수 있다. 때문에, 층간절연층(50, 150)의 도체층(58, 158)에 굴곡이 생기지 않도록, 다층코어기판(30)의 표면에 얇은 도체층(34P, 34E)을 배치하여도, 내층의 도체층(16P, 16E)으로 더한 두께로 코어의 도체층으로서 충분한 두께를 확보할 수 있다. 굴곡이 생기지 않기 때문에, 층간절연층 상의 도체층의 인피던스에 나쁜현상이 발생하지 않는다. 도체층(16P, 34P)을 전원층용의 도체층으로서, 도체층(16E, 34E)을 어스용의 도체층으로서 사용하는 것으로, 다층프린트배선판의 전기특성을 개선하는 것이 가능하다.
또한, 코어기판 내에서 도체층(34P)과 도체층(16P) 사이의 신호선(16)(도체층(16E)와 동층)을 배치하는 것으로 마이크로스트립 구조를 형성시킬 수 있다. 동일하게, 도체층(16E)과 도체층(34E) 사이의 신호선(16)(도체층(16P)과 동층)을 배치하는 것으로 마이크로스트립 구조를 형성시킬 수 있다. 마이크로스트립 구조를 형성시키는 것에 의해, 인덕턴스도 저하되고, 인피던스 일치를 실현할 수 있기 때문이다. 따라서, 전기특성도 안정화시킬 수 있다.
즉, 코어기판의 내층의 도체층(16P, 16E)의 두께를 층간절연층(50, 150) 상의 도체층(58, 158) 보다도 두껍게 한다. 이것에 의해, 다층코어기판(30)의 표면에 얇은 도체층(34E, 34P)을 배치하여도, 내층의 두꺼운 도체층(36P, 16E)으로 더한 것으로, 코어도체층으로서 충분한 두께를 확보할 수 있다. 그 비율은 1＜(코어의 내층의 도체층/층간절연층의 도체층)
Figure pat00058
40인 것이 바람직하다. 1.2
Figure pat00059
(코어의 내층의 도체층/층간절연층의 도체층)
Figure pat00060
30인 것이 또한 바람직하다.
다층코어기판(30)은 전기적으로 격절된 금속판(12)의 양면에 수지층(14)을 개재시켜 내층의 도체층(16P, 16E)이 상기 내층의 도체층(16P, 16E)의 외측에 수지층(18)을 개재시켜 표면의 도체층(34P, 34E)이 형성되어 구성된다. 중앙부에 전기적으로 격절된 금속판(12)을 배치하는 것으로, 충분한 기계적 강도를 확보할 수 있다. 또한, 금속판(12)의 양면에 수지층(14)을 개재시켜 내층의 도체층(16P, 16E)을 형성하는 데, 상기 내층의 도체층(16P, 16E)의 외측에 수지층(18)을 개재시켜 표면의 도체층(34P, 34E)을 형성하는 것으로 금속판(12)의 양면으로 대칭성을 갖게 하여, 히트사이클 등에 있어서, 굽힘, 굴곡이 발생하는 것을 방지한다.
도 19는 제 5 실시예의 변형례를 도시하고 있다. 상기 변형례에서는 IC칩(90)의 직하에 콘덴서(98)를 배치하고 있다. 따라서, IC칩(90)과 콘덴서(98)의 거리가 가깝고, IC칩(90)으로 공급하는 전원의 전압강하를 방지할 수 있다.
계속해서, 도 17에 도시하는 다층프린트배선판(10)의 제조방법에 대해서 도 13∼도 18을 참조하여 설명한다.
(1)〈금속층의 형성공정〉
도 13(A)에 도시하는 두께 20∼400㎛ 사이의 내층금속층(금속판)(12)에 표리를 관통하는 개구(12a)를 형성한다(도 13(B)). 제 5 실시예에서는 20㎛인 금속판을 사용하였다. 금속판의 재질로서는 동, 니켈, 아연, 알루미늄, 철 등의 금속이 배합되어 있는 것을 사용할 수 있다. 그리고, 저열팽창계수의 36합금이나 42합금을 사용하면, 코어기판의 열팽창계수를 IC의 열팽창계수에 근접하는 것이 가능하게 되므로, 열스트레스를 저감시킬 수 있다. 개구(12a)는 펀칭, 에칭, 드릴링, 레이저 등에 의해 천공한다. 경우에 따라서는, 개구(12a)를 형성한 금속층(12)의 전면에 전해도금, 무전해도금, 치환도금, 스패트에 의해, 금속막(13)을 피복해도 된다(도 13(C)). 또한, 금속판(12)은 단층이라도, 2층 이상의 복수층이라도 된다. 또, 금속막(13)은 개구(12a)의 각부(角部)에 있어서, 곡면을 형성하는 쪽이 바람직하다. 따라서, 응력이 집중하는 포인트가 없게 되고, 그 주변에서의 크랙 등의 나쁜 상태가 발생하기 어렵다. 또한, 금속판(12)은 코어기판 내에 내장하지 않아도 된다.
(2)〈내층절연층 및 도체층의 형성공정〉
금속층(12) 전체를 덮고, 개구(12a) 내부를 충전하기 위해, 절연수지를 사용한다. 형성방법으로서는, 예를들면, 두께 30∼200㎛ 정도의 B스테이지 형상의 수지 필름에 금속판(12)을 끼우고(도 13(D)), 또한, 그 외측에 12∼275㎛의 동박을 적층하고나서, 열압착하여 경화시켜 절연수지층(14) 및 도체층(16)을 형성할 수 있다(도 13(E)). 경우에 따라서는, 도포, 도포와 필름 압착의 혼합, 내지는 개구 부분만을 도포하고나서, 필름으로 형성하여도 된다.
재료로서는 폴리이미드수지, 에폭시수지, 페놀수지, BT수지 등의 열경화성수지를 글래스크로스, 아라미드부직포 등의 심재에 함침시킨 프리프래그를 사용하는 것이 바람직하다. 이외에도 수지를 사용해도 된다. 제 5 실시예로서는 50㎛의 프리프래그를 사용하였다.
도체층(16)을 형성하는 방법은 금속박 상에 도금 등으로 형성해도 된다.
(3)〈내층금속층의 회로형성공정〉
2층 이상으로 해도 된다. 아디티브법에 의해 금속층을 형성해도 된다. 텐팅법, 에칭공정 등을 거쳐, 내층금속층(16)에서 내층도체층(16, 16P, 16E)을 형성시켰다(도 13(F)). 이때 내층도체층의 두께는 10∼250㎛로 형성시켰다. 그러나, 상술한 범위를 초과해도 된다. 또한, 제 5 실시예에서는 내층의 전원용의 도체층 두께는 25㎛이다. 상기 회로형성공정에 있어서, 코어기판의 절연신뢰성을 평가하도록, 테스트패턴(코어기판의 절연저항평가용 패턴)으로서, 도체폭/도체 사이의 간격=150㎛/150㎛의 절연저항측정용의 빗살패턴을 형성하였다. 이때, 도 17에 도시한 것처럼, IC의 전원과 전기적으로 접속하고 있는 전원용스루홀(36PTH)이 내층회로의 그랜드층(16E)을 관통할 때, 전원용스루홀로부터 연장되는 배선패턴을 갖지 않아도 된다. 이하, 이러한 스루홀을 더미랜드를 구비하지 않은 전원용 스루홀이라고 한다. 마찬가지로, IC의 그랜드와 전기적으로 접속하고 있는 그랜드용 스루홀(36ETH)도, 내층회로의 전원층(16P)을 관통할 때, 그랜드용스루홀로부터 연장되는 배선패턴을 구비하지 않아도 된다. 이하, 이러한 스루홀을 더미랜드를 구비하지 않은 그랜드용 스루홀이라고 한다. 또, 양자를 합쳐서 단지 더미랜드를 구비하지 않은 스루홀이라고 한다. 이러한 구조로 하는 것으로, 스루홀 피치를 좁게 할 수 있다. 또한, 스루홀과 내층회로 사이의 간격이 좁은 피치가 되기 때문에, 상호인덕턴스가 감소한다. 여기서, 더미랜드를 구비하지 않은 스루홀의 경우, X3-X3부의 횡단면을 도 38(A)에 도시한다. 참고로 더미랜드를 구비하는 경우의 X3-X3부의 횡단면을 도 38(B)에 도시한다. 더미랜드를 갖지 않은 스루홀로 하는 것으로 스루홀 피치나 스루홀(36PTH)과 그랜드층(16E) 사이의 간격이 좁아지는 것을 알았다. 또, 그랜드층(16E)의 형성영역이 증가하는 것도 알았다. 여기서, 35는 스루홀(36PTH)과 그랜드층(16E)의 절연을 확보하기 위한 스페이스이고, 36L은 스루홀랜드(더미랜드)이다.
(4)〈외층절연층 및 도체층의 형성공정〉
내층도체층(16, 16P, 16E)의 전체를 덮고, 상기 회로 사이의 극간을 충전하기 위해, 절연수지를 사용한다. 형성방법으로서는 상기 (3)까지 형성한 도중의 기판 양면에, 예로써, 두께 30∼400㎛ 정도의 B스테이지 형상의 수지필름(도 14(A)), 두께 10∼275㎛인 금속박의 순서로 적층한 후, 열압착하고 나서, 경화시켜, 코어기판의 외층절연수지층(18) 및 코어기판 최외도체층(34α)을 형성시킨다(도 14(B)). 경우에 따라서는, 도포, 도포와 필름압착의 혼합, 또는 개구 부분만을 도포하고, 그 후, 필름으로 형성해도 된다. 가압하는 것으로 표면을 평탄하게 할 수 있다. 또, 글래스크로스, 아라미드부직포를 심재로 하는 B스테이지의 프리프래그를 사용해도 된다. 제 5 실시예에서는 200㎛ 두께의 프리프래그를 사용하였다. 금속박을 형성시킨 이외의 방법으로서, 편면동장적층판을 적층시킨다. 금속박 상에 도금 등으로 2층 이상으로 해도 된다. 아디티브법에 의해 금속층을 형성해도 된다.
(5)〈스루홀의 형성공정〉
기판의 표리를 관통하는 개구경 50∼400㎛인 스루홀용 통공(36α)을 형성한다(도 14(C)). 형성방법으로서는 드릴, 레이저 또는 레이저와 드릴의 복합에 의해 형성시킨다(최외층의 절연층 개구를 레이저로 실행하고, 경우에 따라서는, 상기 레이저의 개구를 타겟 마크로서 사용하여, 이후, 드릴로 개구하여 관통시킨다). 형상으로서는 직선형상의 측벽을 가지는 것이 바람직하다. 경우에 따라서는, 테이퍼 형상이어도 된다.
스루홀의 도전성을 확보하기 위해, 스루홀용 통공(36α) 내에 도금막(22)을 형성하고, 표면을 조화(粗化)한 후(도 4(D)), 충전수지(23)를 충전하는 것이 바람직하다(도 14(E)). 충전수지로서는 전기적으로 절연되어 있는 수지재료, (예를 들면, 수지성분, 경화제, 입자 등이 함유되어 있는 것), 금속입자에 의한 전기적인 접속을 실행하고 있는 도전성 재료(예를 들면, 금, 동 등의 금속입자, 수지재료, 경화제 등이 함유되어 있는 것.)의 어느 쪽을 사용할 수 있다. 충전 후, 가건조하여, 기판표면의 전해동도금막(22) 상에 부착된 여분의 충전수지를 연마하여 제거하고, 150℃에서 1시간 건조하여 완전 경화시켰다.
도금으로서는, 전해도금, 무전해도금, 패널도금(무전해도금과 전해도금) 등을 사용할 수 있다. 금속으로서는 동, 니켈, 코발트, 인, 등이 함유된 것으로 형성된 것이다. 도금금속의 두께로서는, 5∼30㎛의 사이에서 형성되는 것이 바람직하다.
스루홀용 통공(36α) 내에 충전되는 충전수지(23)는 수지재료, 경화제, 입자 등으로 되는 것을 절연재료로 사용하는 것이 바람직하다. 입자로서는, 실리카, 알루미나 등의 무기입자, 금, 은, 동 등의 금속입자, 수지입자 등의 단독 또는 복합으로 배합시킨다. 입경이 0.1∼5㎛인 것을 동일경(동일지름) 또는, 복합경(복합지름)의 것이 혼합된 것을 사용할 수 있다. 수지재료로서는, 에폭시수지(예를 들면, 비스페놀형 에폭시수지, 노보락형 에폭시수지 등), 페놀수지 등의 열경화성수지, 감광성을 가지는 자외선 경화수지, 열가소성수지 등이 단일 또는 혼합된 것을 사용할 수 있다. 경화제로서는 이미다졸계 경화제, 아민계 경화제 등을 사용할 수 있다. 이외에도 경화안정제, 반응안정제, 입자 등이 함유되어도 된다. 도전성 재료를 사용해도 된다. 이 경우에는 금속입자, 수지성분, 경화제 등으로 되는 것이 도전성 재료인 도전성 페이스트가 된다. 경우에 따라서는, 땜납, 절연수지 등의 절연재료의 표층에 도전성을 가지는 금속막을 형성한 것 등을 사용해도 된다. 도금으로 스루홀용 통공(36α) 내부를 충전하는 것도 가능하다. 도전성 페이스트는 경화수축이 되므로, 표층에 요부(凹部)를 형성해버리기 때문이다.
(6)〈최외층의 도체회로의 형성공정〉
전체에 도금막을 피복하는 것으로, 스루홀(36)의 직상에 커버도금(25)을 형성하여도 된다(도 15(A)). 이후, 텐팅법, 에칭 공정 등을 거쳐, 외층의 도체회로(34, 34P, 34E)를 형성한다(도 15(B)). 따라서, 다층코어기판(30)을 완성한다. 또한, 제 5 실시예에서는 다층코어기판의 표면의 전원용 도체층의 두께는 15㎛이다.
이때, 도시되어 있지 않지만, 다층코어기판의 내층의 도체층(16) 등과의 전기접속을 비아홀이나 블라인드 스루홀, 블라인드 비아홀에 의해 실행되어도 된다.
(7) 도체회로(34)를 형성한 다층코어기판(30)을 흑화처리, 및, 환원처리를 하여, 도체회로(34), 도체층(34P, 34E)의 전표면에 조화면(粗化面)(34β)을 형성한다(도 15(C)).
(8) 다층코어기판(30)의 도체회로 비형성부에 수지충전재(40)의 층을 형성한다(도 4(A)).
(9) 상기 처리를 종료한 기판의 편면을 벨트샌드 등의 연마에 의해, 도체층(34P, 34E)의 외연부에 수지충전재(40)가 잔류하지 않도록 연마하고, 다음으로, 상기 연마에 의한 흠집을 제거하기 위해, 도체층(34P, 34E)의 전표면(스루홀의 랜드 표면을 포함)에 버프 등으로 또한 연마를 실시하였다. 이러한 일련의 연마를 기판의 다른 쪽 면에 대해서도 동일하게 하였다. 다음으로, 100℃에서 1시간, 150℃에서 1시간의 가열처리를 실시하여 수지충전재(40)를 경화하였다(도 16(B)). 이것에 의해, 4층의 다층코어기판이 완성되었다.
또한, 도체회로 사이의 수지충전을 실행하지 않아도 된다. 이 경우에는, 층간절연층 등의 수지층으로 절연층의 형성과 도체회로 사이의 충전을 실행한다.
(10) 상기 다층코어기판(30)에 에칭액을 기판의 양면에 스프레이로 분사하여, 도체회로(34), 도체층(34P, 34E)의 표면과 스루홀(36)의 랜드 표면을 에칭 등에 의해, 도체회로의 전표면에 조화면(36β)을 형성하였다(도 16(C)). 이후의 공정은 도 3∼도 7을 참조하여 상술한 제 1 실시예와 동일하기 때문에 설명을 생략한다. 또한, 도 3(B)에 있어서, 층간절연층(50) 상의 일부에 다층코어기판의 도체층에 의해 발생하는 층간절연층의 굴곡의 영향을 평가하기 위해, 도금 형성 후의 배선패턴(최소선간, 선폭형성능력평가 패턴)이 도체폭/도체 사이의 간격=5/5㎛, 7.5/7.5㎛, 10/10㎛, 12.5/12.5㎛, 15/15㎛가 되도록 도금레지스트(54)를 형성하였다. 도금레지스트의 두께는 10∼30㎛의 사이값을 사용하였다.
또한, 제 5 실시예에 있어서, 1＜(코어기판의 전원용 도체층의 두께 합/층간절연층의 도체층 두께)
Figure pat00061
40인 것을 적합한 예로 하고, (코어기판의 전원용 도체층의 두께의 합/층간절연층의 도체층 두께)
Figure pat00062
1을 비교예로 하였다. 그리고, (코어기판의 전원용 도체층의 두께의 합/층간절연층의 도체층 두께)＞40인 것을 참고예로 하였다.
(제 5 실시예-1)
도 17을 참조하여 상술한 제 5 실시예와 동일하지만, 다음과 같이 설정하였다.
코어기판의 내층의 도체층의 두께: 50㎛
표층의 도체층의 두께: 20㎛
코어기판의 도체회로의 두께의 합: 100㎛
층간절연층의 도체층 두께: 15㎛
도 17에서는 코어기판의 도체층을 전원층과 그랜드층을 교호로 배치하였지만, 제 5 실시예-1은 내층의 도체층과 표층의 도체층으로 전원층의 역할을 한다. 그러나, 표층의 도체층의 면적은 랜드 정도이므로, 내층의 도체층과 비교하면 면적이 작으므로, 전원전압을 회복시키는 효과는 상쇄되어 버렸다. 따라서, 코어기판의 도체층이 두께의 합은 내층의 2층인 도체층을 더한 것이다.
(제 5 실시예-2)
내층의 도체층과 표층이 도체층으로 전원층의 역할을 한다. 표층, 내층의 각 1층씩에서 스루홀에 의해 전기적인 접속이 된다.
코어기판의 내층의 도체층의 두께: 60㎛
외층의 도체층의 두께: 20㎛
코어기판의 도체회로의 두께의 합: 80㎛
층간절연층의 도체층 두께: 15㎛
*내층의 도체층과 표층의 도체층이고, 각 1층씩 전원층의 역할을 한다. 표층의 도체층의 면적은 내층의 도체층의 면적과 동일하였다. 전원전압을 회복시키는 효과를 가진다. 따라서, 코어기판의 도체층의 두께의 합은 내층의 도체층과 표층이 도체층을 더한 것이다.
(제 5 실시예-3)
내층의 도체층과 표층이 도체층으로 전원층의 역할을 한다. 표층, 내층의 각 1층씩에서 스루홀에 의해 전기적인 접속이 된다.
코어기판의 내층의 도체층의 두께: 150㎛
외층의 도체층의 두께: 20㎛
코어기판의 도체회로의 두께의 합: 150㎛
층간절연층의 도체층 두께: 15㎛
내층의 도체층과 표층의 도체층이고, 전원층의 역할을 한다. 그러나, 표층의 도체층의 면적은 랜드 정도이므로, 내층의 도체층과 비교하면 면적이 작으므로 전원전압을 회복시키는 효과는 상쇄되어 버렸다. 따라서, 코어기판의 도체층의 두께의 합은 내층 1층의 도체층의 두께이다.
(제 5 실시예-4)
제 5 실시예-1과 동일하지만, 다음과 같이 제조하였다.
코어기판의 내층의 도체층(전원층)의 두께: 100㎛
표층의 도체층(전원층)의 두께: 20㎛
코어기판의 도체회로의 두께의 합: 200㎛
층간절연층의 도체층 두께: 10㎛
코어기판의 도체회로의 두께 합은 내층의 도체층을 더한 것이다.
(제 5 실시예-5)
제 5 실시예-1과 동일하지만, 다음과 같이 제조하였다.
코어기판의 내층의 도체층(전원층)의 두께: 120㎛
표층의 도체층(전원층)의 두께: 20㎛
코어기판의 도체회로의 두께의 합: 240㎛
층간절연층의 도체층 두께: 8㎛
코어기판의 도체회로의 두께 합은 내층의 도체층을 더한 것이다.
(제 5 실시예-6)
제 5 실시예-2와 동일하지만, 다음과 같이 제조하였다.
코어기판의 내층의 도체층(전원층)의 두께: 250㎛
표층의 도체층(전원층)의 두께: 50㎛
코어기판의 도체회로의 두께의 합: 300㎛
층간절연층의 도체층 두께: 7.5㎛
[제 6 실시예] 콘덴서내장코어기판
도 20 및 도 21을 참조하여 제 6 실시예에 관한 다층프린트배선판에 대해서 설명한다.
제 6 실시예의 다층프린트배선판에서는 코어기판(30)에 칩콘덴서(20)가 내장된다.
도 20은 제 6 실시예에 관한 다층프린트배선판(10)의 단면도를, 도 21은 도 20에 도시한 다층프린트배선판(10)에 IC칩(90)을 부착한 상태를 도시하고 있다. 도 20에 도시한 것처럼, 다층프린트배선판(10)에서는 코어기판(30)이 수지기판(30A) 및 수지층(30B)으로 된다. 수지기판(30A)에는 콘덴서(20)를 수용하기 위한 개구(31)가 형성되어 있다. 콘덴서(20)의 전극은 수지층(30B)에 형성된 비아홀(33)에 의해 접속된다. 코어기판(30)의 상면에는 도체회로(34) 및 전원층을 형성하는 도체층(34P)이 형성되고, 또, 코어기판(30)의 양면에는 비아홀(60) 및 도체회로(58)가 배치된 층간수지절연층(50)이 형성된다. 코어기판(30)에는 스루홀(36)이 형성되어 있다. 층간수지절연층(50)의 상층에는 솔더레지스트층(70)이 형성되어 있고, 상기 솔더레지스트층(70)의 개구부(71)를 개재하여, 비아홀(60) 및 도체회로(58)에 범프(76U, 76D)가 형성된다.
도 21 중에 도시한 것처럼, 다층프린트배선판(10)의 상면측의 땜납범프(76U)는 IC칩(90)의 랜드(92)에 접속된다. 또한, 칩콘덴서(98)가 실장된다. 한편, 하측의 땜납범프에 접속용 도전성접속핀(99)이 장착된다.
그리고, 도체층(34E)은 30㎛로 형성된다. 상기 제 6 실시예에 있어서는 코어기판(30) 내에 콘덴서(20)를 내장하기 위해, 제 1 실시예를 상회하는 효과를 얻을 수 있다.
(제 6 실시예-1)
도 20을 참조하여 상술한 제 6 실시예와 동일하지만, 다음과 같이 설정한다.
코어기판의 도체층의 두께: 30㎛
코어기판의 전원층의 두께: 30㎛
층간절연층의 도체층의 두께: 15㎛
(제 6 실시예-2)
제 6 실시예와 동일하지만, 다음과 같이 설정한다.
코어기판의 도체층의 두께: 55㎛
코어기판의 전원층의 두께: 55㎛
층간절연층의 도체층의 두께:15㎛
(제 6 실시예-3)
코어기판의 도체층의 두께: 75㎛
코어기판의 전원층의 두께: 75㎛
층간절연층의 도체층의 두께:15㎛
(제 6 실시예-4)
제 6 실시예-1과 동일하지만, 다음과 같이 설정한다.
코어기판의 도체층(전원층)의 두께: 180㎛
층간절연층의 도체층의 두께: 6.0㎛
(비교예)
제 1 실시예∼제 5 실시예에 있어서, (코어기판의 전원용의 도체층 두께의 합/층간절연층의 도체층 두께)
Figure pat00063
1을 제 1 비교예∼제 5 비교예로 하였다. 그 실시예로서, 코어기판의 전원용의 도체층 두께의 합: 15㎛, 층간절연층의 도체층의 두께: 15㎛로 설정하였다.
(참고예)
제 1 실시예∼제 5 실시예에 있어서, (코어기판의 전원용의 도체층 두께의 합/층간절연층의 도체층 두께)＞40을 제 1 참고예∼제 5 참고예로 하였다. 그 실시예로서, 코어기판의 전원용의 도체층 두께의 합: 415㎛, 층간절연층의 도체층의 두께: 10㎛로 설정하였다.
각각의 실시예와 비교예 그리고 참고예의 기판에 주파수 3.1GHz인 IC칩을 실장하여, 동일량의 전원을 공급하여, 기동시킨 때의 전압이 강하한 양을 측정하였다. 이때의 전압강하의 값을 나타낸다. 전원전압 1.0V인 때의 변동된 전압강하량의 값이다. IC칩의 전압은 상기 전압을 측정할 수 있는 회로를 프린트배선판에 형성하여 실행하였다.
또, 각각의 실시예와 비교예 그리고 참고예의 바이어스 고온고습 조건(온도 130℃, 습도 85%, 2V 인가)하에 있어서 신뢰성 시험을 실시하였다. 시험시간은 100hr, 300hr, 500hr, 1000hr으로 실시하고, IC의 오동작 유무, 코어의 도체층의 비어접속오픈의 유무에 대해서 각각의 실시예 및 비교예에 대해서 검증을 하였다. 이 결과를 도 25, 도 26 중 도표로 도시한다. 또한, 전원전압 1.0V인 때, 변동허용범위가 ±10%(3회째의 전압강하량)이면, 전압의 거동이 안정하게 되고, IC칩의 오동작 등을 일으키지 않는다. 결국, 이 경우, 전압강하량이 0.1V 이내이면, 전압 강하에 의한 IC칩으로의 오동작 등을 야기시키지 않게 된다.
도 25, 도 26에서, 적합한 예로 작성한 것은 IC칩의 오동작이나, 오픈 등이 되기 어렵다. 결국, 전기접속성과 신뢰성이 확보된다.
비교예에서는 IC칩의 오동작을 일으켜 버리기 때문에, 전기접속성에 문제가 있고, 도체의 두께가 얇기 때문에, 신뢰성시험 하에서 발생한 응력을 완충하지 않고, 비어접속부에서 박피현상이 발생하였다. 따라서, 신뢰성이 저하되어 버렸다. 그러나, 코어기판의 전원층 두께의 합/층가절연층의 도체층 두께의 비 1.2를 초과하면, 그 효과가 나타난다.
코어기판의 전원층 두께의 합/ 층간절연층의 도체층 두께의 비 40을 초과하면(참고예), 상층의 도체회로에 대한 나쁜 현상(예를 들면, 상층의 도체회로에 응력의 발생이나 굴곡에 의한 밀착성 저하를 야기시키는 등) 때문에, 신뢰성이 저하되어 버렸다.
시험의 결과에서도 전기특성과 신뢰성의 요인을 만족하는 것은, 1＜(코어기판의 도체층 두께의 합/층간절연층의 도체층 두께)
Figure pat00064
40인 경우가 된다.
제 1 실시예-6∼10에 관한 결과가 도 25, 26에 없지만 제 1 실험례-1∼5와 같았다.
[제 7 실시예]
도 27에 제 7 실시예에 관한 다층프린트배선판의 단면도를 도시한다. 제 7 실시예에서는 제 5 실시예에 대한 도 13(F)에 있어서, 코어기판의 내층도체층(16E, 16P)를 형성할 때, 스프레이압, 에칭시간 등의 에칭 조건을 변화시키거나, 스프레이식 에칭장치에서 하면만을 사용하여 에칭하는 등에 의해, 도체층(16E, 16P)의 측면을 직선상의 테이퍼 또는 R면 형상의 테이퍼로 하고, 도체층의 측면의 상단과 하단을 잇는 직선과 코어기판이 이루는 각도
Figure pat00065
(도 27(A) 중에 도시한 도체층(16)의 원(b) 부분의 확대인 도 27(B): 직선 형상의 테이퍼, 도 27(C): R면 형상의 테이퍼, 참조)를 이하의 제 7 실시예-1∼제 7 실시예-9에서 처럼 조정하였다. 또한, 제 7 실시예-1∼제 7 실시예-6의 각각이 단면의
Figure pat00066
및 그 형상(직선 형상의 테이퍼 또는 R면 형상의 테이퍼)은 내층도체의 종단면이 관찰될 수 있도록 연마하고, ×100∼×1000인 현미경으로 단면을 관찰한 실측값이다.
[제 7 실시예-1]
tan
Figure pat00067
를 2로, 형상을 R면 형상의 테이퍼로 조정하였다.
[제 7 실시예-2]
tan
Figure pat00068
를 2.8로, 형상을 R면 형상의 테이퍼로 조정하였다.
[제 7 실시예-3]
tan
Figure pat00069
를 3.5로, 형상을 R면 형상의 테이퍼로 조정하였다.
[제 7 실시예-4]
tan
Figure pat00070
를 53으로, 형상을 R면 형상의 테이퍼로 조정하였다.
[제 7 실시예-5]
tan
Figure pat00071
를 55로, 형상을 R면 형상의 테이퍼로 조정하였다.
[제 7 실시예-6]
tan
Figure pat00072
를 57로, 형상을 R면 형상의 테이퍼로 조정하였다.
[제 7 실시예-7]
tan
Figure pat00073
를 2.8로, 형상을 직선 형상의 테이퍼로 조정하였다.
[제 7 실시예-8]
tan
Figure pat00074
를 53으로, 형상을 직선 형상의 테이퍼로 조정하였다.
[제 7 실시예-9]
tan
Figure pat00075
를 57로, 형상을 직선 형상의 테이퍼로 조정하였다.
그리고, 제 7 실시예-1∼제 7 실시예-6의 다층프린트배선판에 대해서 하기의 조건 시간(회수)인 HAST 시험과 히트사이클 시험을 실시하였다. 제 7 실시예-7, 8, 9의 다층프린트배선판에 대해서는 히트사이클시험만을 실시하였다. 이 결과를 도 28 중의 도표에 나타낸다. 또, 횡축에 tan
Figure pat00076
, 종축에 절연저항 및 저항률 변화를 나타낸 그래프를 도 29로 도시한다.
HAST 시험의 조건 및 시간
조건: 85℃×85%×3.3V
시간: 115hr
시험 후의 절연저항이
Figure pat00077
Ω 이상인 것을 합격으로 하였다.
히트사이클 시험
조건: -55℃×5분↔125℃×5분
회수: 1000회
시험 후의 저항률 변화가 ±10% 이내인 것을 합격으로 하였다. 또한, 측정은 후술하는 제 8 실시예와 동일하다.
도 28 및 도 29의 결과에서, 가 2.8＜tan
Figure pat00079
＜55인 관계식을 만족하는 때에, 절연신뢰성과 접속신뢰성을 함께 만족하는 것을 알았다.
HAST 시험 후의 제 7 실시예-1의 다층프린트배선판과 히트사이클 시험 후의 제 7실시예-6의 다층프린트배선판을 해석하였다.
제 7 실시예-6에 있어서는 다층코어기판이 내층의 도체층 측벽과 절연수지와의 계면을 기점으로 하여 크랙이나, 그 계면에서 박리가 원인이 되어, 저항 상승이 일어나고 있는 현상을 알았다.
제 7 실시예-1에 있어서는 다층코어기판의 내층의 도체층의 보텀에 대한 도체층간(절연층 상)에 에칭후에 남은 동이 점으로 존재하는 것이 원인이 되어, 절연저항의 저하가 일어나고 있었던 것을 알았다.
Figure pat00080
가 2.8＜tan
Figure pat00081
＜55를 만족하면, 절연신뢰성이나 접속신뢰성도 향상하는 것을 알았다.
또, 도 28의 제 7 실시예-2, 4, 6(도 27(C): R면 형상의 테이퍼)과 제 7 실시예-7∼제 7 실시예-9(도 27(B): 직선 형상의 테이퍼)와의 비교에 의해, 도체층의 측면의 형상은 직선 형상인 테이퍼 보다 R면 형상의 테이퍼 쪽이 접속신뢰성이 우수한 것을 알았다. 이것은 R면 형상으로 한 쪽이 도체층의 측면과 절연수지와의 밀착강도가 증가하는 것과 응력이 분산되기 때문에, 크랙이나 박리가 보다 발생하기 어렵기 때문이라고 생각된다.
[제 8 실시예]
제 8 실시예는 제 5 실시예에 준하여, 도 13(F)에 있어서, 코어기판의 내층도체층(16E, 16P)의 회로형성을 다음과 같이 실행하였다. 이른바, 텐팅법으로서, 에칭액의 주성분을 제2염화동으로 하고, 컨베이어로 에칭 영역으로 반송된 기판에, 상기 에칭액을 노즐(기판에서 일정 거리 떨어져서 상하로 설치)로 스프레이 분사하여 실행하였다. 에칭방법이나 에칭 조건을 변경하거나, 주성분에 억제제를 첨가하여, 테이퍼 형상이나 도체층의 측면의 각도를 이하의 제 8 실시예-1∼제 8 실시예-30과 같이 조정하였다. 또한, 제 8 실시예-1∼제 8 실시예-30의 각각의
Figure pat00082
및 그 형상(직선 형상의 테이퍼 또는 R면 형상의 테이퍼)은 내층도체의 종단면이 관찰되도록 연마하고, ×100∼×1000의 눈금이 표시된 현미경으로 단면관찰한 실측값이다. 또한, 단면관찰은 제품과는 구별하여 동일 조건에서 작성한 도체층의 측면형상관찰용기판으로 실행하였다. 측정수는 1제품을 4분할하고, 각각으로부터 랜덤에 2점씩 측정하였다(합계 8데이터).
또, 각각의 실시예에 있어서, 다층코어 제작 시의 도 13(E)에 있어서, 동박의 두께를 변경하여 내층도체층의 두께를 바꾸었다.
상술한 억제제란, 동에 흡착하여 동이 기판과 수평방향으로 에칭(사이드에칭)되는 것을 억제하는 첨가제이며, 상술한
Figure pat00083
를 크게 하는 것이 가능하다. 상기 억제제로서는 벤조트리아졸 등이 있으며, 그 농도에 의해 사이드 에칭을 억제하는 경우를 제어할 수 있다. 벤조트리아졸을 고농도로 첨가하는 데는, 계면활성제(양성계면활성제:알킬디메틸아미노초산베타인 및 비이온성 계면활성제: 폴리옥시에틸렌알킬에테르)를 동시에 첨가하는 것으로 가능하며, 도체층의 측면이 보다 수직에 근접하는 형상이 된다.
[제 8 실시예-1]
내층도체층의 두께: 30㎛
도 15(B)의 34, 34P, 34E의 도체두께: 20㎛로 하였다.
에칭액으로 억제제 첨가.
억제제: 첨가 없음
에칭방법
사용된 노즐: 풀콘노즐(방사상으로 스프레이 분사하는 노즐)
노즐의 요동(헤드의 흔들림): 있음
사용된 노즐: 하면만
제 8 실시에-1에서는 무첨가제의 에칭액을 풀콘노즐로 방사상으로 헤드를 요동시켜 스프레이한 것으로, 도체층의 측면은 R면인 테이퍼 형상이 되고, tan
Figure pat00084
는 1.6∼2.5이었다(8 데이터 중 최소값∼최대값).
[제 8 실시예-2]
제 8 실시예-1에 있어서, 내층도체 두께를 30㎛에서 45㎛로 변경하였다. 이외는 동일하다.
도체층의 측면형상과
Figure pat00085
의 측정결과
테이퍼의 형상:R면
tan
Figure pat00086
: 1.4∼2.1(8데이터 중의 최소값∼최대값)
[제 8 실시예-3]
제 8 실시예-1에 있어서, 내층도체 두께를 30㎛에서 60㎛로 변경하였다. 이외에는 동일하다.
도체층의 측면형상과
Figure pat00087
의 측정결과
테이퍼의 형상: R면
tan
Figure pat00088
: 1.4∼2.1(8 데이터 중의 최소값∼최대값)
[제 8 실시예-4]
제 8 실시예-1에 있어서, 내층도체두께를 30㎛에서 100㎛로 변경하였다. 이외에는 동일하다.
도체층의 측면형상과
Figure pat00089
의 측정결과
테이퍼의 형상: R면
tan
Figure pat00090
: 1.3∼1.9(8 데이터 중의 최소값∼최대값)
[제 8 실시예-5]
제 8 실시예-1에 있어서, 내층도체두께를 30㎛에서 125㎛로 변경하고, 도 14(A)의 프리프래그의 두께를 225㎛로 하였다. 이외에는 동일하다.
도체층의 측면형상과
Figure pat00091
의 측정결과
테이퍼의 형상: R면
tan
Figure pat00092
: 1.3∼1.9(8 데이터 중의 최소값∼최대값)
「제 8 실시예-6」
제 8 실시예-1에 있어서, 내층도체두께를 30㎛에서 150㎛로 변경하고, 도 14(A)의 프리플래그의 두께를 250㎛로 하였다. 이외에는 동일하다.
도체층의 측면형상과
Figure pat00093
의 측정결과
테이퍼의 형상: R면
tan
Figure pat00094
: 1.2∼1.7(8 데이터 중의 최소값∼최대값)
「제 8 실시예-7」
내층도체층의 두께: 30㎛
도 15(B)의 34, 34P, 34E의 도체두께: 20㎛로 하였다.
*에칭액으로 억제제 첨가
억제제: 벤조트리아졸(BTA)을 1200ppm, 계면활성제를 450ppm 첨가하였다.
에칭방법
사용된 노즐: 슬릿노즐(직선상으로 스프레이 분사하는 노즐)
노즐의 요동(헤드의 흔들림): 없음
사용된 노즐: 상면만
제 8 실시예-1에서는 무첨가제의 에칭액을 풀콘노즐로 방사상으로 헤드를 요동시켜 스프레이한 것으로, 도체층의 측면은 R면인 테이퍼 형상이 되고, tan
Figure pat00095
는 1.6∼2.5이었다(8 데이터 중 최소값∼최대값).
제 8 실시예-7에서는 에칭액에 억제제를 첨가하여, 슬릿노즐로 직선상으로 스프레이한 것으로, tan
Figure pat00096
는 제 8 실시예-1∼제 8 실시예-6에 비하여 크게 되었다.
도체층의 측면형상과
Figure pat00097
의 측정결과
테이퍼 형상: R면
tan
Figure pat00098
: 3.0∼10.8(8 데이터 중의 최소값∼최대값)
「제 8 실시예-8」
제 8 실시예-7에 있어서, 내층도체두께를 30㎛에서 45㎛로 변경하였다. 이외에는 동일하다.
도체층의 측면형상과
Figure pat00099
의 측정결과
테이퍼의 형상: R면
tan
Figure pat00100
: 3.0∼11.0(8 데이터 중의 최소값∼최대값)
「제 8 실시예-9」
제 8 실시예-7에 있어서, 내층도체두께를 30㎛에서 60㎛로 변경하였다. 이외에는 동일하다.
도체층의 측면형상과
Figure pat00101
의 측정결과
테이퍼의 형상: R면
tan
Figure pat00102
: 3.0∼11.2(8 데이터 중의 최소값∼최대값)
「제 8 실시예-10」
제 8 실시예-7에 있어서, 내층도체두께를 30㎛에서 100㎛로 변경하였다. 이외에는 동일하다.
도체층의 측면형상과
Figure pat00103
의 측정결과
테이퍼의 형상: R면
tan
Figure pat00104
: 2.8∼11.2(8 데이터 중의 최소값∼최대값)
「제 8 실시예-11」
제 8 실시예-7에 있어서, 내층도체두께를 30㎛에서 125㎛로 변경하였다. 도 14(A)의 프리프래그의 두께를 225㎛로 하였다. 이외에는 동일하다.
도체층의 측면형상과
Figure pat00105
의 측정결과
테이퍼의 형상: R면
tan
Figure pat00106
: 2.7∼11.0(8 데이터 중의 최소값∼최대값)
「제 8 실시예-12」
제 8 실시예-7에 있어서, 내층도체두께를 30㎛에서 150㎛로 변경하였다. 도 14(A)의 프리프래그의 두께를 250㎛로 하였다. 이외에는 동일하다.
도체층의 측면형상과
Figure pat00107
의 측정결과
테이퍼의 형상: R면
tan
Figure pat00108
: 2.7∼11.4(8 데이터 중의 최소값∼최대값)
「제 8 실시예-13」
내층도체층의 두께: 30㎛
도 15(B)의 34, 34P, 34E의 도체두께: 20㎛로 하였다.
에칭액으로 억제제 첨가.
억제제: 벤조트리아졸(BTA)을 1000ppm, 계면활성제를 450ppm 첨가하였다.
에칭방법
사용된 노즐: 슬릿노즐(직선상으로 스프레이 분사하는 노즐)
노즐의 요동(헤드의 흔들림): 없음
사용된 노즐: 하면만
제 8 실시예-13에서는 에칭액에 억제제를 첨가하는 양을 제 8 실시예-7보다 적게하고, 하면만의 슬릿노즐로 스프레이한 것으로, 제 8 실시예-7과 비교하면, tan
Figure pat00109
는 아래의 값은 동등하고, 그 범위가 작게 되었다.
도체층의 측면 형상과
Figure pat00110
의 측정결과
테이퍼의 형상:R면
tan
Figure pat00111
:3.0∼5.3(8 데이터 중의 최소값∼최대값)
「제 8 실시예-14」
제 8 실시예-13에 있어서, 내층도체두께를 30㎛에서 45㎛로 변경하였다. 이외에는 동일하다.
도체층의 측면형상과
Figure pat00112
의 측정결과
테이퍼의 형상: R면
tan
Figure pat00113
: 3.1∼5.4(8 데이터 중의 최소값∼최대값)
「제 8 실시예-15」
제 8 실시예-13에 있어서, 내층도체두께를 30㎛에서 60㎛로 변경하였다. 이외에는 동일하다.
도체층의 측면형상과
Figure pat00114
의 측정결과
테이퍼의 형상: R면
tan
Figure pat00115
: 3.1∼5.4(8 데이터 중의 최소값∼최대값)
「제 8 실시예-16」
제 8 실시예-13에 있어서, 내층도체두께를 30㎛에서 100㎛로 변경하였다. 이외에는 동일하다.
도체층의 측면형상과
Figure pat00116
의 측정결과
테이퍼의 형상: R면
tan
Figure pat00117
: 2.7∼5.5(8 데이터 중의 최소값∼최대값)
「제 8 실시예-17」
제 8 실시예-13에 있어서, 내층도체두께를 30㎛에서 125㎛로 변경하였다. 도 14(A)의 프리프래그의 두께를 225㎛로 하였다. 이외에는 동일하다.
도체층의 측면형상과
Figure pat00118
의 측정결과
테이퍼의 형상: R면
tan
Figure pat00119
: 2.9∼5.7(8 데이터 중의 최소값∼최대값)
「제 8 실시예-18」
제 8 실시예-13에 있어서, 내층도체두께를 30㎛에서 150㎛로 변경하였다. 도 14(A)의 프리프래그의 두께를 250㎛로 하였다. 이외에는 동일하다.
도체층의 측면형상과
Figure pat00120
의 측정결과
테이퍼의 형상: R면
tan
Figure pat00121
: 2.9∼5.7(8 데이터 중의 최소값∼최대값)
「제 8 실시예-19」
제 8 실시예-7에 있어서, 하면만의 슬릿노즐에 의해 에칭하였다. 그 결과, 제 8 실시예-7에 대하여 tan의 범위가 작게 되었다.
도체층의 측면형상과
Figure pat00123
의 측정결과
테이퍼의 형상: R면
tan
Figure pat00124
: 4.2∼10.8(8 데이터 중의 최소값∼최대값)
「제 8 실시예-20」
제 8 실시예-19에 있어서, 내층도체두께를 30㎛에서 45㎛로 변경하였다. 이외에는 동일하다.
도체층의 측면형상과
Figure pat00125
의 측정결과
테이퍼의 형상: R면
tan
Figure pat00126
: 4.0∼11.0(8 데이터 중의 최소값∼최대값)
「제 8 실시예-21」
제 8 실시예-19에 있어서, 내층도체두께를 30㎛에서 60㎛로 변경하였다. 이외에는 동일하다.
도체층의 측면형상과
Figure pat00127
의 측정결과
테이퍼의 형상: R면
tan
Figure pat00128
: 3.8∼11.0(8 데이터 중의 최소값∼최대값)
「제 8 실시예-22」
제 8 실시예-19에 있어서, 내층도체두께를 30㎛에서 100㎛로 변경하였다. 이외에는 동일하다.
도체층의 측면형상과
Figure pat00129
의 측정결과
테이퍼의 형상: R면
tan
Figure pat00130
: 3.7∼11.2(8 데이터 중의 최소값∼최대값)
「제 8 실시예-23」
제 8 실시예-19에 있어서, 내층도체두께를 30㎛에서 125㎛로 변경하였다. 도 14(A)의 프리프래그의 두께를 225㎛로 하였다. 이외에는 동일하다.
도체층의 측면형상과
Figure pat00131
의 측정결과
테이퍼의 형상: R면
tan
Figure pat00132
: 3.7∼11.4(8 데이터 중의 최소값∼최대값)
「제 8 실시예-24」
제 8 실시예-19에 있어서, 내층도체두께를 30㎛에서 150㎛로 변경하였다. 도 14(A)의 프리프래그의 두께를 250㎛로 하였다. 이외에는 동일하다.
도체층의 측면형상과
Figure pat00133
의 측정결과
테이퍼의 형상: R면
tan
Figure pat00134
: 3.7∼11.3(8 데이터 중의 최소값∼최대값)
「제 8 실시예-25」
제 8 실시예-19에 있어서, 벤조트리아졸의 농도를 1800ppm으로 하였다. 그 결과, 도체층의 측면형상이 직선 형상인 테이퍼가 되었다.
도체층의 측면형상과
Figure pat00135
의 측정결과
테이퍼의 형상: 직선
tan
Figure pat00136
: 4.0∼10.8(8 데이터 중의 최소값∼최대값)
「제 8 실시예-26」
제 8 실시예-25에 있어서, 내층도체두께를 30㎛에서 45㎛로 변경하였다. 이외에는 동일하다.
도체층의 측면형상과
Figure pat00137
의 측정결과
테이퍼의 형상: 직선
tan
Figure pat00138
: 4.0∼10.8(8 데이터 중의 최소값∼최대값)
「제 8 실시예-27」
제 8 실시예-25에 있어서, 내층도체두께를 30㎛에서 60㎛로 변경하였다. 이외에는 동일하다.
도체층의 측면형상과
Figure pat00139
의 측정결과
테이퍼의 형상: 직선
tan
Figure pat00140
: 4.0∼11.0(8 데이터 중의 최소값∼최대값)
「제 8 실시예-28」
제 8 실시예-25에 있어서, 내층도체두께를 30㎛에서 100㎛로 변경하였다. 이외에는 동일하다.
도체층의 측면형상과
Figure pat00141
의 측정결과
테이퍼의 형상: 직선
tan
Figure pat00142
: 3.7∼11.2(8 데이터 중의 최소값∼최대값)
「제 8 실시예-29」
제 8 실시예-25에 있어서, 내층도체두께를 30㎛에서 125㎛로 변경하였다. 도 14(A)의 프리프래그의 두께를 225㎛로 하였다. 이외에는 동일하다.
도체층의 측면형상과
Figure pat00143
의 측정결과
테이퍼의 형상: 직선
tan
Figure pat00144
: 3.8∼11.4(8 데이터 중의 최소값∼최대값)
「제 8 실시예-30」
제 8 실시예-25에 있어서, 내층도체두께를 30㎛에서 150㎛로 변경하였다. 도 14(A)의 프리프래그의 두께를 250㎛로 하였다. 이외에는 동일하다.
도체층의 측면형상과
Figure pat00145
의 측정결과
테이퍼의 형상: 직선
tan
Figure pat00146
: 3.7∼11.4(8 데이터 중의 최소값∼최대값)
(제 8 비교예-1)
제 8 실시예-1에 있어서, 도 13(E)의 동박 두께를 7.5㎛, 도 15(B)의 34, 34P, 34E의 도체두께를 7.5㎛로 하였다. 결국, 코어기판의 전원용 도체층의 두께의 합과 층간절연층 상의 도체회로(58)가 같은 경우이다.
(제 8 비교예-2)
제 8 실시예-7에 있어서, 도 13(E)의 동박 두께를 7.5㎛, 도 15(B)의 34, 34P, 34E의 도체두께를 7.5㎛로 하였다. 결국, 코어기판의 전원용 도체층의 두께의 합과 층간절연층 상의 도체회로(58)가 같은 경우이다.
(제 8 비교예-3)
제 8 실시예-13에 있어서, 도 13(E)의 동박 두께를 7.5㎛, 도 15(B)의 34, 34P, 34E의 도체두께를 7.5㎛로 하였다. 결국, 코어기판의 전원용 도체층의 두께의 합과 층간절연층 상의 도체회로(58)가 같은 경우이다.
(제 8 비교예-4)
제 8 실시예-19에 있어서, 도 13(E)의 동박 두께를 7.5㎛, 도 15(B)의 34, 34P, 34E의 도체두께를 7.5㎛로 하였다. 결국, 코어기판의 전원용 도체층의 두께의 합과 층간절연층 상의 도체회로(58)가 같은 경우이다.
제 8 실시예, 제 8 비교예의 각각의 다층프린트배선판의 테이퍼 형상과 tan
Figure pat00147
를 도 30에 나타낸다. 또, 제 8 실시예와 제 8 비교예의 다층프린트배선판에 대해서, 이하에 설명한 것 같은 방법에 의해, 탑재한 IC칩에 오동작 여부를 확인하였다.
IC칩으로서는 이하의 No.1∼4로부터 선정된 어느 하나의 IC칩을 각 다층프린트배선판에 실장하고, 동시 스위칭을 100회 실시하여 오동작의 유무를 평가하였다.
각각의 다층프린트배선판 및 동시스위칭 시험의 결과를 도 30에 도시한다.
No.1: 구동주파수: 3.06GHz, 바스크락(FSB): 533MHz
No.2: 구동주파수: 3.2GHz, 바스크락(FSB): 800MHz
No.3: 구동주파수: 3.4GHz, 바스크락(FSB): 800MHz
No.4: 구동주파수: 3.46GHz, 바스크락(FSB): 1066MHz
또, 제 7 실시예와 동일한 히트사이클 시험을 IC를 실장한 제 8 실시예19-30의 다층프린트배선판에 대하여 1000회, 2000회 실행하고, 접속저항을 평가하였다. 접속저항은 다층프린트배선판의 이면의 측정용 단자(1)에서 IC를 개재하여, 다층프린트배선판의 이면의 측정용 단자(2)와 연결되는 폐회로의 접속저항을 측정하였다. (히트사이클 후의 접속저항-초기값의 접속저항)/초기값의 접속저항×100 이 ±10% 이내이면 ○, 이외에는 ×이다.)
No.1의 IC칩을 실장한 결과에서, 본원 발명의 다층프린트배선판에 의하면, 오동작이 발생하지 않는 것을 알았다. 또, No.2의 IC칩을 실장한 제 8 실시예-1과 제 8 실시예-7, 13, 19, 25의 비교에서, 코어기판의 도체층의 두께가 층간절연층 상의 도체회로 두께보다 두껍고, tan
Figure pat00148
의 값이 2.7 이상이면, 오동작이 발생하기 어려운 것을 알았다. 제 8 실시예-1은 내층의 도체층의 도체체적이 작기 때문에, 전원층의 저항이 높게 되므로, 전원공급이 지연되어 오동작이 발생한 경우라고 생각된다. 또, No.3의 IC칩을 실장한 다층프린트배선판에 의하면, 내층도체층의 두께가 60∼100㎛이면 오동작이 없지만, tan
Figure pat00149
값이 작은 제 8 실시예-1, 2과 tan
Figure pat00150
의 범위가 큰 제 8 실시예 -11, 12에서 오동작이 발생하였다. 제 8 실시예-11, 12에서 오동작이 발생한 것은 다층코어를 관통하는 신호용 스루홀의 인피던스가 각 스루홀에서 차가 커거나 신호도달에 차가 생겼기 때문이라고 생각된다. No.4의 IC칩을 실장한 제 8실시예-19∼24와 제 8 실시예-25∼30의 다층프린트배선판을 비교하면 테이퍼의 형상이 R면이면 오동작이 발생하기 어려운 것을 알았다. 이것은 내층도체층의 측면형상이 직선 형상이 되면, R면의 다층프린트배선판과 비교하여, 신호용 스루홀이 감지하는 인피던스 차(도 31 참조)가 크게 되기 때문에 신호의 반사가 보다 많아지던지, 도체측면과 절대층의 밀착이 영향을 미치고 있는 것으로 생각된다.
또, 제 8 실시예-13∼24에서 tan
Figure pat00151
가 2.7∼5.7 내지는 3.7∼11.4로서, 내층도체층의 두께가 45∼150㎛인 것이 바람직한 것을 알았다.
제 8 실시예-14∼18, 20∼24의 다층프린트배선판을 고온ㆍ고습(85도ㆍ85%)으로 100 시간 방치하고, No.4의 IC칩을 실장한 후, 동시스위칭을 실시하였다. 내층도체층이 두께가 60∼150㎛인 제 8 실시예-15∼18, 21∼24는 오동작이 발생하지 않았지만, 제 8 실시예-14, 20에서는 오동작이 관찰되었다. 이것은 고온ㆍ고습 시험에 의해, 도체의 저항값이 상승했기 때문이라고 생각된다. 이 결과로부터, tan
Figure pat00152
가 2.7∼5.7 또는 3.7∼11.4로서, 내층의 도체두께로서는 또한, 60∼150㎛인 것이 바람직한 것을 알았다.
「제 9 실시예」
제 9 실시예-1∼제 9 실시예-28과 제 9 비교예1∼제 9 비교예3의 다층프린트배선판을 상술한 제 5 실시예에 준하여 제작하였다. 단, 각각의 실시예, 비교예에 있어서, 코어기판의 도체층의 두께, 코어기판의 도체층의 층수, 더미랜드를 갖지 않는 스루홀 수, 더미랜드를 갖지 않는 영역, 층간절연층 상의 도체층 두께를 변경하였다. 내층의 도체층의 두께를 변경하는 경우에는 도 13(E)에 있어서, 동박의 두께를 변경하였다. 코어기판의 표리의 도체층 두께를 변경하는 경우에는 도 14(B)에 대한 동박의 두께, 도 14(D), 도 15(A)에 대한 도금층을 변경하였다. 코어기판의 도체층의 층수를 변경하는 경우에는 도 14(B)의 공정 후에, 회로형성, 회로표면의 조화, 프리플래그와 동박의 적층을 소정회수로 반복하여 실시하였다. 더미랜드를 갖지 않는 스루홀수나 더미랜드를 갖지 않는 영역을 변경하는 경우에는 도 13(F)의 회로형성(텐틴법) 시에 있어서, 동박을 에칭하기 위한 에칭레지스트 형성 시의 노광마스크를 변경하는 것으로 실행하였다. 층간절연층 상의 도체층 두께를 변경할 경우에는 도 3(C)에 있어서, 도금두께를 변경하는 것으로 실시하였다.
이하에, 각 실시예와 비교예의 코어의 층수, 전원용 도체층의 두께, 층간절연층 상의 도체층의 두께, 더미랜드를 갖지 않는 스루홀수, 그 영역 등을 나타낸다.
(제 9 실시예-1)
4층코어기판의 내층의 전원용 도체층의 두께: 25㎛
4층코어기판 표층의 전원용 도체층의 두께: 15㎛
*코어기판의 전원용 도체층의 두께의 합: 40㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 9 실시예-2)
4층코어기판의 내층의 전원용 도체층의 두께: 15㎛
4층코어기판 표층의 전원용 도체층의 두께: 9㎛
코어기판의 전원용 도체층의 두께의 합: 24㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 9 실시예-3)
4층코어기판의 내층의 전원용 도체층의 두께: 45㎛
4층코어기판 표층의 전원용 도체층의 두께: 15㎛
코어기판의 전원용 도체층의 두께의 합: 60㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 9 실시예-4)
4층코어기판의 내층의 전원용 도체층의 두께: 60㎛
4층코어기판 표층의 전원용 도체층의 두께: 15㎛
코어기판의 전원용 도체층의 두께의 합: 75㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 9 실시예-5)
14층코어기판의 각 내층의 전원용 도체층의 두께: 100㎛
14층코어기판 표층의 전원용 도체층의 두께: 15㎛
코어기판의 전원용 도체층의 두께의 합: 615㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 9 실시예-6)
18층코어기판의 각 내층의 전원용 도체층의 두께: 100㎛
18층코어기판 표층의 전원용 도체층의 두께: 15㎛
코어기판의 전원용 도체층의 두께의 합: 815㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 9 실시예-7)
4층코어기판의 내층의 전원용 도체층의 두께: 15㎛
4층코어기판 표층의 전원용 도체층의 두께: 45㎛
코어기판의 전원용 도체층의 두께의 합: 60㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 9 실시예-8)
4층코어기판의 내층의 전원용 도체층의 두께: 15㎛
4층코어기판 표층의 전원용 도체층의 두께: 60㎛
코어기판의 전원용 도체층의 두께의 합: 75㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 9 실시예-9)
4층코어기판의 내층의 전원용 도체층의 두께: 50㎛
4층코어기판 표층의 전원용 도체층의 두께: 15㎛
*코어기판의 전원용 도체층의 두께의 합: 65㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 9 실시예-10)
4층코어기판의 내층의 전원용 도체층의 두께: 150㎛
4층코어기판 표층의 전원용 도체층의 두께: 15㎛
코어기판의 전원용 도체층의 두께의 합: 165㎛
층간절연층 상의 도체층의 두께: 20㎛
또한, 상술한 제 5 실시예의 (4)〈외층절연층 및 도체층의 형성〉공정에 있어서, 300㎛ 두께인 프리프래그를 사용하였다.
(제 9 실시예-11)
4층코어기판의 내층의 전원용 도체층의 두께: 175㎛
4층코어기판 표층의 전원용 도체층의 두께: 15㎛
코어기판의 전원용 도체층의 두께의 합: 190㎛
층간절연층 상의 도체층의 두께: 20㎛
또한, 상술한 제 5 실시예의 (4)〈외층절연층 및 도체층의 형성〉공정에 있어서, 300㎛ 두께인 프리프래그를 사용하였다.
(제 9 실시예-12)
4층코어기판의 내층의 전원용 도체층의 두께: 200㎛
4층코어기판 표층의 전원용 도체층의 두께: 15㎛
코어기판의 전원용 도체층의 두께의 합: 215㎛
층간절연층 상의 도체층의 두께: 20㎛
또한, 상술한 제 5 실시예의 (4)〈외층절연층 및 도체층의 형성〉공정에 있어서, 300㎛ 두께인 프리프래그를 사용하였다.
(제 9 실시예-13)
제 9 실시예-3에 있어서, 전원용 스루홀과 그랜드용 스루홀의 일부를 상술한 제 5 실시예의 (5)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 갖지 않는 스루홀로 하였다. 그 영역은 IC직하부이며, 더미랜드를 구비하지 않는 전원용 스루홀수는 전체 전원용 스루홀에 대하여 50%, 더미랜드를 구비하지 않은 그랜드용 스루홀 수는 전체 그랜드용 스루홀에 대하여 50%로 하였다.
(제 9 실시예-14)
제 9 실시예-3에 있어서, IC직하부의 전체 전원용 스루홀과 전체 그랜드용 스루홀을 상술한 제 5 실시예의 (5)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 구비하지 않은 스루홀로 하였다.
(제 9 실시예-15)
제 9 실시예-9에 있어서, 전원용 스루홀과 그랜드용 스루홀의 일부를 상술한 제 5 실시예의 (5)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 갖지 않는 스루홀로 하였다. 그 영역은 IC직하부이고, 더미랜드를 구비하지 않은 전원용 스루홀수는 전체 전원용 스루홀에 대하여 50%, 더미랜드를 갖지 않은 그랜드용 스루홀수는 전체 그랜드용 스루홀에 대하여 50%로 하였다.
(제 9 실시예-16)
제 9 실시예-9에 있어서, IC직하부의 전체 전원용 스루홀과 전체 그랜드용 스루홀을 상술한 제 5 실시예이 (5)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 갖지 않은 스루홀로 하였다.
(제 9 실시예-17)
제 9 실시예-4에 있어서, 전원용 스루홀과 그랜드용 스루홀의 일부를 상술한 제 5 실시예이 (5)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 갖지 않은 스루홀로 하였다. 그 영역은 IC직하부이고, 더미랜드를 갖지 않은 전원용 스루홀수는 전체 전원용 스루홀에 대하여 50%, 더미랜드를 구비하지 않은 그랜드용 스루홀수는 전체 그랜드용 스루홀에 대하여 50%로 하였다.
*(제 9 실시예-18)
제 9 실시예-4에 있어서, IC직하부의 전체 전원용 스루홀과 전체 그랜드용 스루홀을 상술한 제 5 실시예의 (5)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 구비하지 않은 스루홀로 하였다.
(제 9 실시예-19)
제 9 실시예-10에 있어서, 전원용 스루홀과 그랜드용 스루홀의 일부를 상술한 제 5 실시예의 (5)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 구비하지 않은 스루홀로 하였다. 그 영역은 IC직하부이고, 더미랜드를 구비하지 않은 전원용 스루홀수는 전체 전원용 스루홀에 대하여 50%, 더미랜드를 구비하지 않은 그랜드용 스루홀수는 전체 그랜드용 스루홀에 대하여 50%로 하였다.
(제 9 실시예-20)
제 9 실시예-10에 있어서, IC직하부의 전체 전원용 스루홀과 전체 그랜드용 스루홀을 상술한 제 5 실시예의 (5)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 구비하지 않은 스루홀로 하였다.
(제 9 실시예-21)
제 9 실시예-11에 있어서, 전원용 스루홀과 그랜드용 스루홀의 일부를 상술한 제 5 실시예의 (5)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 구비하지 않은 스루홀로 하였다. 그 영역은 IC직하부이고, 더미랜드를 구비하지 않은 전원용 스루홀수는 전체 전원용 스루홀에 대하여 50%, 더미랜드를 구비하지 않은 그랜드용 스루홀수는 전체 그랜드용 스루홀에 대하여 50%로 하였다.
(제 9 실시예-22)
제 9 실시예-11에 있어서, IC직하부의 전체 전원용 스루홀과 전체 그랜드용 스루홀을 상술한 제 5 실시예의 (5)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 구비하지 않은 스루홀로 하였다.
(제 9 실시예-23)
제 9 실시예-12에 있어서, 전원용 스루홀과 그랜드용 스루홀의 일부를 상술한 제 5 실시예의 (5)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 구비하지 않은 스루홀로 하였다. 그 영역은 IC직하부이고, 더미랜드를 구비하지 않은 전원용 스루홀수는 전체 전원용 스루홀에 대하여 50%, 더미랜드를 구비하지 않은 그랜드용 스루홀수는 전체 그랜드용 스루홀에 대하여 50%로 하였다.
(제 9 실시예-24)
제 9 실시예-12에 있어서, IC직하부의 전체 전원용 스루홀과 전체 그랜드용 스루홀을 상술한 제 5 실시예의 (5)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 구비하지 않은 스루홀로 하였다.
(제 9 실시예-25)
제 9 실시예-7에 있어서, 전원용 스루홀과 그랜드용 스루홀의 일부를 상술한 제 5 실시예의 (5)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 구비하지 않은 스루홀로 하였다. 그 영역은 IC직하부이고, 더미랜드를 구비하지 않은 전원용 스루홀수는 전체 전원용 스루홀에 대하여 50%, 더미랜드를 구비하지 않은 그랜드용 스루홀수는 전체 그랜드용 스루홀에 대하여 50%로 하였다.
(제 9 실시예-26)
제 9 실시예-7에 있어서, IC직하부의 전체 전원용 스루홀과 전체 그랜드용 스루홀을 상술한 제 5 실시예의 (5)〈내층금속층의 회로형성공정〉중에서 도시한 더미랜드를 구비하지 않은 스루홀로 하였다.
(제 9 실시예-27)
6층코어기판의 각내층의 전원용 도체층의 두께: 32.5㎛
6층코어기판 표층의 전원용 도체층의 두께: 15㎛
코어기판의 전원용 도체층의 두께의 합: 80㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 9 실시예-28)
4층코어기판의 내층의 전원용 도체층의 두께: 125㎛
4층코어기판 표층의 전원용 도체층의 두께: 15㎛
코어기판의 전원용 도체층의 두께의 합: 140㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 9 비교예-1)
4층코어기판의 내층의 전원용 도체층의 두께: 10㎛
4층코어기판 표층의 전원용 도체층의 두께: 10㎛
코어기판의 전원용 도체층의 두께의 합: 20㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 9 비교예-2)
18층코어기판의 각 내층의 전원용 도체층의 두께: 100㎛
18층코어기판 표층의 전원용 도체층의 두께: 40㎛
코어기판의 전원용 도체층의 두께의 합: 840㎛
층간절연층 상의 도체층의 두께: 20㎛
(제 9 비교예-3)
22층코어기판의 각 내층의 전원용 도체층의 두께: 100㎛
22층코어기판 표층의 전원용 도체층의 두께: 15㎛
코어기판의 전원용 도체층의 두께의 합: 1015㎛
층간절연층 상의 도체층의 두께: 20㎛
또한, 제 9 실시예, 제 9 비교예의 다층프린트배선판에 있어서, 더미랜드에 관한 기술이 없는 것은 모든 스루홀이 더미랜드를 갖지 않고 있다.
제 9 실시예-1∼제 9 실시예-12, 제 9 실시예-27, 28과 제 9 비교예-1∼제 9 비교예-3의 다층프린트배선판에 주파수 3.1GHz인 IC칩을 실장하여, 동일량의 전원을 공급하여, 기동시킨 때의 전압이 강하한 량(여러회 발생하는 전압 강하 중 3회째에 해당하는 강하량)을 측정하였다. 또한, IC에 있어서, IC의 전압을 직접 측정할 수 없으므로, 프린트배선판 상에 측정 가능한 회로를 형성하여, IC의 전압을 측정하였다. 이때의 전압강하량의 값, 도 32, 도 33을 도시하였다. 전원전압 1.0V인 때의 변동된 전압강하량의 값이다.
또, 제 9 실시예-1∼제 9 실시예-12, 제 9 실시예-28과 제 9 비교예-1∼제 9 비교예-3의 프린트배선판에 HAST시험(85℃, 습도 85%, 3.3V 인가)을 실시하였다. 또한, 피평가패턴은 코어기판에 형성된 절연저항평가용 테스트 패턴이다. 그 결과를 도 32에 도시한다. 시험시간은 115hr이고, 합격은 115시간 후의 절연저항값이
Figure pat00153
Ω이상이고, 이 값을 하회하면 불량이다.
또, 제 9 실시예-3, 4, 7은 프린트배선판 작성 중에 있어서, 최소시간, 선폭형성능력평가 패턴(제 5 실시예의 (10) 공정참조)의 평가를 실행하였다. 이 결과를 형성능력으로서 도 34 중에 도시한다. 도면 중에서 ○은 쇼트가 없는 경우를, ×는 상호 이웃하는 배선에서 쇼트가 있는 경우를 도시하고 있다.
다양한 α1/α2에 대해서, 전압강하량 HAST 후의 절연저항의 결과를 도 32, 도 33에 도시한다. HAST 시험 후의 결과는 합격이 ○, 불량은 ×로 기재하였다. 또, 다양한 α1/α2에 대하여 전압 강하량을 그래프화한 것을 도 35에 도시한다.
도 32, 도 33의 결과이 있어서, 전원전압 1.0V인 때, 변동허용범위가 ±10%(3회째의 전압강하량)이면, 전압의 거동이 안정되어 있는 것이며, IC칩의 오동작 등을 일으키지 않는다. 결국, 이 경우, 전압강하량이 0.1V 이내이면, 전압 강하에 의한 IC칩으로의 오동작 등을 일으키지 않게 된다. 따라서, 0.09V 이하이면, 안정성이 증가하게 된다. 따라서, (다층코어기판의 전원용의 도체층 두께의 합/층간절연층 상의 도체층의 두께)의 비가 1.0을 초과하는 경우가 바람직하다. 또한, 1.2
Figure pat00154
(다층코어기판의 전원용 도체층의 두께의 합/ 층간절연층 상의 도체층의 두께)
Figure pat00155
40의 범위이면, 변동허용범이 내이다.
그러나, 그 값이 8.25를 초과하면 상승하기 시작하고, 40을 초과하면, 전압강하량이 0.1V를 초과해 버린다. 이것은 다층코어기판의 도체층이 두껍게 되거나, 내층의 층수가 증가하여, 스루홀 길이가 길게 되어 IC쪽으로의 전원공급에 시간을 요하게끔 되기 때문이라고 생각된다.
그러나, (다층코어기판의 전원용 도체층의 두께의 합/층간절연층 상의 도체층의 두께)가 상술한 범위에 있어도, 1층만의 도체층을 두껍게 한 제 9 실시예-11, 12은 코어기판의 절연신뢰성이 다른 실시예보다도 못하여 불량이었다(도 32참조). 따라서, 1층만을 두껍게 하는 게 아니고, 코어를 다층화하여 전원용의 도체층의 두께의 합을 상술한 범위로 하므로, 고주파의 IC를 탑재하여도 오동작이 발생하지 않고, 절연신뢰성이 우수한 프린트배선판으로 할 수 있는 것을 알았다.
또한, 제 9 실시예-11, 12의 코어기판의 절연성평가용 테스트패턴을 해석한 결과, 선 사이의 간격이 좁게 되어 있었다. 이것이 원인으로 절연저항은 규격을 하회하였다고 생각된다. 또, 도 34의 제 9 실시예-3, 4와 제 9 실시예-7, 8의 비교에 의해 다층코어기판의 표리이 도체층의 두께가 내층의 도체층의 두께보다 얇은 쪽이 좋은 것도 알았다. 이것은 표리에 두꺼운 도체층을 형성하면, 그 영향으로 층간제가 굴곡되어 버리기 때문에, 층간절연층 상에 미세한 배선을 형성할 수 없기 때문이다.
제 9 실시예-1∼12, 27, 28, 제 9 비교예1∼3에 따라서 제조한 다층프린트배선판에 대해서, 이하에 설명한 방법에 의해, 탑재된 IC칩의 오동작 여부를 확인하였다.
IC칩으로서는 이하의 No.1∼3에서 선택되는 어느 하나의 IC칩을 각 다층프린트배선판에 실장하고, 동시스위칭을 100회 실시하여, 오동작 유무를 평가하였다.
α상기 결과를 도 33에 도시한다.
No.1: 구동주파수: 3.06GHz, 바스크락(FSB): 533MHz
No.2: 구동주파수: 3.2GHz, 바스크락(FSB): 800MHz
No.3: 구동주파수: 3.46GHz, 바스크락(FSB): 1066MHz
No.1의 IC칩을 실장한 결과에서, α1/α2의 비율이 1.0을 초과하여, 40이내이면, IC에 오동작이 관찰되지 않는 것을 알았다. 이것은 전원층의 도체저항이 낮기 때문에, IC쪽으로의 전원공급이 순갖적으로 행해지고 있기 때문이라고 생각된다. No.2의 IC칩을 실장한 결과에서, IC의 구동주파수가 보다 고속이 되면, 보다 단시간에 IC쪽으로 전원을 공급할 필요가 있으므로, 보다 적합한 범위가 존재하는 것을 알았다. 다층코어에 관한 내층의 도체층이 두꺼운 제 9 실시예-11, 12나 내층의 층수가 많은 제 9 실시예-5, 6에 있어서, 오동작이 발생한 이유로서는 코어기판이 두껍게 되는 것에 의한 전원공급에 시간을 요하는 이외에, 신호가 신호용 스루홀(IC의 신호회로와 전기적으로 접속되어 있는 스루홀)을 전달할 때에 열화하는 가능성도 있다고 생각된다. 신호용 스루홀이 4층코어를 관통할 경우, 상기 스루홀은 상부에서 절연층(도 18에 있어서의 표층의 전원층과 내층의 그랜드층 사이의 절연층), 그랜드층, 절연층(도 18에 있어서의 내층의 그랜드층과 내층의 전원층 사이의 절연층), 전원층, 절연층(도 18에 있어서의 내층의 전원층과 이면의 그랜드층 사이의 절연층)을 관통한다. 신호배선은 주위의 그랜드와 전원의 유무 등에 의해 인피던스가 변화하기 때문에, 예를 들면, 표층의전원층과 그랜드층 사이의 절연층과 그랜드층과의 계면을 경계로 하여 인피던스 값이 다르다. 따라서, 상기 계면에서 신호의 반사가 일어난다. 동일한 경우가 다른 계면에서도 발생한다. 이러한 인피던스의 변화량은 신호용 스루홀과 그랜드층, 전원층과의 거리가 가까울수록, 그랜드층, 전원층의 두께가 두꺼울수록, 계면의 수가 많을수록, 커지기 때문에 제 9 실시예-5, 6, 11, 12에서는 오동작이 발생했다고 생각된다. 또, 제 9 실시예-1, 2에 있어서는, 전원층의 두께 합이 적기 때문이라고 생각된다.
그리고, No.3의 IC를 실장한 결과에서, IC가 고속화하면, α1/α2가 3∼7인 4층코어로 하는 것이 효과적인 것을 알았다. 이것은 단시간에서의 전원공급과 신호열화의 방지를 동시에 달성할 수 있기 때문이라고 생각된다. 또, 제 9 실시예-3, 4와 제 9 실시예-7, 8의 비교에서, 전기적으로도 내층에 두꺼운 도체층을 배설하는 것이 유리한 것을 알았다. 이것은 내층에 두꺼운 도체층을 가지기 때문에, 전원용 스루홀과 내층의 그랜드층 사이 및 그랜드용 스루홀과 내층의 전원층 사이에 대한 상호작용에 의해 인덕턴스가 작아지기 때문이라고 생각된다.
제 9 실시예-13∼26에 따라서, 제조한 다층프린트배선판에 대해서, 이하의 방법에 의해, 탑재된 IC칩의 오동작 유무를 확인하였다.
IC칩으로서는 이하의 No.1∼3에서 선택되는 어느 하나의 IC칩을 각 다층프린트배선판에 탑재하고, 동시스위칭을 100회 실시하여 오동작의 유무를 평가하였다.
상기 결과를 도 36에 도시한다. 도면 중에서 쓰이고 있는 TH는 스루홀의 약칭이다.
No.1: 구동주파수: 3.06GHz, 바스크락(FSB): 533MHz
No.2: 구동주파수: 3.2GHz, 바스크락(FSB): 800MHz
No.3: 구동주파수: 3.46GHz, 바스크락(FSB): 1066MHz
제 9 실시예-10과 제 9 실시예-19, 20을 비교하면, 더미랜드를 갖지 않는 스루홀로 하는 것으로 IC의 오동작이 발생하기 어려운 것을 알았다. 이것은 더미랜드를 갖지 않는 부분, 전위가 역인 스루홀과 내층의 도체층이 근접하였기 때문에, 상호인덕턴스가 감소하였기 때문이라고 생각된다. 또는, 전기는 도체의 표면을 흐르기 쉽기 때문에 더미랜드가 없는 부분, 전기의 흐름에 대한 배선길이가 짧게 되었기 때문이라고 생각된다.
제 9 실시예-3, 4, 13, 14, 17, 18, 28의 프린트배선판을 고온ㆍ고습(85도ㆍ85%) 환경 하에 100시간 방치하였다. 이후, 각각의 프린트배선판에 상술한 No.3의 IC칩을 실장하고, 동시스위칭을 실행하지 않는 오동작의 유무를 확인하였다. 제 9 실시예-3 이외에는 오동작하지 않았다. 고온ㆍ고습시험에 의해, 도체층의 저항이 커졌기 때문에, 제 9 실시예-3에서는 오동작이 발생하였다고 생각된다. 다른 실시예도 동일하게 저항은 상승하지만, 제 9 실시예-3에 대해서, 다른 도체층의 두께가 두껍거나, 더미랜드를 갖지 않은 스루홀이 되어 있기 때문에, 제 9 실시예-3에서 인덕턴스가 낮기 때문에 오동작이 발생하지 않았다고 생각된다. 따라서, 내층의 도체층 두께는 또한, 60㎛∼125㎛가 적합하다고 생각된다. 이상에서, 다층코어로 하면, 내층의 도체두께와 더미랜드를 구비하지 않은 스루홀로 하는 것은 상호 영향을 미치고 있다고 생각된다.
(제 10 실시예)
제 8 실시예-14∼18, 20∼24의 다층프린트배선판에 있어서, 도 13(F)의 공정에서, IC직하의 전원용 스루홀과 그랜드용 스루홀을, 더미랜드를 갖지 않는 스루홀로 하였다. 그 수는 양자로도 전체 전원용 스루홀, 전체 그랜드용 스루홀에 대해서, 50, 100%인 2수준으로 제작하였다. 이것을 제 10 실시예-1∼20으로 하였다. 제 10 실시예-1∼20인 프린트배선판을 고온ㆍ고습(85도ㆍ85%)으로 100시간 방치하였다. 이후, 제 8 실시예의 평가시험에서 사용한 No.4의 IC칩을 실장하고, 동시스위칭을 실행하였다. 그 결과를 도 37에 도시한다. 상기 결과에 의해, 스루홀을, 더미랜드를 갖지 않은 스루홀로 하고, 도체층의 측벽을 테이퍼로 함으로서, 또한 결과가 바람직하게 되는 것을 알았다.
또한, 실시예7∼10이 내층의 그랜드층인 도체두께는 내층의 전원층의 도체두께와 동일하고, 코어기판의 이면의 그랜드층의 도체 두께는 표면의 전원층의 도체 두께와 동일하다. 따라서, 그랜드층의 도체두께의 합도 전원층과 동일한 두께이기 때문에, 노이즈가 저감되므로, 오동작이 발생하기 어렵다.
12: 금속층(금속판)
14: 수지층
16: 도체회로
16P: 도체층
16E: 도체층
18: 수지층
30: 기판
32: 동박
34: 도체회로
34P: 도체층
34E: 도체층
36: 스루홀
40: 수지충전층
50: 층간수지절연층
58: 도체회로
60: 비아홀
70: 솔더레지스트층
71: 개구
76U, 76D: 땜납범프
90: IC칩
94: 도터보드
98: 칩콘덴서

Claims (5)

  1. 코어기판 상에 층간절연층과 도체층이 형성되어, 비아홀을 개재하여 전기적인 접속이 실행되는 다층프린트배선판에 있어서,
    상기 코어기판이 표리에 도체층과 내층에 상기 표리의 도체층 보다도 두꺼운 1층의 도체층을 가지는 3층의 다층코어기판으로서,
    상기 코어기판의 내층의 도체층 및 표리의 도체층은 적어도 1층이 전원용 도체층 또는 어스용 도체층이고,
    상기 코어기판은 표리의 도체층으로부터 내층의 도체층에 도달하는 개구를 갖고, 상기 개구의 내부에는 도전성 재료가 충전됨으로써 도전 포스트가 형성되고,
    상기 도전 포스트에 의해, 상기 코어기판의 내층의 도체층과, 표리의 도체층의 적어도 일방이 전기적으로 접속되어 있고,
    상기 코어기판의 표리의 도체층은, 하면이 코어기판과 접촉하고, 상기 코어기판의 표리의 도체층의 측면과 상면은 층간절연층과 접촉하고 있고,
    상기 코어기판의 표리의 도체층의 측면은 테이퍼 형상이고,
    상기 코어기판의 표리의 도체층의 측면의 상단과 하단을 잇는 직선과 코어기판의 수평면이 이루는 각도를 Θ로 한 때에,
    상기 Θ가 2.8＜tanΘ＜55인 관계식을 만족하는 것을 특징으로 하는 다층프린트배선판.
  2. 제 1 항에 있어서,
    상기 코어기판의 내층의 도체층 및 표리의 도체층은 전원용 도체층 또는 어스용 도체층인 것을 특징으로 하는 다층프린트배선판.
  3. 제 1 항에 있어서,
    상기 코어기판을 관통하는 스루홀 도체를 포함하고,
    상기 스루홀 도체는 신호용 스루홀인 것을 특징으로 하는 다층프린트배선판.
  4. 코어기판 상에 층간절연층과 도체층이 형성되어, 비아홀을 개재하여 전기적인 접속이 실행되는 다층프린트배선판에 있어서,
    상기 코어기판이 표리에 도체층과 내층에 상기 표리의 도체층 보다도 두꺼운 1층의 도체층을 가지는 3층의 다층코어기판으로서,
    상기 코어기판의 내층의 도체층 및 표리의 도체층은 적어도 1층이 전원용 도체층 또는 어스용 도체층이고,
    상기 코어기판은 표리의 도체층으로부터 내층의 도체층에 도달하는 개구를 갖고, 상기 개구의 내부에는 도전성 재료가 충전됨으로써 도전 포스트가 형성되고,
    상기 도전 포스트에 의해, 상기 코어기판의 내층의 도체층과, 표리의 도체층의 적어도 일방이 전기적으로 접속되어 있고,
    상기 코어기판의 표리의 도체층은, 하면이 코어기판과 접촉하고, 상기 코어기판의 표리의 도체층의 측면과 상면은 층간절연층과 접촉하고 있고,
    상기 코어기판의 표리의 도체층의 측면은 R면 테이퍼 형상이고,
    상기 코어기판의 표리의 도체층의 측면의 상단과 하단을 잇는 직선과 코어기판의 수평면이 이루는 각도를 Θ로 한 때에,
    상기 Θ가 2.8＜tanΘ＜55인 관계식을 만족하는 것을 특징으로 하는 다층프린트배선판.
  5. 제 1 항에 있어서,
    상기 코어기판은 전기적으로 격절된 금속판의 양면에, 수지층을 개재시키므로 상기 내층의 도체층이 형성되고, 상기 내층의 도체층 외측에 수지층을 개재시켜 상기 코어기판의 표리의 도체층이 형성되어 구성되는 것을 특징으로 하는 다층프린트배선판.
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