JP5304185B2

JP5304185B2 - プリント配線板および電子装置

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Publication number: JP5304185B2
Application number: JP2008287839A
Authority: JP
Inventors: 哲郎山田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-11-10
Filing date: 2008-11-10
Publication date: 2013-10-02
Anticipated expiration: 2028-11-10
Also published as: JP2010114372A; US8354600B2; US20100116538A1

Description

本件は、ＬＳＩパッケージ部品が搭載されるプリント配線板および電子装置に関する。

例えば、ＢＧＡ（ＢａｌｌＧｒｉｄＡｒｒａｙ）、ＣＳＰ（ＣｈｉｐＳｉｚｅＰａｃｋａｇｅ）、ＰＧＡ（ＰｉｎＧｒｉｄＡｒｒａｙ）などのグリッドアレイ型パッケージは、通常、プリント配線板上に搭載される。

図１は、プリント配線板の、グリッドアレイ型パッケージが搭載される領域の模式図である。

グリッドアレイ型パッケージには、その底面にパッケージ端子が二次元的に配列されており、プリント配線板１０にもそのパッケージ端子の配列に対応して、各パッケージ端子と接続される接続パッド１１が二次元的に配列されている。

ここでは、図１の円Ｒの部分の接続パッド１１Ａは、電源用のパッケージ端子が接続される接続パッドであるとする。

図２〜図４は、それぞれ図１の円Ｒの部分の拡大図（Ａ）およびその部分の断面図（Ｂ）であって、従来の各種の例を示す図である。

図２に示す従来の第１例の場合、プリント配線板１０Ａ表面の、パッケージ端子２０が直接に搭載される部分にフットプリント１１が形成され、そのフットプリント１１が引出しパターン１２を介して、プリント配線板１０Ａの裏表に貫通する貫通ビア１３に接続されている。この貫通ビア１３は、プリント配線板１０Ａの内部の電源層１９に接続されている。

また、図３に示す従来の第２例のプリント配線板１０Ｂの場合、貫通ビア１３の内部が導体で埋められた貫通ＣＯＨ（ＣｈｉｐＯｎＨｏｌｅ）１６が形成され、その表面にフットプリント１１が形成されている。

さらに、図４に示す従来の第３例のプリント配線板１０Ｃの場合、ビア１３´を形成した後、プリント配線版１０Ｃの表面および裏面にビルドアップ層１４が形成されていて、ビア１３´は、プリント配線板１０Ｃの表裏に貫通していない。ビア１３´に隣接した位置に、表面のビルドアップ層１４を貫通してプリント配線板１０Ｃの内部の、電源層１９のうちの最も浅い電源層１９Ａにまで達するビルドアップビア１５が形成され、そのビルドアップビア１５の表面にフットプリント１１が形成されている。パッケージ端子２０は、フットプリント１１およびビルドアップビア１５を介して電源層１９Ａに接続されている。この第３例の場合、ビア１３´は、パッケージ端子の接続に関しては無関係である。

従来は、図２〜図４に示すようなフットプリントを形成し、配線性と物理的な制約からパッケージ端子と電源層との間が１つのビアで接続されていることが通例である。しかし、近年のパッケージの狭ピッチ多ピン化によりビア径が益々小さくなっており、１ビアあたりの許容電流値が低くなっている。一方、パッケージ自体の電流値は増大する傾向が続いており、必要な電流量を確保するために一層の多ピン化が必要とされる場合もあり、パッケージ外形の大型化に起因してパッケージの端部での温度変化による伸縮量が大きくなり、プリント配線板への搭載後の信頼性低下の懸念もある。

ここで、配線距離に応じて配線のルートを変更するビルドアップ配線基板が提示されている（特許文献１）。また、プリント配線板のビアの抵抗値が所望の値を有するプリント配線板が提示されている（特許文献２）。さらに、グランドスルーホールと電源スルーホールを流れる電流の位相を逆相にしてそれらのスルーホールのインピーダンスを低減することが提示されている（特許文献３）。
特開２０００−２０８９４１号公報特開２００５−１９５２７号公報特開２００５−６４８２８号公報

本件開示のプリント配線板および電子装置の課題は、狭ピッチ多ピン化が進んでもパッケージ端子１つあたりの所望の電流値を確保することにある。

本件開示のプリント配線板は、表層に形成されたランドおよびランドが形成されている表層以外の層に形成された電源パターンの少なくとも１つ、に接続された第１のビアと第２のビアを含む複数のビアを有するプリント配線板である。

また、本件開示の電子装置は、表層に形成されたランドおよびランドが形成されている表層以外の層に形成された電源パターンの少なくとも一つ、に接続された複数のビアを有するプリント配線板を搭載した電子装置である。

本件開示のプリント配線板、あるいは、本件開示の電子装置に搭載されたプリント配線板は、表層のランドと表層以外の層の電源パターンの少なくとも１つとが複数のビアで接続されているためビアの本数に応じた電流値が確保される。

本件開示のプリント配線板および電子装置によれば、パッケージ端子１つあたりに所望の電流値を確保することができる。

以下、本件開示のプリント配線板および電子装置の実施形態について説明する。

図５は、第１実施形態のプリント配線板の断面図である。この図５、およびそれ以降の各図において、図２〜図４の従来例のプリント配線板を構成する各要素と同一の要素には同一の符号を付して示し、相違点を中心に説明する。

この図５のプリント配線板１０Ｄは、内部に、電源層１９と、配線１８が形成された配線層とを含む複数の導体層を有し導体層と絶縁層とが交互に積層されたプリント配線板である。

このプリント配線板１０Ｄには、このプリント配線板１０Ｄの表面および裏面に形成されたビルドアップ層１４を含めてプリント配線板１０Ｄの表面に貫通した貫通ビア１３が形成されている。この貫通ビア１３はプリント配線板１０Ｄの内部に広がる電源層１９に接続されている。

また、このプリント配線板１０Ｄには、ビルドアップビア１５が形成されている。このビルドアップビアは、表面側のビルドアップ層を貫いてそのビルドアップ層に接する電源層１９Ａに接している。このビルドアップビア１５の表面にはパッケージ端子２０が接続されるフットプリント１１が形成されており、このフットプリント１１は引出しパターン１２を介して貫通ビア１３に接続されている。

この図５に示す第１実施形態のプリント配線板１０Ｄの場合、パッケージ端子２０は、フットプリント１１から引出しパターン１２および貫通ビア１３を介して電源層１９に接続され、またそれと同時に、フットプリント１１からビルドアップビア１５を介して電源層１９に接続されている。

このように、この図５の第１実施形態の場合、パッケージ端子２０が同時に複数のルートを経由して電源層１９に接続され、狭ピッチ多ピン化においてもパッケージ端子１つあたりの電流値として従来と同等、またはそれ以上の電源値を確保することができる。

また、この図５の第１実施形態の場合、ビルドアップビア１５は、ビルドアップ層１４の直ぐ下の電源層１９Ａにまで達しているのであって、その電源層１９Ａよりも深い配線層における配線パターン１８の通路の妨げにはならず、このプリント配線板１０Ｄの配線容量の削減量も最低限に抑えられている。

図６は、第２実施形態のプリント配線板の断面図である。図５に示す第１実施形態のプリント配線板１０Ｄとの相違点について説明する。

この図６に示す第２実施形態のプリント配線板１０Ｅの場合、図５の第１実施形態のプリント配線板１０Ｄにおけるビルドアップビア１５に代えて、複数の電源層１９のうちの表面から裏面に向かって２層目に形成された電源層１９Ｂにまで達するＳＶＨ（ＳｕｒｆａｃｅＶｉａＨｏｌｅ）（又はＩＶＨ（ＩｎｔｅｒｓｔｉｔｉａｌＶｉａＨｏｌｅ））１７が形成されている。このＳＶＨ（又はＩＶＨ）１７は、表面側第１層目の電源層１９Ａと第２層目の電源層１９Ｂとの双方に接続されている。

この図６に示す第２実施形態の場合、パッケージ端子２０が、貫通ビア１３を介して電源層１９に接続されるとともに、それと同時にＳＶＨ（又はＩＶＨ）１７を介して電源層１９に接続され、このように複数のルートで電源層に接続されることによって、配線容量の削減を抑えつつパッケージ端子１つあたりの電流値が確保されている。

図７は、第３実施形態のプリント配線板の断面図である。ここでも、図５に示す第１実施形態形態のプリント配線板１０Ｄとの相違点について説明する。

この図７に示す第３実施形態のプリント配線板１０Ｆの場合、図５の第１実施形態ではビルドアップビア１５の表面にフットプリント１１が形成されていたことに代わり、貫通ビア１３の表面にフットプリント１１が形成されている。また、この図７のプリント配線板１０Ｆの場合、貫通ビア１３の表面にフットプリント１１を形成する際に貫通ビア１３の中にも導体が入り込んで貫通ＣＯＨ１６が形成されており、その貫通ＣＯＨ１６の表面に、パッケージ端子２０が接続されるフットプリント１１が形成されている。その他の点は図５のプリント配線板１０Ｄと同様である。

この図７に示す第３実施形態の場合も、パッケージ端子２０は、貫通ビア１３（貫通ＣＯＨ１６）を介して電源層１９に接続され、またそれと同時に、ビルドアップビア１５を介して電源層１９に接続されており、配線容量の削減を抑えつつパッケージ端子１つあたりの電流値を確保している。

図８は、第４実施形態のプリント配線板の断面図である。ここでは、図６に示す第２実施形態のプリント配線板１０Ｅとの相違点について説明する。

図８に示す第４実施形態のプリント配線板１０Ｇの場合、図６の第２実施形態のプリント配線板１０Ｅでは、ＳＶＨ（又はＩＶＨ）１７の表面にフットプリント１１が形成されていたことに代わり、貫通ビア１３の内部に導体が入り込んで貫通ＣＯＨ１６が形成されるとともに、その貫通ＣＯＨ１６の表面に、パッケージ端子２０が接続されるフットプリント１１が形成されている。その他の点は図６のプリント配線板１０Ｅと同様である。

この図８に示す第４実施形態の場合も、図５〜図７に示す第１〜第３実施形態と同様、パッケージ端子２０が貫通ビア１３（貫通ＣＯＨ１６）を介して電源層１９に接続される。それと同時に、ＳＶＨ（又はＩＶＨ）１７を介して電源層１９に接続されており、配線容量の削減を抑えつつパッケージ端子１つあたりの電流値を増加させることができる。

図９は、第５実施形態のプリント配線板の断面図である。ここでは、図８に示す第４実施形態のプリント配線板１０Ｇとの相違点について説明する。

図８に示す第４実施形態のプリント配線板１０Ｇの場合、貫通ビア１３（貫通ＣＯＨ１６）とＳＶＨ（又はＩＶＨ）１７の双方が、電源層１９のうちの表面に最も近い電源層１９Ａと２層目の電源層１９Ｂの双方に接続されているが、図９に示す第５実施形態のプリント配線板１０Ｈの場合は、貫通ビア１３（貫通ＣＯＨ１６）は、電源層１９のうちの裏面に最も近い１層目の電源層１９Ａとの接続を避け、２層目の電源層１９Ｂに接続され、一方ＳＶＨ（又はＩＶＨ）１７は、１層目の電源層１９Ａにも接続されている。

ここで、この図９に示すプリント配線板１０Ｈの場合、フットプリント１１から貫通ビア１３（貫通ＣＯＨ１６）を経由して、その貫通ビア１３（貫通ＣＯＨ１６）が接続された最初の電源層１９（ここでは２層目の電源層１９Ｂ）に達するまでの第１の線路の長さＬ１および抵抗値Ｒ１と、フットプリント１１からＳＶＨ（又はＩＶＨ）１７を経由して、そのＳＶＨ（又はＩＶＨ）１７が接続された最初の電源層１９（ここでは１層目の電源層１９Ａ）に達するまでの第２の経路の長さＬ１および抵抗値Ｒ２が互いに同一（Ｌ１＝Ｌ２，Ｒ１＝Ｒ２）となっている。

こうすることで２つの経路のうちの一方にのみ電流が集中することなく電流の流れが分散され、２つの経路を合わせたときの電流値を上げることができる。

尚、ここでは、長さＬ１＝Ｌ２とすることで抵抗値Ｒ１＝Ｒ２を実現しているが、電流の流れの均一化は、Ｌ１≠Ｌ２であっても経路の膜厚や線幅を調整してＲ１＝Ｒ２とすることによっても実現できる。

図１０は、第６実施形態のプリント配線板の平面図（Ａ）、および絶縁層を取り去って導電体による構成部分のみ示した斜視図である。

ここには、図１０（Ａ）に示す円Ｒ２内に１本の貫通ビア１３が形成され、その貫通ビアの周囲に４本のＳＶＨ（又はＩＶＨ）１７が形成されて、その１本の貫通ビア１３と４本のＳＶＨ（又はＩＶＨ）１７が引出しパターン１２を介して接続されている。その１本の貫通ビア１３は、複数の電源層１９のうちの表面から離れた側の電源層１９Ｂに接続され４本のＳＶＨ（又はＩＶＨ）１７は、表面に近い側の電源層１９Ａに接続され、フットプリント１１から貫通ビア１３を経由して電源層１９Ｂに達するまでの抵抗値Ｒ１と、４本のＳＶＨ（又はＩＶＨ）１７のそれぞれについての、フットプリント１１から１本の引出しパターン１２および１本のＳＶＨ（又はＩＶＨ）１７を経由して電源層１９Ａに達するまでの各抵抗値Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４が全て等しくなるように（Ｒ１＝Ｒ２１＝Ｒ２２＝Ｒ２３＝Ｒ２４となるように）、各経路の長さや膜厚、線幅などが調整されている。

また、この図１０の第６実施形態の場合、経路が５本形成されているため、１本の部分と比べて５倍の電流を流すことができる。

このように、狭ピッチ多ピン化が進んでも、１本の貫通ビアと、１本又は複数本の、プリント配線板の途中にまで達するビア（ビルドアップビア、ＳＶＨ（又はＩＶＨ）、など）とに電源を分散させることにより、配線容量の削減量を抑えつつ所望の電源量の電流を流すことができる。

なお、上記の実施形態で示したプリント配線板は主に、例えばＰＣ、サーバ、携帯電話といった高密度実装を要求される機器に適用することができる。

以下に、本件開示のプリント配線板および電子装置の各種形態を付記する。

（付記１）
表層に形成されたランドおよび前記ランドが形成されている表層以外の層に形成された電源パターンの少なくとも１つ、
に接続された第１のビアと第２のビアを含む複数のビアを有することを特徴とするプリント配線板。

（付記２）
前記ランドから前記第１のビアを経由した第１の線路と、前記ランドから前記第２のビアを経由して前記電源パターンに達するまでの第２の線路が、互いに同一の抵抗値を有することを特徴とする付記１記載のプリント配線板。

（付記３）
前記プリント基板は、多層プリント基板であり、前記電源パターンは、複数の層に形成されており、
前記第１のビア、および、前記第２のビアは、各々いずれかの層の電源パターンに接続されていることを特徴とする付記１または付記２に記載のプリント配線板。

（付記４）
前記第１のビアに前記第２のビアが複数接続されていることを特徴とする請求項１から３のうちいずれか１項記載のプリント配線板。

（付記５）
内部に電源層と配線層とを含む複数の導体層を有し該導体層と絶縁層とが交互に積層されたプリント配線板であって、
当該プリント配線板の表裏に貫通し当該プリント配線板内部の電源層に接続された第１のビアと、
表層に形成された引出しパターンで前記第１のビアに接続され当該プリント配線板内部の電源層に達する第２のビアと、
前記第１のビアおよび前記第２のビアの一方の表層に形成された、グリッドアレイ型パッケージ下面に形成されたパッケージ端子を乗せるフットプリントとを有することを特徴とするプリント配線板。

（付記６）
表面の絶縁層の直ぐ下に電源層を有し、前記第２のビアが、該表面の絶縁層を貫いて該表面の絶縁層に接する電源層にまで達するビアであることを特徴とする付記５記載のプリント配線板。

（付記７）
前記第２のビアが、当該プリント配線板の表面から裏面に向かって、前記複数の導体層のうちの２層目以降に形成された電源層にまで達するビアであることを特徴とする付記５記載のプリント配線板。

（付記８）
前記フットプリントが、前記第１のビアの表層に形成されたものであることを特徴とする付記５から７のうちいずれか１項記載のプリント配線板。

（付記９）
前記フットプリントが、前記第２のビアの表層に形成されたものであることを特徴とする付記５から７のうちいずれか１項記載のプリント配線板。

（付記１０）
前記フットプリントから前記第１のビアを経由して該第１のビアが接続された最初の電源層に達するまでの第１の線路と、前記フットプリントから前記第２のビアを経由して該第２のビアが接続された最初の電源層に達するまでの第２の線路が、互いに同一の抵抗値を有することを特徴とする付記５から９のうちいずれか１項記載のプリント配線板。

（付記１１）
前記第１のビア１つに前記第２のビアが複数接続されていることを特徴とする付記５から１０のうちいずれか１項記載のプリント配線板。

（付記１２）
表層に形成されたランドおよび前記ランドが形成されている表層以外の層に形成された電源パターンの少なくとも一つ、
に接続された複数のビアを有することを特徴とするプリント配線板を搭載した電子装置。

プリント配線板の、グリッドアレイ型パッケージが搭載される領域の模式図である。図１の円Ｒの部分の拡大図（Ａ）およびその部分の断面図（Ｂ）であって、従来の第１例を示す図である。図１の円Ｒの部分の拡大図（Ａ）およびその部分の断面図（Ｂ）であって、従来の第２例を示す図である。図１の円Ｒの部分の拡大図（Ａ）およびその部分の断面図（Ｂ）であって、従来の第３例を示す図である。第１実施形態のプリント配線板の断面図である。第２実施形態のプリント配線板の断面図である。第３実施形態のプリント配線板の断面図である。第４実施形態のプリント配線板の断面図である。第５実施形態のプリント配線板の断面図である。第６実施形態のプリント配線板の平面図（Ａ）、および絶縁層を取り去って導電体による構成部分のみ示した斜視図である。

符号の説明

１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ，１０Ｇ，１０Ｈプリント配線板
１１，１１Ａ接続パッド
１１フットプリント
１２引出しパターン
１３貫通ビア
１３´ ビア
１４ビルドアップ層
１５ビルドアップビア
１６貫通ＣＯＨ
１７ＳＶＨ（又はＩＶＨ）
１８配線
１９，１９Ａ，１９Ｂ電源層
２０パッケージ端子

Claims

表層に形成されたランド、および、前記ランドが形成されている表層以外の複数の層にそれぞれ形成された複数の電源パターンのうちの第１の電源パターンに接続された第１のビアと、前記ランド、および、前記複数の電源パターンのうちの、前記第１の電源パターンとは異なる第２の電源パターンに接続された第２のビアを含む複数のビアを有し、
前記ランドから前記第１のビアを経由して前記第１の電源パターンに達する第１の線路と、前記ランドから前記第２のビアを経由して前記第２の電源パターンに達するまでの第２の線路が、互いに同一の抵抗値を有することを特徴とするプリント配線板。
前記第１のビアに前記第２のビアが複数接続されていることを特徴とする請求項１記載のプリント配線板。
表層に形成されたランド、および、前記ランドが形成されている表層以外の複数の層にそれぞれ形成された複数の電源パターンのうちの第１の電源パターンに接続された第１のビアと、前記ランド、および、前記複数の電源パターンのうちの、前記第１の電源パターンとは異なる第２の電源パターンに接続された第２のビアを含む複数のビアを有し、
前記ランドから前記第１のビアを経由して前記第１の電源パターンに達する第１の線路と、前記ランドから前記第２のビアを経由して前記第２の電源パターンに達するまでの第２の線路が、互いに同一の抵抗値を有することを特徴とするプリント配線板を搭載した電子装置。