JP6236841B2 - 多層配線基板及びその製造方法 - Google Patents
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Description
図14は、本発明を想到するまでの関連する技術の多層配線基板200の図である。多層配線基板200は、配線層110〜113と、絶縁層120〜123とを備える多層構造の基板である。半導体素子140と中継基板(インターポーザ)141とを多層配線基板200に接続する場合にリフロー炉などで加熱する。そして、図15に示すように、中継基板141が加熱を受けて反りなどの変形が生ずる。そうすると、図15に示すように半導体素子140と中継基板141との接続において、接続部135が不良となる場合がある。
図1は、本発明の多層配線基板1000の構成を模式的に示す断面図である。多層配線基板1000は、半導体素子40と接続する中継基板41と、第1の配線層20と、第2の配線層23と、絶縁層10aと、素子用ビア33と、配線用ビア32と、を備える。
図2〜6は、本発明の実施の形態1にかかる多層配線基板1000の製造方法を示している。図2〜6は、それぞれ図1に示した多層配線基板100の製造過程を模式的に断面図で示す工程図である。
本発明の実施の形態1にかかる多層配線基板1000は、基板内部に中継基板41を埋め込む構成となっている。そのため、半導体素子40を加熱して接続部35を接続する場合に、中継基板41が直接熱の影響を受けにくい。そして、中継基板41が反るなどの変形がしにくくなっている。中継基板を基板の中に組み込むことで中継基板の反りの影響を受けずLSIの多ピン化対応を可能とする。その結果、多層配線基板100は、多数の接続端子を備える半導体素子40の実装時に接続不良となる確率を低減し、接続部35の接続の信頼性を向上することができる。
図7は、本発明の実施の形態2に係る多層配線基板100の構成を詳細に示す断面図である。図7に示すように、多層配線基板100は、絶縁層10〜15と、配線層20〜26と、ビア30〜33と、はんだ接続部34と、接続部35と、集積回路(半導体素子)40と、インターポーザ(中継基板)41とを備える。実施の形態2は、実施の形態1に比べて絶縁層11〜15、配線層21、22、24〜26が追加されている。即ち、絶縁層と配線層の数が増えている。そして、配線層20〜26と絶縁層10〜15が交互に配置されている。
図8〜13は、本発明の実施の形態2にかかる多層配線基板100の製造方法を示している。図8〜13は、それぞれ図7に示した多層配線基板100の製造過程を模式的に断面図で示す工程図である。
以上の工程により本発明の実施の形態2にかかる多層配線基板100を得る。
本発明の実施の形態2にかかる多層配線基板100は、基板内部に中継基板41を埋め込む構成となっている。そのため、半導体素子40等の半導体素子を加熱して接続部35を接続する場合に、中継基板41が直接熱の影響を受けにくい。そして、中継基板41が反るなどの変形がしにくくなっている。中継基板を基板の中に組み込むことで中継基板の反りの影響を受けずLSI多ピン化対応を可能とする。その結果、多層配線基板100は、多数の接続端子を備える半導体素子40の実装時に接続不良となる確率を低減し、接続部35の接続の信頼性を向上することができる。
10a 絶縁層
11 絶縁層
12 絶縁層
13 絶縁層
14 絶縁層
15 絶縁層
20 配線層(第1の配線層)
21 配線層
22 配線層
23 配線層(第2の配線層)
23a 開口部
24 配線層
25 配線層
26 配線層
30 ビア
31 ビア
32 配線用ビア
33 素子用ビア
34 はんだ接続部
35 接続部
40 集積回路
41 中継基板
41a 素子接続部
41b 基板接続部
100 多層配線基板
110 配線層
111 配線層
112 配線層
113 配線層
120 絶縁層
121 絶縁層
122 絶縁層
130 ビア
135 接続部
136 はんだ接続部
140 半導体素子
141 中継基板
200 多層配線基板
1000 多層配線基板
Claims (10)
- 一面側に半導体素子が備える接続部と電気的に接続する素子接続部を有し、他面側に配線層と電気的に接続する基板接続部を有する中継基板と、
前記素子接続部と電気的に接続する第1の配線層と、
前記基板接続部が有する電源接続部と半田接続で電気的に接続する第2の配線層と、
前記第1の配線層と前記第2の配線層との間に前記中継基板を封入するよう形成した絶縁層と、
前記絶縁層に設けられた孔に配置され、前記素子接続部と前記第1の配線層とを電気的に接続する素子用ビアと、
前記絶縁層に設けられた孔に配置され、前記基板接続部が有する信号接続部と外部とを電気的に接続可能とする配線用ビアと、を備え、
前記第1の配線層の前記中継基板とは反対側に、前記半導体素子が実装される
多層配線基板。 - 前記第1の配線層に前記接続部を介して接続する前記半導体素子が前記素子用ビアを介して前記素子接続部と電気的に接続する、
請求項1に記載の多層配線基板。 - 前記半田接続は前記電源接続部と前記第2の配線層との電源経路に接続する、
請求項1又は2に記載の多層配線基板。 - 前記第2の配線層の前記中継基板と反対側に配線層をさらに設け、前記配線層と前記信号接続部とを前記配線用ビアを介して接続する、
請求項1〜3いずれか1項に記載の多層配線基板。 - 前記第2の配線層の前記中継基板と反対側にさらに形成した複数の層の基板が有する配線層のそれぞれと外部とを導電性の配線用ビアを介して電気的に接続する、
請求項1〜4いずれか1項に記載の多層配線基板。 - 第1の配線層と第2の配線層とを含む複数の配線層のうち、前記第2の配線層を形成する工程と、
前記第2の配線層と中継基板が有する電源接続部とを半田接続で電気的に接続する工程と、
前記中継基板を内部に封入するよう前記第2の配線層の上部に絶縁層を形成する工程と、
前記絶縁層の上部に前記第1の配線層を形成する工程と、
孔を設けて、前記中継基板が有する素子接続部と前記第1の配線層とを電気的に接続する素子用ビアと、前記中継基板が有する信号接続部と外部とを電気的に接続する配線用ビアとを、前記絶縁層に形成する工程と、を有し、
前記第1の配線層の前記中継基板とは反対側に、半導体素子が実装される
多層配線基板の製造方法。 - 前記第1の配線層に前記半導体素子が備える接続部を介し、更に前記素子用ビアを介して前記素子接続部と電気的に接続するよう、前記半導体素子を実装する工程を更に有する、
請求項6に記載の多層配線基板の製造方法。 - 前記半田接続は前記電源接続部と前記第2の配線層との電源経路に接続する、
請求項6又は7に記載の多層配線基板の製造方法。 - 前記第2の配線層の前記中継基板と反対側に配線層をさらに設け、前記配線層と前記信号接続部とを前記配線用ビアを介して接続する、
請求項6〜8いずれか1項に記載の多層配線基板の製造方法。 - 前記第2の配線層の前記中継基板と反対側にさらに形成した複数の層の基板が有する配線層のそれぞれと外部とを導電性の配線用ビアを介して電気的に接続する、
請求項6〜9いずれか1項に記載の多層配線基板の製造方法。
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