JP2002009445A - 電子装置 - Google Patents

電子装置

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JP2002009445A
JP2002009445A JP2000185794A JP2000185794A JP2002009445A JP 2002009445 A JP2002009445 A JP 2002009445A JP 2000185794 A JP2000185794 A JP 2000185794A JP 2000185794 A JP2000185794 A JP 2000185794A JP 2002009445 A JP2002009445 A JP 2002009445A
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Kanji Otsuka
寛治 大塚
Yoichi Matsuda
陽一 松田
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Sumitomo Metal SMI Electronics Device Inc
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Sumitomo Metal SMI Electronics Device Inc
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Abstract

(57)【要約】 【課題】 急峻な変化に追従可能なバイパスコンデンサ
を備えた電子装置を提供する。 【解決手段】 本発明の電子装置１は、基板内部にバイ
パスコンデンサと、ＬＳＩ素子９と、電源１０と、これ
らとバイパスコンデンサとを接続するグランドスルーホ
ール１１および電源スルーホール１２とを備える。バイ
パスコンデンサは基板全体にわたって形成され、グラン
ドスルーホール１１および電源スルーホール１２は近接
して配置される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電子装置に関し、特
に、大規模集積回路（ＬＳＩ）素子等の回路素子を搭載
し、基板内部にバイパスコンデンサを備えた電子装置に
関する。
【０００２】
【従来の技術】高速信号電源は信号のスイッチやアナロ
グゲート回路の信号エネルギを急峻に供給したり、放出
したりしなくてはならない。しかし供給電源は、急峻な
エネルギ放出に対して能力がなく、スイッチやゲート回
路の近くにあるバイパスコンデンサの電荷をもらって対
応する。
【０００３】また、信号エネルギをグランドに放出する
ときには、グランドに流れ出すパイプが細く、放出した
エネルギで洪水のような状態になる。すなわち電位が持
ち上がる。かかる現象に対しても、バイパスコンデンサ
は貯水池の形で、電位の持ち上がりを防止する。
【０００４】
【発明が解決しようとする課題】ところが、一般にバイ
パスコンデンサはスイッチやゲートの近くになく、その
効果が減少するだけでなく、バイパスコンデンサの電荷
放出口が小さく、すなわちインダクタンスが大きく、せ
っかくの電荷貯蔵庫として、あるいは貯水池としての容
量が十分であるにもかかわらず、急峻な変化に追従しな
いという問題があった。
【０００５】本発明は、上述の課題を解決するためにな
されたものである。本発明の目的は、急峻な変化に追従
可能なバイパスコンデンサを備えた電子装置を提供する
ことにある。
【０００６】
【課題を解決するための手段】本発明に係る電子装置
は、基板の内部に当該基板全体にわたって設けられ電源
と接続される電源層およびグランド層を有するバイパス
コンデンサと、第１接続孔を介して電源層と電気的に接
続される第１導電層と、第１導電層と隣り合う位置に形
成され第２接続孔を介してグランド層と電気的に接続さ
れる第２導電層とを備える。
【０００７】このようにバイパスコンデンサを基板の全
体にわたって設けることにより、スルーホールやビアホ
ール等の接続孔を設けるだけで所望の導電層（たとえば
パッドやバンプ）とバイパスコンデンサとを最短距離で
接続することができる。また、バイパスコンデンサの電
荷の移動を第１および第２接続孔のペア単位で行なえる
ので、インダクタンスを最小にすることもできる。な
お、電源層やグランド層は、元電源からの供給配線とし
ても機能することとなる。
【０００８】上記第１および第２接続孔を近接させるこ
とが好ましい。それにより、反対のチャージの電流が流
れる線路を近接させることができ、線路間の相互インダ
クタンスを増やすことができ、結果として特性インピー
ダンスを低減することができる。具体的には、特性イン
ピーダンスを８０Ω以下とすることができる。
【０００９】電子装置が複数の電力消費デバイスを備え
る場合、電力消費デバイス間の境界に位置する電源層に
切り欠きを設けることが好ましい。それにより、電源グ
ランド揺らぎの相互干渉を抑制することができる。
【００１０】また、電子装置が複数の電源を備える場
合、各々の電源が、バイパスコンデンサを有することが
好ましい。
【００１１】電子装置が高速信号系の第１電源と低速信
号系の第２電源とを備えた場合、第１および第２電源間
で電源層を分割することが好ましい。
【００１２】第１導電層に対し複数の第１接続孔を設
け、第２導電層に対し複数の第２接続孔を設けることが
好ましい。このように１つの導電層に対し複数の接続孔
を設けることにより、接続孔の特性インピーダンスを低
減することができる。
【００１３】第１あるいは第２接続孔を共有する複数の
接続孔ペアを備える場合、これらの接続孔ペアに共有さ
れる第１あるいは第２接続孔の特性インピーダンスは、
４０Ω以下である。
【００１４】第１および第２接続孔で構成される接続孔
ペアを含む複数の接続孔ペアを備える場合、複数の接続
孔ペアを分散して配置することが好ましい。
【００１５】バイパスコンデンサの容量は、１組の第１
および第２接続孔に対し５０ｐＦ以上であり、より好ま
しくは２５０ｐＦ以上５００ｐＦ以下である。
【００１６】
【発明の実施の形態】以下、図１〜図７を用いて、本発
明の電子装置について説明する。図１は全面コンデンサ
層を持つ多層プリント配線板の断面図であり、図２は電
源グランドスルーホールを記載した電子装置の断面図で
ある。
【００１７】図１に示すように、多層プリント配線板
は、複数の基板２と、基板２間に形成された高誘電体層
３と、高誘電体層３の表裏面上に形成された電源層４お
よびグランド層５と、基板２の表面上に形成された導電
層（たとえばパッドや信号線となる）６とを備える。上
記高誘電体層３、電源層４およびグランド層５により、
バイパスコンデンサが形成される。
【００１８】高誘電体層３は、基板２の全体にわたって
形成される。この高誘電体層３の材質としては、たとえ
ば高誘電率を持つ材料を有機物中に分散させたものを使
用することができる。具体的には、エポキシ樹脂にＢａ
ＴｉＯ系の微粉末を混合した材料を使用可能である。因
みに本発明の高誘電体層３の材料の誘電率εｒは、４〜
４０のものが使用されている。重要なのはコンデンサ容
量で１．０ｎＦ／ｉｎ 2以上が望ましく、誘電体層の厚
みを薄くすることで大きくすることが可能となる。たと
えば、誘電体層厚４０μｍで１．６ｎＦ／ｉｎ2が生産
されている。
【００１９】電源層４およグランド層５は、たとえば銅
等の導電材料で構成され、高誘電体層３の表面上のほぼ
全面にわたって形成される。電源層４の厚みは、銅箔を
使用すれば３５μｍ程度で、グランド層５も同じ厚みに
し、クラッド材にすると使いやすい。銅箔／高誘電体層
／銅箔（３５／３〜１００／３５μｍ）の貼り合せクラ
ッド材が使える。電源層４およグランド層５は、１組の
銅箔上にそれぞれ高誘電率樹脂を塗布し、それらを張り
合せ、その後銅箔をパターニングすることで形成可能で
ある。
【００２０】図２に、ＬＳＩ素子を搭載した電子装置１
の断面構造を示す。この電子装置１は、たとえば上述の
プリント配線板にＬＳＩ素子等を搭載することにより形
成可能である。
【００２１】図２に示すように、電子装置１は、プリン
ト配線板に搭載された複数のＬＳＩ素子９と、内部にバ
イパスコンデンサと、電源１０と、グランドスルーホー
ル１１と、電源スルーホール１２とを備える。
【００２２】電源スルーホール１２およびグランドスル
ーホール１１は、バイパスコンデンサ層（電源層４ある
いはグランド層５）の電源、グランド面に接続されてい
る。つまり、電源層４は電源スルーホール１２を介し
て、グランド層５はグランドスルーホール１１を介して
電源１０と接続される。これらは、パッド７またはバン
プ８からできるだけ近いところでバイパスコンデンサと
接続され、ペアになっている。
【００２３】電源およびグランド配線それぞれのインダ
クタンスを減らすには、ベクトルが反対の電流（プラス
チャージとマイナスチャージの電流）が流れる配線を接
近させ、相互インダクタンスＬMを増やせばよい。それ
ぞれの自己インダクタンスをＬS1，ＬS2とすると、その
ペア線路の実効インダクタンスＬeffは下記の数式
（１）で表される。
【００２４】
【数１】
【００２５】つまり、ＬM大きくなれば、全体の実効イ
ンダクタンスが小さくなる。このためには、ペアになっ
た線路同士を接近させ、相互インダクタンスカップリン
グを大きくすることになる。このとき、相互キャパシタ
ンスＣｃも大きくなり、下記の数式（２）より、特性イ
ンピーダンスＺ0は小さくなる。
【００２６】
【数２】
【００２７】この趣旨で、特性インピーダンス８０Ω以
下を狙ったペア構成としている。隣接した２ペアが組に
なれば、その１／２の特性インピーダンス（４０Ω）が
望ましいことになる。
【００２８】バイパスコンデンサへ接続されているペア
スルーホールまたはビアホールのバイパスコンデンサの
電源・グランド接続点は、図２のようにできるだけ分散
していることが好ましい。また、元電源からの供給配線
は、バイパスコンデンサのべた電極（平面状電極）であ
り、コンデンサ電極と供給配線が共通になっている。
【００２９】図３は、電流線を元電源からスルーホール
に向けて記入したものである。図３に示すように、すべ
て直線的に最短コースを通っていることが判明する。し
かもプラスチャージである電源電流とマイナスチャージ
であるグランド電流が平行になっていることも判明す
る。これはベクトルの逆の電流がペアになっていること
に相当し、上記Ｌeffを最小にする条件となる。なお、
上記電源構造は、ＧＨｚ帯はもちろんのこと数十ＧＨｚ
帯にも耐え得るものである。
【００３０】次に、スルーホール隣接ピッチと特性イン
ピーダンスＺ0を図４に示す。計算式は、下記の数式
（３）のようになる。
【００３１】
【数３】
【００３２】ここで、εｒはスルーホール周りの比誘電
率、Ｄはスルーホールピッチ、ｄはスルーホール導体径
である。提案数値は、Ｄ＞（ｄ＋０．０１ｍｍ）の関係
を規定している。
【００３３】図４では、プリント配線板の寸法をイメー
ジした例を示したが、もっと寸法緒元の小さな薄膜配線
板でも同様に規定できる。すなわち、特性インピーダン
スを規定した後製造しやすい寸法緒元とすればよい。
【００３４】プリント配線板上のＢＧＡ（Ball grid ar
ray）１５の接続構造の一例を示すと、図５のようにな
る。この図より、できるだけ電源・グランド相互のスル
ーホール１１，１２が接近して配置されていることがわ
かる。なお、図５において、１６は電源パッド、１７は
グランドパッド、１８は信号パッドを示す。
【００３５】次に、切り欠きの構造について説明する。
コンピュータのマザーボードを例にとると、図６のよう
な切り欠き構造が望ましい。電源供給方向がそれぞれの
チップやコネクタに直線的に接続しているような開放部
を確保することが要点となる。
【００３６】図６に示すように、マザーボードには、高
周波クロック部１９と低周波クロック部２０が設けら
れ、これらの境界に切り欠き２８が設けられる。
【００３７】高周波クロック部１９には、メモリコネク
タ２２、クロックジェネレータ２３、キャッシュメモリ
２４、ＣＰＵ２５、チップセット（Chip Set）部２６、
ＡＧＰ(Accelerated Graphic port)２７、電源１０が設
けられる。これらの素子の中の電力消費デバイス間に
も、図６に示すように、適宜切り欠き２８が設けられ
る。
【００３８】低周波クロック部２０には、ＰＣＩ(Perip
heral Component Interconnect)２１、電源１０等が設
けられる。
【００３９】元電源が影になるチップのクロック周波数
は低くなるものを選ぶ。また、高周波部電源と低周波部
電源が分離されている状態も図６に示されている。
【００４０】シート容量Ｃｓに関する計算式は、下記の
数式（４）のようになる。
【００４１】
【数４】
【００４２】数式（４）において、ε0は真空中の誘電
率で、８．８４×１０-10［Ｆ／ｃｍ 2］、Ａは単位対向
面積、ｔは絶縁層の厚みである。いま、１ｃｍ2単位対
向面積で考えたシート抵抗は図７のようになる。
【００４３】１ペアの電源・グランドスルーホール１
１，１２またはビアホールの好ましい容量は、２５０ｐ
Ｆ〜５００ｐＦであり、０．４〜３３ｎＦ／ｉｎ2のシ
ート容量があれば問題は少ない。図７から見れば十分な
設計範囲であり、自由度が高い。インダクタンスが小さ
ければ小さな容量でも十分なことから、このような設計
ができる。
【００４４】なお、上述の構造例は、ディジタル回路の
みならず、アナログ、マイクロ波回路であっても適用で
きる。また、複数の電源で構成されるシステムにあって
は、それぞれの電源のバイパスコンデンサを複数層有す
ることが好ましい。さらに、スルーホールあるいはビア
ホールの特性インピーダンスをできるだけ低く抑えるた
め、１つのパッドまたはバンプに対して複数のスルーホ
ールあるいはビアホールを設けてもよい。
【００４５】このように本発明の実施の形態について説
明を行なったが、今回開示した実施の形態は全ての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は特許請求の範囲によって示され、
特許請求の範囲と均等の意味および範囲内での全ての変
更が含まれる。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
所望の導電層とバイパスコンデンサとを最短距離で接続
することができ、また電源・グランド配線のインダクタ
ンスを最小にすることができるので、バイパスコンデン
サを急峻な変化に追従可能とすることができる。
【図面の簡単な説明】
【図１】 全面コンデンサを持つ多層プリント配線板の
断面図である。
【図２】 ＬＳＩ素子等を搭載した電子装置の断面図で
ある。
【図３】 基板上のスルーホールに向かう電源・グラン
ド電流線を示す図である。
【図４】 スルーホールピッチ、スルーホール導体径と
特性インピーダンスの関係を示す図である。
【図５】 電源、グランドパッドとバイパスコンデンサ
層へ接続するスルーホールの位置を示す図である。
【図６】 マザーボードにおける切り欠きと電源分離構
造例を示す図である。
【図７】 比誘電率、絶縁層の厚みに対するシート容量
値を示す図である。
【符号の説明】
１ 電子装置、２ 基板、３ 高誘電体層、４ 電源
層、５ グランド層、６導電層、７ パッド、８ バン
プ、９ ＬＳＩ素子、１０ 電源、１１ グランドスル
ーホール、１２ 電源スルーホール、１３ グランド電
流線、１４ 電源電流線、１５ ＢＧＡ、１６ 電源パ
ッド、１７ グランドパッド、１８ 信号パッド、１９
高周波クロック部、２０ 低周波クロック部、２１
ＰＣＩ、２２ メモリコネクタ、２３ クロックジェネ
レータ、２４ キャッシュメモリ、２５ ＣＰＵ、２６
チップセット部、２７ ＡＧＰ、２８ 切り欠き。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/12 Ｎ Ｅ Ｆターム(参考） 4E351 BB03 BB04 BB24 BB26 BB29 BB49 DD04 DD43 DD48 GG06 5E338 AA03 BB02 BB13 BB25 BB75 CC01 CC04 CC06 CD23 EE13 5E346 AA02 AA04 AA12 AA13 AA14 AA15 AA27 AA29 AA32 AA33 AA43 BB02 BB03 BB04 BB06 BB20 CC09 CC21 CC32 DD12 EE13 FF01 FF50 GG15 HH02

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 基板の内部に当該基板全体にわたって設
    けられ、電源と接続される電源層およびグランド層を有
    するバイパスコンデンサと、 第１接続孔を介して前記電源層と電気的に接続される第
    １導電層と、 前記第１導電層と隣り合う位置に形成され、第２接続孔
    を介して前記グランド層と電気的に接続される第２導電
    層とを備えた、電子装置。
  2. 【請求項２】 前記第１および第２接続孔を近接させ
    る、請求項１に記載の電子装置。
  3. 【請求項３】 前記電子装置は、複数の電力消費デバイ
    スを備え、 前記電力消費デバイス間の境界に位置する前記電源層に
    切り欠きを設ける、請求項１に記載の電子装置。
  4. 【請求項４】 前記電子装置は、複数の前記電源を備
    え、 各々の前記電源が、前記バイパスコンデンサを有する、
    請求項１に記載の電子装置。
  5. 【請求項５】 前記電子装置は、高速信号系の第１電源
    と、低速信号系の第２電源とを備え、 前記第１および第２電源間で前記電源層を分割する、請
    求項１に記載の電子装置。
  6. 【請求項６】 前記第１導電層に対し複数の前記第１接
    続孔を設け、 前記第２導電層に対し複数の前記第２接続孔を設けた、
    請求項１に記載の電子装置。
  7. 【請求項７】 前記第１あるいは第２接続孔を共有する
    複数の接続孔ペアを備え、 前記複数の接続孔ペアに共有される前記第１あるいは第
    ２接続孔の特性インピーダンスは、４０Ω以下である、
    請求項１に記載の電子装置。
  8. 【請求項８】 前記第１および第２接続孔で構成される
    接続孔ペアを含む複数の接続孔ペアを備え、 前記複数の接続孔ペアを分散して配置する、請求項１に
    記載の電子装置。
  9. 【請求項９】 前記バイパスコンデンサの容量は、１組
    の前記第１および第２接続孔に対し５０ｐＦ以上であ
    る、請求項１に記載の電子装置。
  10. 【請求項１０】 前記バイパスコンデンサの容量は、２
    ５０ｐＦ以上５００ｐＦ以下である、請求項９に記載の
    電子装置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006086233A (ja) * 2004-09-14 2006-03-30 Sumitomo Bakelite Co Ltd 多層配線板およびその製造方法
JP2006303003A (ja) * 2005-04-18 2006-11-02 Toshiba Corp プリント基板、および情報処理装置
JP2007019530A (ja) * 2002-07-18 2007-01-25 Hitachi Chem Co Ltd 半導体装置および無線電子装置
JP2007116178A (ja) * 2005-10-21 2007-05-10 E I Du Pont De Nemours & Co 中周波域での電力送達およびデカップリング用の埋込みコンデンサのアレイを有するパッケージおよびその形成方法
JPWO2005076683A1 (ja) * 2004-02-04 2007-10-18 イビデン株式会社 多層プリント配線板
JP2013030528A (ja) * 2011-07-27 2013-02-07 Cmk Corp 形成キャパシタ内蔵型多層プリント配線板
US10886219B2 (en) 2017-01-18 2021-01-05 Tdk Corporation Electronic component mounting package
EP3790043A4 (en) * 2018-07-10 2021-07-14 Aisin Aw Co., Ltd. CIRCUIT MODULE AND POWER SUPPLY CHIP MODULE

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007019530A (ja) * 2002-07-18 2007-01-25 Hitachi Chem Co Ltd 半導体装置および無線電子装置
JPWO2005076683A1 (ja) * 2004-02-04 2007-10-18 イビデン株式会社 多層プリント配線板
JP4855075B2 (ja) * 2004-02-04 2012-01-18 イビデン株式会社 多層プリント配線板
JP2006086233A (ja) * 2004-09-14 2006-03-30 Sumitomo Bakelite Co Ltd 多層配線板およびその製造方法
JP2006303003A (ja) * 2005-04-18 2006-11-02 Toshiba Corp プリント基板、および情報処理装置
JP2007116178A (ja) * 2005-10-21 2007-05-10 E I Du Pont De Nemours & Co 中周波域での電力送達およびデカップリング用の埋込みコンデンサのアレイを有するパッケージおよびその形成方法
JP2013030528A (ja) * 2011-07-27 2013-02-07 Cmk Corp 形成キャパシタ内蔵型多層プリント配線板
US10886219B2 (en) 2017-01-18 2021-01-05 Tdk Corporation Electronic component mounting package
EP3790043A4 (en) * 2018-07-10 2021-07-14 Aisin Aw Co., Ltd. CIRCUIT MODULE AND POWER SUPPLY CHIP MODULE

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