JP2007116178A - 中周波域での電力送達およびデカップリング用の埋込みコンデンサのアレイを有するパッケージおよびその形成方法 - Google Patents

中周波域での電力送達およびデカップリング用の埋込みコンデンサのアレイを有するパッケージおよびその形成方法 Download PDF

Info

Publication number
JP2007116178A
JP2007116178A JP2006287841A JP2006287841A JP2007116178A JP 2007116178 A JP2007116178 A JP 2007116178A JP 2006287841 A JP2006287841 A JP 2006287841A JP 2006287841 A JP2006287841 A JP 2006287841A JP 2007116178 A JP2007116178 A JP 2007116178A
Authority
JP
Japan
Prior art keywords
capacitor
array
capacitors
frequency range
impedance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006287841A
Other languages
English (en)
Inventor
Madhavan Swaminathan
スワミナサン マダバン
Engin Ege
エンジン エーゲ
Lixi Wan
リーシ ワン
Prathap Muthana
ムサナ プラタプ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
EIDP Inc
Original Assignee
EI Du Pont de Nemours and Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by EI Du Pont de Nemours and Co filed Critical EI Du Pont de Nemours and Co
Publication of JP2007116178A publication Critical patent/JP2007116178A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/09309—Core having two or more power planes; Capacitive laminate of two power planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09536—Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09618—Via fence, i.e. one-dimensional array of vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09763—Printed component having superposed conductors, but integrated in one circuit layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/924—Active solid-state devices, e.g. transistors, solid-state diodes with passive device, e.g. capacitor, or battery, as integral part of housing or housing element, e.g. cap

Abstract

【課題】中周波域での電力送達およびデカップリング用の埋込みコンデンサのアレイを有するパッケージおよびその形成方法を提供する。
【解決手段】本発明の一実施形態は、中周波域１ＭＨｚから３ＧＨｚでの低ノイズの電力供給パッケージをＩＣに提供するデバイスであって、埋込みディスクリートセラミックコンデンサのアレイを前記パッケージに導入すること、および任意選択で平面コンデンサ層を含むデバイスを提供する。他の実施形態では、中周波域１ＭＨｚから３ＧＨｚでの低ノイズの電力供給パッケージをＩＣに提供するデバイスであって、決定的に重要な中周波域でのコンデンサアレイのインピーダンス対周波数曲線は、目標とされるインピーダンス値以下のインピーダンス値をもたらすように構成される、互いに異なる共振周波数をもつ埋込みディスクリートセラミックコンデンサのアレイを使用することを含むデバイスを提供する。
【選択図】図１

Description

本発明は、埋込みコンデンサ層のアレイを使用することにより、クリーンな電力供給を提供する能力を実証する電子集積回路（ＩＣ）パッケージの、設計、レイアウト、および構造に関する。
本発明は、デカップリングコンデンサの分野に関する。ＩＣパッケージ上のデカップリングコンデンサは、電圧変動を低減させ、給電を行い、配電の完全性を維持するために、しばしば不可欠である。表面実装技術（ＳＭＴ）デカップリングコンデンサは、それらの大きい導線インダクタンスのために、数百メガヘルツ超のデカップリングを提供できていない。オンチップコンデンサは、それらの小さいキャパシタンスのために、ギガヘルツの周波数でのみ有効である。
米国特許第６，３１７，０２３号明細書
こうした制限の結果、現在の技術を使用して十分にデカップリングできない、中周波域と呼ばれる周波数範囲が存在する。
本発明は、パッケージレベルでの、給電（電力送達）およびＩＣのデカップリングに対する解決策を提供する。本発明は、基板デカップリング方法のいくつかのインダクタンス問題を克服し、必要とされるオンチップキャパシタンスのサイズを低減させることによってチップ上のスペースを節約し、それによって、電源ノイズを低減させ、半導体スイッチング速度要件を満たすのに十分な電流を、特に高電流入力／出力（Ｉ／Ｏ）ドライバに低コストで供給することによって、デジタルおよびミックスドシグナルシステムの性能を向上させる。本発明者らは、こうした中域の周波数レベルに適合するコンデンサおよびパッケージを提供する。
本発明の一実施形態は、中周波域１ＭＨｚから３ＧＨｚでの低ノイズの電力供給パッケージをＩＣに提供するためのデバイスであって、埋込みディスクリートセラミックコンデンサのアレイを前記パッケージに導入すること、および任意選択で平面コンデンサ層を含むデバイスを提供する。他の実施形態では、中周波域１ＭＨｚから３ＧＨｚでの低ノイズの電力供給パッケージをＩＣに提供するためのデバイスであって、決定的に重要な中周波域でのコンデンサアレイのインピーダンス対周波数曲線は、目標とされるインピーダンス値以下のインピーダンス値をもたらすように構成される、互いに異なる共振周波数をもつ埋込みディスクリートセラミックコンデンサのアレイを使用することを含むデバイスを提供する。
さらに他の実施形態は、最適化されたコンデンサアレイを設計する方法であって、（ａ）試験構造を構築するステップであって、前記構造は、互いに異なるコンデンサ設計、サイズ、ビア相互接続部および相互接続を含むステップと、（ｂ）前記コンデンサの個々のキャパシタンス値、抵抗値、およびインダクタンス値、ならびにインピーダンス対周波数応答を測定するステップと、（ｃ）複数の前記コンデンサアレイが中間周波数インピーダンス目標を満足するための、合成のインピーダンス対周波数応答をモデル化するステップと、（ｄ）前記モデル化した結果に基づく構造を作製し試験するステップとを含む方法を提供する。また、本発明は、上記の方法によって形成される最適化されたコンデンサアレイ、およびその最適化されたコンデンサアレイを備えるデバイスも提供する。
本発明の目的は、十分な給電およびクリーンな電力送達パッケージを提供するように中周波域に対処する電子ＩＣパッケージの構造において埋込みコンデンサアレイを使用することにある。埋込みコンデンサアレイは、パッケージの積層内で大きい誘電率をもつ薄い誘電体を使用することによって形成される。
本発明の一実施形態では、中周波域約１ＭＨｚから３ＧＨｚでの低ノイズの電力供給パッケージをＩＣに提供するデバイスであって、前記パッケージに、埋込みディスクリートセラミックコンデンサのアレイを導入すること、および任意選択で平面コンデンサ層を含むデバイスを提供する。
本発明の他の実施形態では、クリーンな電力送達パッケージを提供するように、中周波域に対処する、埋込みコンデンサアレイを使用する。埋込みコンデンサアレイは、パッケージの積層内の、大きい誘電率をもつ薄い誘電体を使用することによって形成される。ディスクリート埋込みコンデンサのアレイは、平行に接続されてもよいし、あるいはその他の場所で個々に接続されてもよく、また、異なる共振周波数を有し、異なるサイズおよび形状であるコンデンサから構成されてもよい。
図１は、埋込みコンデンサ層をもつパッケージの断面図を示している。ディスクリートコンデンサアレイは、図１に示されている連続平面コンデンサ層で補完することができる。図２は、パッケージ内の埋込みコンデンサアレイのレイアウトを示している。互いに異なるサイズのコンデンサが、このアレイを構成している。本明細書では、アレイを、要素のグループまたは配列として定義する。本発明では、アレイの要素は、コンデンサ、具体的にはディスクリートコンデンサである。
様々なサイズのコンデンサを使用する根本的理由は、各コンデンサに関連したキャパシタンス、等価直列抵抗（ＥＳＲ）、および等価直列インダクタンス（ＥＳＬ）が互いに異なっており、互いに異なる共振周波数に換算されることにある。本発明では、少なくとも２つのディスクリートコンデンサが必要とされる。最適な性能のためには、それらのディスクリートコンデンサは、集積回路の近くに配置されるべきである。また、コンデンサをチップの電源／接地はんだボールに接続するビアも、アレイの性能に影響を与える。ビアおよびコンデンサを適切に協調設計することにより、検討中の周波数範囲を目標とすることができる。一実施形態では、コンデンサは、チップレベルで電力送達ネットワークの入力インピーダンスの低い目標インピーダンス要件を満たすために、互いに平行に接続される。特定のタイプの使用に必要とされるコンデンサの数は、個々のコンデンサの直列抵抗から決定することができる。直列抵抗を平行結合したものは、目標インピーダンス要件未満となるべきである。コンデンサの周波数応答は、パッケージ内のそのコンデンサの位置に非常に敏感である。
ディスクリートコンデンサは一般に、サイズが０．２５から５ミリメートルの範囲である。一実施形態では、その範囲は、０．５から３ミリメートルである。しかし、ディスクリートコンデンサは、考えられるどんなサイズ範囲も可能であることが、当業者には理解されている。一実施形態では、アレイを構成する少なくとも２つのディスクリートコンデンサは、異なるサイズである。
こうした低ＥＳＬコンデンサを、プロセッサの「ダイの影」に配置することができることは重要である。これらのコンデンサをダイの影の外部に配置することは好ましくない。経路の問題を引き起こし、インダクタンスおよび抵抗の増加により、コンデンサの予測された性能を変化させ得るからである。本明細書では、「ダイの影」を、パッケージのうちの、上部から見たときにダイの占有場所の下に投影される領域として定義する。一般に、ディスクリートコンデンサアレイとダイの間には層が存在する。いくつかの実施形態では、ディスクリートコンデンサのアレイは、「ダイの影」の部分的外部に位置してよい。技術ノードでは今後、マイクロプロセッサの電力消費量が増加し、それと同時に、供給電圧が増大する。その結果、供給電圧の変動に対するノイズマージンが狭くなる。電力送達ネットワークは、ＩＣに電力供給を行う。不適切に設計された場合、このネットワークは、ＩＣの機能に影響を与えるグラウンドバウンスおよび電磁干渉など、大きなノイズ源となり得る。供給電圧の変動を低減させるために、チップに近い電力送達ネットワークの入力インピーダンスの大きさは、非常に小さな値に保持する必要がある。この低いインピーダンスは、直流からクロック周波数の倍数まで維持する必要がある。デカップリングコンデンサは、スイッチング回路に対する給電器としての働きもするので、電力送達ネットワーク中で非常に重要な役割を果たす。デカップリングコンデンサは、低いインピーダンスを提供すべきであり、大きいキャパシタンス、小さい寄生インダクタンス、および小さい寄生抵抗が要求される。（基板上のＳＭＴコンデンサや埋込みコンデンサなど）基板上でどのような技術を使用する場合でも、パッケージの電力供給導線のインダクタンスによって、中間周波数範囲内のデカップリングの効果がなくなるおそれがある。この周波数範囲は、オンチップコンデンサを使用しても対処することができない。追加できるオンチップキャパシタンスの量が、チップ上のスペースに限られているからである。このことは、低い周波数でのオンチップコンデンサの制限となる。オンチップデカップリングキャパシタンスの量が増加すると、コストおよびチップのサイズが増大する。パッケージ内の埋込みコンデンサアレイは、中周波デカップリングに関してそれらの小さい寄生インダクタンスおよび抵抗、ならびに大きいキャパシタンスにより、数デケード（decade）の帯域幅において十分なデカップリングを提供することができる。基板上のＳＭＴコンデンサよりもインダクタンスが小さいのは、それらがチップにより近い位置にあるからである。
本発明のデバイス（またはパッケージ）は、インターポーザ、プリント配線基板、マルチチップモジュール、領域アレイパッケージ、システムオンパッケージ、システムインパッケージなどから選択してよい。
（実施例）
ディスクリート埋込みセラミックコンデンサを含む試験構造の作製（図１参照）
三菱ガス化学株式会社のＢＴ（ビスマレイミドトリアジン）プリプレグ（ガラス繊維上のＢ段階樹脂、タイプはＧＨＰＬ８３０ＨＳ）の厚さ１００ミクロンの３つの層［１００］を、２枚の平面キャパシタンス積層板（本件特許出願人から市販されているデュポンインテラ（登録商標）ＨＫ１１）に積層した。ＨＫ１１は、両側に３５μｍの銅はく［３００］を有する、厚さ１４μｍの充填ポリイミド［２００］からなる（注：この試験構造は、より複雑な試験媒体（図２）の原型である。その試験媒体では、平面コンデンサ層は、ＰＴＨ（めっきスルーホール）［７５０］に接続され、追加のマイクロビアビルドアップ層（microvia build-up layer）［８５０］（図１に図示されていない金属層Ｍ１、Ｍ２、Ｍ１３、およびＭ１４）が試験構造に追加される）。特許文献１に記載されるように、２枚の銅はく（金属層Ｍ４［５００］およびＭ１０［６００］）上にディスクリートセラミックコンデンサを形成した。それらの金属はくは、厚さ３５μｍの銅であり、誘電性組成物［７００、９００］は、本件特許出願人から市販されているデュポンＥＰ３１０（焼成厚２０μｍ）であり、スクリーン印刷銅電極は、焼成厚５μｍの銅（金属層Ｍ５［８００］およびＭ１１［１５０］、本件特許出願人から市販されているデュポンＥＰ３２０）であった。次に、金属はくＭ４およびＭ１０を、１００μｍのＢＴプリプレグ［４００］とともに、２つの平面コンデンサ層を含む構造の片側の上に載せ、積層した。次に、金属層Ｍ４およびＭ１０に、多層下塗塗装（multilayer bonding coating）を行った。次に、金属層Ｍ４およびＭ１０を、（減法）印刷エッチングフォトリソグラフィプロセスで構築した。次に、３μｍの銅はく［４５０、６５０］を被せたＢＴプリプレグ（１００μｍ）［２５０、３５０］を、両側上の構造に積層した（金属層Ｍ３およびＭ１２）。次に、ブラインドビア（直径１５０μｍのマイクロビア）［５５０］を、Ｍ３およびＭ１２ならびに基礎となるプリプレグ層を貫通して紫外レーザで穴をあけて、金属層Ｍ４およびＭ１０に接続する。次に、標準膨潤（standard swell）および（過マンガン酸塩）化学エッチングと、それに続く無電解銅被着によって、マイクロビアのホール内壁を用意した。金属層Ｍ３およびＭ１２のパターニングならびにマイクロビア中の銅ビルドアップを、セミアディティブめっきプロセス（めっきレジストパターンの適用、１２μｍの銅のめっき、レジストのはく離、ベースの銅のディファレンシャルエッチング）によって実施した。
図３に、金属層Ｍ５およびＭ１１上の埋込みコンデンサのレイアウトが示されている。タイプＡ（図４Ａ〜４Ｃ）、タイプＢ（図５Ａ〜５Ｃ）、およびタイプＣ（図６Ａ〜６Ｃ）の異なる３つのコンデンサ設計が存在する。各タイプに、有効コンデンササイズ（面積）が１ｍｍ２、４ｍｍ２、および９ｍｍ２のコンデンサが存在する。コンデンサの設計では、金属はく電極［１２００］、誘電体［１４００］、およびスクリーン印刷銅電極［１３００］の相対的位置およびサイズが異なる。コンデンサの設計ではさらに、２つの銅電極を絶縁するすき間（clearance）（ギャップ）の設計が異なり、また、埋込みコンデンサを上記の次の金属層に接続するビア［１１００］の場所および数が異なる。サイズが９ｍｍ２のコンデンサでは、タイプＡの設計は４つのビア接続を特徴とし、タイプＢは２８個のビアを有し、タイプＣは５２個のビアを有する。
ビア接続ありおよびビア接続なしでの、個々のコンデンサの電気パラメータ（キャパシタンス、抵抗、インダクタンス）を測定した。個々のコンデンサについてのインピーダンス対周波数応答を測定した。測定された応答曲線を、シミュレーションモデルによって生成された曲線と比較した。次に、そのモデルを使用して、埋込みコンデンサアレイ用の伝統的かつ高度な設計ルールを適用し、いくつかのコンデンサアレイのインピーダンスをシミュレートした。
（結果）
図７は、ビア接続なしでの、サイズが１、４、および９ｍｍ２の、タイプＡ、Ｂ、およびＣのタイプのコンデンサに関するキャパシタンス、抵抗、およびインダクタンスの測定値をまとめたものである。この図は、予想されるように、キャパシタンスはサイズとともに増加し、設計タイプによって変わらないことを示している。ビア接続なしでの、全３つのタイプのインダクタンス値は、かなり類似している。図８は、ビア接続ありでの、タイプＡ、Ｂ、およびＣのコンデンサに関する同じパラメータを示している。このデータは、コンデンサのタイプ、ならびにビアの数およびビアの場所が、コンデンサの抵抗およびインダクタンスに大きく影響を与えることを示している。
図９Ａおよび９Ｂは、図７および８で番号が付けられた、ビア接続ありおよびビア接続なしでの、２つのコンデンサタイプに関するインピーダンス対周波数応答曲線の一例を示している。この図は、ビア接続の結果生じる共振周波数偏移を示している。
図１０Ａおよび１０Ｂは、異なるサイズの２つのコンデンサタイプに関する、測定された周波数応答曲線（実線）とモデル化された応答曲線（破線）の間の良好な相関関係を示している。
図１１Ａおよび１１Ｂは、平面コンデンサ層の構造を示している。上面図に、スルーホール相互接続が示されている。
図１２は、スルーホールインダクタンスの寄与ありおよび寄与なしでの、平面コンデンサに関する平面コンデンサインピーダンス対周波数応答曲線のシミュレーションを示している。
図１３は、コンデンサ間の最小間隔が５００μｍの伝統的な設計ルールを適用する、６４個のディスクリート埋込みコンデンサのアレイに関するモデル化結果を示している。コンデンサアレイ応答曲線が、中周波域で、かなり均一な低いインピーダンス値をもたらすように、互いに異なるサイズおよび互いに異なる共振周波数のコンデンサを選択した。水平線は、１００ＭＨｚから１ＧＨｚの範囲で実現されたインピーダンスを示しており、そのインピーダンスを、２００７年向けＩＴＲＳロードマップによるより低いインピーダンス要件の０．７ｍΩと比較している。
図１４は、最適化された電極領域のオーバラップを有する、サイズが１．１５から２．５ｍｍ２のコンデンサのアレイにとってより要求の厳しい間隔設計ルールを適用することにより、中周波域で、２００７年目標インピーダンス要件が達成されることを示している。
図１５Ａは、ディスクリートコンデンサおよび平面コンデンサへの相互接続用の、平面コンデンサ層［１５００］、ディスクリートコンデンサ［１６００］、およびマイクロビア層［８５０］を示す代表的なパッケージの断面図を示している。
図１５Ｂは、ＩＣ［１７００］およびスルーホールビア接続に対して異なる場所でアレイに配列された、様々なディスクリートコンデンササイズの個々のコンデンサ［１８００］からなるコンデンサアレイの一例を示している。
試験構造の積層を示す図である。 試験媒体の積層構造を示す図である。 金属層［１５０］および［８００］上のコンデンサのパターンを示す図である。 コンデンサタイプＡを示す図である。 コンデンサタイプＡを示す図である。 コンデンサタイプＡを示す図である。 コンデンサタイプＢを示す図である。 コンデンサタイプＢを示す図である。 コンデンサタイプＢを示す図である。 コンデンサタイプＣを示す図である。 コンデンサタイプＣを示す図である。 コンデンサタイプＣを示す図である。 ビアなしでのコンデンサパラメータを示す図表である。 ビアありでのコンデンサパラメータを示す図表である。 ビアありおよびビアなしでの測定結果を示すグラフである。 ビアありおよびビアなしでの測定結果を示すグラフである。 コンデンサ４および７のモデル対測定の相関関係を示すグラフである。 コンデンサ４および７のモデル対測定の相関関係を示すグラフである。 平面コンデンサを示す図である。 平面コンデンサを示す図である。 平面コンデンサの周波数応答をモデル化するグラフである。 コンデンサアレイでの目標インピーダンスを示す図である。 可変コンデンササイズでの目標インピーダンスを示す図である。 埋込みコンデンサアレイを用いるパッケージの積層に含まれる、平面コンデンサおよびディスクリートコンデンサを示す図である。 埋込みコンデンサアレイのレイアウトを示す図である。

Claims (10)

  1. 中周波域１ＭＨｚから３ＧＨｚでの低ノイズの電力供給パッケージをＩＣに提供するデバイスであって、
    埋込みディスクリートセラミックコンデンサのアレイを前記パッケージに導入すること、および任意選択で平面コンデンサ層を含むことを特徴とするデバイス。
  2. 少なくとも１つの平面コンデンサ層をさらに含むことを特徴とする請求項１に記載のデバイス。
  3. 前記ディスクリートコンデンサのアレイは、平行に相互接続され、前記中周波域において互いに異なる共振周波数を有するコンデンサから構成されることを特徴とする請求項１または２のいずれかに記載のデバイス。
  4. 互いに異なる共振周波数を有する前記コンデンサは、互いに異なるサイズ、形状、場所、および相互接続であることを特徴とする請求項３に記載のデバイス。
  5. 中周波域１ＭＨｚから３ＧＨｚでの低ノイズの電力供給パッケージをＩＣに提供するデバイスであって、
    決定的に重要な中周波域での前記コンデンサアレイのインピーダンス対周波数曲線は、目標インピーダンス値以下のインピーダンス値をもたらすように構成される、互いに異なる共振周波数をもつ埋込みディスクリートセラミックコンデンサのアレイを使用することを含むことを特徴とするデバイス。
  6. 最適化されたコンデンサアレイを設計する方法であって、
    ａ．互いに異なるコンデンサ設計、サイズ、ビア相互接続部および相互接続を含む試験構造を構築するステップと、
    ｂ．前記コンデンサの個々のキャパシタンス値、抵抗値、およびインダクタンス値、ならびにインピーダンス対周波数応答を測定するステップと、
    ｃ．複数の前記コンデンサアレイが中間周波数インピーダンス目標を満足するための、合成のインピーダンス対周波数応答をモデル化するステップと、
    ｄ．前記モデル化した結果に基づく構造を作製し試験するステップと
    を含むことを特徴とする方法。
  7. 請求項６に記載の方法によって形成されることを特徴とする最適化されたコンデンサアレイ。
  8. 請求項７に記載の前記最適化されたコンデンサアレイを含むことを特徴とするデバイス。
  9. 前記コンデンサアレイは、少なくとも１つの平面コンデンサを含むことを特徴とする請求項６に記載の方法。
  10. 前記ディスクリートコンデンサは、薄膜技術を使用して作製されることを特徴とする請求項１に記載のデバイス。
JP2006287841A 2005-10-21 2006-10-23 中周波域での電力送達およびデカップリング用の埋込みコンデンサのアレイを有するパッケージおよびその形成方法 Pending JP2007116178A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US72927305P 2005-10-21 2005-10-21
US11/514,097 US7504706B2 (en) 2005-10-21 2006-08-31 Packaging having an array of embedded capacitors for power delivery and decoupling in the mid-frequency range and methods of forming thereof

Publications (1)

Publication Number Publication Date
JP2007116178A true JP2007116178A (ja) 2007-05-10

Family

ID=37709422

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006287841A Pending JP2007116178A (ja) 2005-10-21 2006-10-23 中周波域での電力送達およびデカップリング用の埋込みコンデンサのアレイを有するパッケージおよびその形成方法

Country Status (5)

Country Link
US (1) US7504706B2 (ja)
EP (1) EP1777744A3 (ja)
JP (1) JP2007116178A (ja)
KR (1) KR100912580B1 (ja)
TW (1) TW200737490A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8497567B2 (en) 2011-06-23 2013-07-30 Sony Corporation Thin-film capacitor, multilayer wiring board and semiconductor device

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100656751B1 (ko) * 2005-12-13 2006-12-13 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
US8698278B2 (en) * 2008-03-24 2014-04-15 Ngk Spark Plug Co., Ltd. Component-incorporating wiring board
US20110253439A1 (en) * 2010-04-20 2011-10-20 Subtron Technology Co. Ltd. Circuit substrate and manufacturing method thereof
US8731747B2 (en) 2011-04-28 2014-05-20 General Electric Company Communication systems and method for a rail vehicle or other powered system
US8510026B2 (en) 2011-06-13 2013-08-13 General Electric Company Data conversion system and method for converting data that is distributed in a vehicle
US8798807B2 (en) 2011-06-13 2014-08-05 General Electric Company Data distribution system and method for distributing data in a vehicle
US8620552B2 (en) 2011-06-13 2013-12-31 General Electric Company Data communication system and method for communicating data in a vehicle
US9502490B2 (en) 2014-05-21 2016-11-22 Qualcomm Incorporated Embedded package substrate capacitor

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009445A (ja) * 2000-06-21 2002-01-11 Sumitomo Metal Electronics Devices Inc 電子装置
JP2003060107A (ja) * 2001-06-05 2003-02-28 Matsushita Electric Ind Co Ltd 半導体モジュール
JP2003110046A (ja) * 2001-09-28 2003-04-11 Kyocera Corp 多層配線基板
JP2004134806A (ja) * 2002-10-11 2004-04-30 E I Du Pont De Nemours & Co 同時焼成セラミックコンデンサ、およびプリント配線基板で使用するためのセラミックコンデンサを形成する方法
JP2004146495A (ja) * 2002-10-23 2004-05-20 Toppan Printing Co Ltd プリント配線板内蔵用チップコンデンサ及びそれを内蔵した素子内蔵基板
JP2004356264A (ja) * 2003-05-28 2004-12-16 Hitachi Ltd 受動部品内蔵基板及びそれを用いた高周波回路モジュール
JP2005072311A (ja) * 2003-08-26 2005-03-17 Shinko Electric Ind Co Ltd キャパシタ、多層配線基板及び半導体装置

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5010641A (en) * 1989-06-30 1991-04-30 Unisys Corp. Method of making multilayer printed circuit board
US5161086A (en) * 1989-08-23 1992-11-03 Zycon Corporation Capacitor laminate for use in capacitive printed circuit boards and methods of manufacture
US5079069A (en) * 1989-08-23 1992-01-07 Zycon Corporation Capacitor laminate for use in capacitive printed circuit boards and methods of manufacture
US5155655A (en) * 1989-08-23 1992-10-13 Zycon Corporation Capacitor laminate for use in capacitive printed circuit boards and methods of manufacture
US5200810A (en) * 1990-04-05 1993-04-06 General Electric Company High density interconnect structure with top mounted components
US5027253A (en) * 1990-04-09 1991-06-25 Ibm Corporation Printed circuit boards and cards having buried thin film capacitors and processing techniques for fabricating said boards and cards
US5162977A (en) * 1991-08-27 1992-11-10 Storage Technology Corporation Printed circuit board having an integrated decoupling capacitive element
US5800575A (en) * 1992-04-06 1998-09-01 Zycon Corporation In situ method of forming a bypass capacitor element internally within a capacitive PCB
US5428499A (en) * 1993-01-28 1995-06-27 Storage Technology Corporation Printed circuit board having integrated decoupling capacitive core with discrete elements
US5506754A (en) * 1994-06-29 1996-04-09 Thin Film Technology Corp. Thermally matched electronic components
US5504993A (en) * 1994-08-30 1996-04-09 Storage Technology Corporation Method of fabricating a printed circuit board power core using powdered ceramic materials in organic binders
US5469324A (en) * 1994-10-07 1995-11-21 Storage Technology Corporation Integrated decoupling capacitive core for a printed circuit board and method of making same
US20040023361A1 (en) * 1997-10-17 2004-02-05 Nestec S.A. Lactic acid bacteria producing polysaccharide similar to those in human milk and corresponding gene
US6214445B1 (en) * 1998-12-25 2001-04-10 Ngk Spark Plug Co., Ltd. Printed wiring board, core substrate, and method for fabricating the core substrate
US6215372B1 (en) * 1999-06-02 2001-04-10 Sun Microsystems, Inc. Method and apparatus for reducing electrical resonances in power and noise propagation in power distribution circuits employing plane conductors
US6470545B1 (en) * 1999-09-15 2002-10-29 National Semiconductor Corporation Method of making an embedded green multi-layer ceramic chip capacitor in a low-temperature co-fired ceramic (LTCC) substrate
US6252761B1 (en) * 1999-09-15 2001-06-26 National Semiconductor Corporation Embedded multi-layer ceramic capacitor in a low-temperature con-fired ceramic (LTCC) substrate
US6317023B1 (en) * 1999-10-15 2001-11-13 E. I. Du Pont De Nemours And Company Method to embed passive components
US6228682B1 (en) * 1999-12-21 2001-05-08 International Business Machines Corporation Multi-cavity substrate structure for discrete devices
US6446317B1 (en) * 2000-03-31 2002-09-10 Intel Corporation Hybrid capacitor and method of fabrication therefor
US6407929B1 (en) * 2000-06-29 2002-06-18 Intel Corporation Electronic package having embedded capacitors and method of fabrication therefor
US6346743B1 (en) * 2000-06-30 2002-02-12 Intel Corp. Embedded capacitor assembly in a package
US6611419B1 (en) * 2000-07-31 2003-08-26 Intel Corporation Electronic assembly comprising substrate with embedded capacitors
US6370012B1 (en) * 2000-08-30 2002-04-09 International Business Machines Corporation Capacitor laminate for use in printed circuit board and as an interconnector
US6847527B2 (en) * 2001-08-24 2005-01-25 3M Innovative Properties Company Interconnect module with reduced power distribution impedance
US7307829B1 (en) * 2002-05-17 2007-12-11 Daniel Devoe Integrated broadband ceramic capacitor array
KR20030093036A (ko) * 2002-06-01 2003-12-06 삼성전자주식회사 감결합 커패시터를 내장하는 집적회로 패키지
KR100535181B1 (ko) * 2003-11-18 2005-12-09 삼성전자주식회사 디커플링 커패시터를 갖는 반도체 칩 패키지와 그 제조 방법
KR100619367B1 (ko) * 2004-08-26 2006-09-08 삼성전기주식회사 고유전율을 갖는 커패시터를 내장한 인쇄회로기판 및 그제조 방법
US7778038B2 (en) * 2004-12-21 2010-08-17 E.I. Du Pont De Nemours And Company Power core devices and methods of making thereof
KR100688769B1 (ko) * 2004-12-30 2007-03-02 삼성전기주식회사 도금에 의한 칩 내장형 인쇄회로기판 및 그 제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009445A (ja) * 2000-06-21 2002-01-11 Sumitomo Metal Electronics Devices Inc 電子装置
JP2003060107A (ja) * 2001-06-05 2003-02-28 Matsushita Electric Ind Co Ltd 半導体モジュール
JP2003110046A (ja) * 2001-09-28 2003-04-11 Kyocera Corp 多層配線基板
JP2004134806A (ja) * 2002-10-11 2004-04-30 E I Du Pont De Nemours & Co 同時焼成セラミックコンデンサ、およびプリント配線基板で使用するためのセラミックコンデンサを形成する方法
JP2004146495A (ja) * 2002-10-23 2004-05-20 Toppan Printing Co Ltd プリント配線板内蔵用チップコンデンサ及びそれを内蔵した素子内蔵基板
JP2004356264A (ja) * 2003-05-28 2004-12-16 Hitachi Ltd 受動部品内蔵基板及びそれを用いた高周波回路モジュール
JP2005072311A (ja) * 2003-08-26 2005-03-17 Shinko Electric Ind Co Ltd キャパシタ、多層配線基板及び半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8497567B2 (en) 2011-06-23 2013-07-30 Sony Corporation Thin-film capacitor, multilayer wiring board and semiconductor device

Also Published As

Publication number Publication date
US7504706B2 (en) 2009-03-17
KR100912580B1 (ko) 2009-08-19
US20070120225A1 (en) 2007-05-31
EP1777744A2 (en) 2007-04-25
TW200737490A (en) 2007-10-01
EP1777744A3 (en) 2010-05-12
KR20070043668A (ko) 2007-04-25

Similar Documents

Publication Publication Date Title
KR100896595B1 (ko) 고속 입/출력 회로의 전력 공급 및 디커플링용 내장커패시터 어레이를 갖는 패키지 및 그를 형성하는 방법
JP2007116178A (ja) 中周波域での電力送達およびデカップリング用の埋込みコンデンサのアレイを有するパッケージおよびその形成方法
US8094429B2 (en) Multilayer capacitors and methods for making the same
KR100247717B1 (ko) 감결합 캐패시터가 삽입된 인쇄 회로 기판 및 감결합 캐패시터 제조방법
JP5339384B2 (ja) ラミネートキャパシタおよび集積回路基板
US9161447B2 (en) Embedded capacitive stack
US7548432B2 (en) Embedded capacitor structure
US7239525B2 (en) Circuit board structure with embedded selectable passive components and method for fabricating the same
US7705691B2 (en) Capacitor interconnection
JP5351149B2 (ja) プリント配線板のビルドアップ層への薄膜キャパシタの統合方法
JP2006179924A (ja) 電力コアデバイス、およびその作製の方法
JP2009200470A (ja) 中間周波数デカップリングの改良された方法
KR100870380B1 (ko) 저 인덕턴스 내장 커패시터 층 접속부의 디자인
US20100200154A1 (en) Fabricating process of circuit board with embedded passive component
US7388158B2 (en) Concentric spacer for reducing capacitive coupling in multilayer substrate assemblies
KR100669963B1 (ko) 다층배선기판 및 그 제조 방법
CN100541786C (zh) 用于向ic提供低噪声电源封装的器件
KR20030097028A (ko) 메모리 모듈용 혼성 인쇄회로기판
CN1967838A (zh) 具有用于高速输入/输出电路的能量输送与去耦的嵌入式电容阵列封装及其构成方法
KR20060066467A (ko) 하이브리드 플립칩 패키지 기판 및 그 제조방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091021

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091021

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20091021

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20091105

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100212

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100512

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100517

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100629

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20101119