KR100912580B1 - 중간-주파수 영역에서의 전력 공급 및 디커플링용 내장커패시터의 어레이를 갖는 패키지 및 그를 형성하는 방법 - Google Patents

중간-주파수 영역에서의 전력 공급 및 디커플링용 내장커패시터의 어레이를 갖는 패키지 및 그를 형성하는 방법 Download PDF

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Abstract

본 발명의 하나의 구현예는 내장된 불연속형 세라믹 커패시터 어레이, 및 임의로 평면형 커패시터 층을 패키지 내에 설치하는 것을 포함하는, 1 MHz 내지 3 GHz의 중간-주파수 영역에서 IC에 저-노이즈 전력 공급 패키지를 제공하기 위한 장치를 제공한다. 또 다른 구현예는 임계 중간-주파수 영역에서 커패시터 어레이의 임피던스 대 주파수 곡선이 목표하는 임피던스 값 이하의 임피던스 값을 생성하는 방식으로 배열된, 상이한 공명 주파수를 갖는 내장된 불연속형 세라믹 커패시터 어레이를 이용하는 것을 포함하는, 1 MHz 내지 3 GHz의 중간-주파수 영역에서 IC에 저-노이즈 전력 공급 패키지를 제공하기 위한 장치를 제공한다.
Figure R1020060102333
세라믹 커패시터, 어레이, 패키지, 임피던스, 노이즈, 디커플링

Description

중간-주파수 영역에서의 전력 공급 및 디커플링용 내장 커패시터의 어레이를 갖는 패키지 및 그를 형성하는 방법 {A Package Having an Array of Embedded Capacitors for Power Delivery and Decoupling in the Mid-Frequency Range and Methods of Forming Thereof}
도 1은 시험 구조체의 스태킹(stack-up)을 나타낸다.
도 2는 시험 비히클의 스태킹을 나타낸다.
도 3은 금속 층(150 및 800) 상의 커패시터의 패턴을 나타낸다.
도 4는 커패시터 A 형을 나타낸다.
도 5는 커패시터 B 형을 나타낸다.
도 6은 커패시터 C 형을 나타낸다.
도 7은 비아가 없는 커패시터 파라미터를 나타내는 표이다.
도 8은 비아가 있는 커패시터 파라미터를 나타내는 표이다.
도 9(a) 및 (b)는 비아가 있는 경우와 없는 경우의 측정 결과를 나타내는 그래프이다.
도 10은 커패시터(4 및 7)의 모델 대 측정 상호관계 그래프이다.
도 11은 평면형 커패시터를 도시한 것이다.
도 12는 평면형 커패시터 주파수 응답의 모델링 그래프이다.
도 13은 커패시터 어레이를 이용한 목표 임피던스를 나타낸다.
도 14는 변화하는 커패시터 크기를 이용한 목표 임피던스를 나타낸다.
도 15(a)는 내장 커패시터 어레이를 갖는 패키지의 층 스택에 포함된 평면형 커패시터 및 불연속형 커패시터를 보여준다.
도 15(b)는 내장 커패시터 어레이의 배치를 보여준다.
본 발명은 내장 커패시터 층 어레이를 사용함으로써 깨끗한 전력 공급을 제공하는 능력을 나타내는 전자 집적 회로(IC) 패키지의 디자인, 배치 및 구조에 관한 것이다.
본 발명은 디커플링 커패시터의 분야에 관한 것이다. IC 패키지 상의 디커플링 커패시터는 종종 전압 변동을 감소시키고, 전하를 공급하며 전력 분배의 완전성(integrity)을 유지하기 위해 필수적이다. 표면 탑재 기술(SMT) 디커플링 커패시터는 그들의 높은 도선(lead) 인덕턴스로 인하여 수백 메가헤르츠 초과에서 디커플링을 제공하지 못한다. 온칩 (on-chip) 커패시터는 그들의 낮은 커패시턴스로 인하여 기가헤르츠 주파수에서만 유효하다. 이러한 한계의 결과로서, 현재의 기술을 이용하여 충분히 디커플링될 수 없는, 중간-주파수 영역이라 칭하는 주파수 영역이 존재한다.
본 발명은 패키지 수준에서 전하 공급(전력 공급) 및 IC의 디커플링을 위한 방법을 제공한다. 이는 보드 디커플링 방법의 특정 인덕턴스 문제를 극복하고 요구되는 온-칩 커패시턴스의 크기를 감소시킴으로써 칩에 대한 공간(real estate)을 절약하고, 그럼으로써 전력 공급 노이즈를 감소시키고 충분한 전류를 제공하여, 특히 높은 전류 입/출력(I/O) 드라이버에서 저비용으로, 반도체 스위칭 속도 요건에 부합하게 함으로써 디지털 및 혼합된-신호 체계의 성능을 향상시킨다. 본 발명자들은 이러한 중간-영역 주파수 수준에 부합할 수 있는 커패시터 및 패키지를 제공하였다.
본 발명의 하나의 구현예는 내장 불연속형 세라믹 커패시터 어레이, 및 임의로 평면형 커패시터 층을 패키지 내에 설치하는 것을 포함하는, 1 MHz 내지 3 GHz의 중간-주파수 영역에서 IC에 저-노이즈 전력 공급 패키지를 제공하기 위한 장치를 제공한다. 또 다른 구현예는 임계 중간-주파수 영역에서 커패시터 어레이의 임피던스 대 주파수 곡선이 목표하는 임피던스 값 이하의 임피던스 값을 생성하는 방식으로 배열된, 상이한 공명 주파수를 갖는 내장된 불연속형 세라믹 커패시터 어레이를 이용하는 것을 포함하는, 1 MHz 내지 3 GHz의 중간-주파수 영역에서 IC에 저-노이즈 전력 공급 패키지를 제공하기 위한 장치를 제공한다.
본 발명의 또 다른 구현예는 (a) 상이한 커패시터 디자인, 크기, 비아 상호접속부 및 상호접속부를 포함하는 시험 구조체를 구축하고; (b) 개별적인 커패시턴스, 저항 및 인덕턴스 값 및 임피던스 대 주파수 응답을 측정하고; (c) 다양한 커 패시터 어레이에 대한 복합 임피던스 대 주파수 응답을 모델링하여 중간-주파수 임피던스 목표에 부합되게 하고; d) 상기 모델링 결과를 기준으로 구조체를 제작 및 시험하는 단계를 포함하는, 최적화된 커패시터 어레이를 디자인하기 위한 방법을 제공한다. 본 발명은 또한 상기 방법에 의해 형성된 최적화된 커패시터 어레이 및 상기 최적화된 커패시터 어레이를 포함하는 장치를 제공한다.
본 발명의 초점은 전자 IC 패키지의 구조에 내장 커패시터 어레이를 사용하는 데 있으며, 이는 전하 공급 및 깨끗한 전력 공급 패키지를 제공하기 위해 중간-주파수 영역을 조처하는 것이다. 상기 내장 커패시터 어레이는 상기 패키지의 층 스택 내에 높은 유전 상수를 갖는 얇은 유전체를 이용하여 형성된다.
본 발명의 하나의 구현예는 내장 불연속 세라믹 커패시터의 어레이, 및 임의로 평면형 커패시터 층을 상기 패키지 안에 설치하는 것을 포함하는, 약 1 MHz 내지 3 GHz의 중간-주파수 영역에서 IC에 저-노이즈 전력 공급 패키지를 제공하기 위한 장치를 제공한다.
본 발명의 또 다른 구현예는 깨끗한 전력 공급 패키지를 제공하기 위해, 중간-주파수 영역을 조처하는 내장 커패시터 어레이를 사용한다. 상기 내장 커패시터 어레이는 상기 패키지의 층 스택 내에 높은 유전 상수를 갖는 얇은 유전체를 사용하여 형성된다. 불연속의 내장 커패시터 어레이는 병렬로 연결되거나 각각 상이한 위치에 접속될 수 있고 상이한 공명 주파수 및 상이한 크기 및 형태를 갖는 커패시터로 이루어질 수 있다.
도 1은 내장 커패시터 층을 갖는 패키지 단면을 나타낸다. 상기 불연속형 커패시터 어레이는 도 1에 나타낸 것과 같은 연속적 평면형 커패시터 층으로 보완될 수 있다. 도 2는 상기 패키지에서 내장 커패시터 어레이의 배치를 나타낸다. 상이한 크기의 커패시터가 상기 어레이를 구성한다. 어레이는 본원에서 요소들의 집합 또는 배열로 정의된다. 본 발명에서, 어레이의 요소들은 커패시터, 특히 불연속형 커패시터이다.
다양한 크기를 갖는 커패시터를 사용하는 것의 원리는 그들 각각과 관련된 커패시턴스, 등가 직렬 저항(ESR) 및 등가 직렬 인덕턴스(ESL)가 상이하며, 이것은 상이한 공명 주파수를 초래한다는 것이다. 본 발명에서는 적어도 2 개의 불연속형 커패시터가 필요하다. 최적의 성능을 위해, 상기 불연속형 커패시터는 상기 집적 회로에 가까이 근접하여 위치해야 한다. 상기 커패시터를 칩의 전력/접지 땜납 볼에 접속시키는 비아 또한 상기 어레이의 성능에 영향을 준다. 비아 및 커패시터를 적절히 함께 디자인함으로써, 생각하는 주파수 영역을 달성할 수 있다. 하나의 구현예에서, 상기 커패시터는 서로 병렬로 연결되어 칩 수준에서 전력 공급 네트워크의 입력 임피던스의 낮은 목표 임피던스 요건에 부합된다. 특정 사용 유형에 요구되는 커패시터의 수는 개개의 커패시터의 직렬 저항으로부터 결정될 수 있다. 상기 직렬 저항의 병렬 조합은 목표 임피던스 요건보다 낮아야 한다. 상기 커패시터 주파수 응답은 그의 패키지 내 위치에 매우 민감하다.
상기 불연속형 커패시터는 전형적으로 0.25 내지 5 밀리미터 크기의 범위이다. 하나의 구현예에서, 상기 범위는 0.5 내지 3 밀리미터이다. 그러나, 임의의 생각할 수 있는 불연속형 커패시터 크기 범위가 가능함이 당업자에 의해 이해된다. 하나의 구현예에서, 어레이를 구성하는 2 개 이상의 불연속형 커패시터는 상이한 크기의 것이다.
이들 낮은 ESL 커패시터를 프로세서의 "다이 섀도우(shadow)"에 배치할 수 있는 것이 중요하다. 이들 커패시터를 다이 섀도우 외부에 배치하는 것은, 증가된 인덕턴스 및 저항 때문에 전송의 문제 및 커패시터의 예상된 성능의 변화를 일으킬 수 있기 때문에 바람직하지 않다. "다이 섀도우"는 여기에서, 위에서 볼 때 다이의 접지면(footprint) 아래에 투영된 패키지의 영역으로 정의된다. 전형적으로, 상기 불연속 커패시터 어레이와 다이 사이에 층이 존재한다. 일부 구현예에서, 불연속 커패시터 어레이는 부분적으로 "다이 섀도우"의 외부에 놓일 수 있다. 공급 전압의 감소를 수반하는 미래 기술 노드를 위한 마이크로프로세서의 전력 소모의 증가가 존재한다. 이것은 공급 전압 변동에 대한 더욱 좁은 노이즈 마진을 초래한다. 상기 전력 공급 네트워크는 IC에 전력 공급을 제공한다. 부적절하게 디자인될 경우, 상기 네트워크는 IC의 기능에 영향을 주고 전자기 간섭을 일으키는 그라운드 바운스와 같은 노이즈의 주요 원천일 수 있다. 상기 공급 전압 변동을 감소시키기 위해, 상기 칩에 가까운 전력 공급 네트워크의 입력 임피던스의 크기는 매우 작은 값으로 유지되어야 한다. 상기 낮은 임피던스는 dc로부터 클록 주파수의 배수까지 유지되어야 한다. 디커플링 커패시터는 그들이 또한 스위칭 회로를 위한 전하 공급원으로도 작용하기 때문에 상기 전력 공급 네트워크에서 매우 중요한 역할을 한다. 이들은 높은 커패시턴스, 낮은 기생 인덕턴스 및 낮은 기생 저항을 나타내는, 낮은 임피던스를 제공해야 한다. 보드 상에 어떤 기술이 사용되든지 (SMT 커패시터 또는 보드 상에 매장된 커패시터와 같은), 상기 패키지 전력 공급 도선의 인덕턴스는 중간-주파수 영역에서의 디커플링에 비효과적으로 만든다. 상기 주파수 영역은 온-칩 커패시터를 사용함으로써도 해결될 수 없는데, 그 이유는 추가될 수 있는 온-칩 커패시턴스의 양은 온-칩의 공간으로 제한되기 때문이다. 이는 낮은 주파수에서 온-칩 커패시터에 대한 한계로서 작용한다. 온-칩 디커플링 커패시턴스의 양의 증가는 칩의 가격 및 크기를 증가시킬 것이다. 상기 패키지 내에 내장된 커패시터 어레이는, 중간-주파수 디커플링에 관하여 그들의 낮은 기생 인덕턴스 및 저항 및 높은 커패시턴스로 인하여, 수십의 밴드 폭에서 충분한 디커플링을 제공할 수 있다. 보드 상의 SMT 커패시터에 비하여 더 낮은 인덕턴스는 그들의 상기 칩에 대한 더 가까운 위치로 인한 것이다.
본 발명의 장치(또는 패키지)는 인터포저(interposer), 인쇄회로기판, 멀티칩 모듈, 영역 어레이 패키지, 시스템-온-패키지, 시스템-인-패키지 등에서 선택될 수 있다.
실시예
내장 세라믹 커패시터를 함유하는 구조체의 제작 (도 1 참고).
미쯔비시 가스 케미칼의 제품인 BT (비스말레이미드 트리아진) 프리프레그(유리 직물 상의 B-단계 수지; GHPL 830HS 형)의 100 미크론 두께 층 (100) 3 개를 2 개의 평면 커패시턴스 라미네이트(DuPont Interra(R) HK11, E.I. du Pont de Nemours and Company로부터 시판)에 적층하였다. 상기 HK11은 14 μm 두께의, 각 면에 35 μm 구리 포일 (300)을 갖는 충전된 폴리이미드(200)로 구성되었다. (주: 시험 구조체는 평면형 커패시터 층이 PTHs(도금된 관통구멍)(750)에 연결되어 있고 추가의 마이크로비아 구축 층(850)- 도 1에는 나타내지 않은 금속 층 M1, M2, M13 및 M14-이 상기 시험 구조체에 부가되어 있는 더 복잡한 시험 비히클(도 2)의 전구체이다.) 불연속형 세라믹 커패시터가 미국 특허 제 6,317,023 호에 기재된 것과 같이 2 장의 구리 포일(금속 층 M4(500) 및 M10(600)) 상에 형성되었다. 상기 포일은 35 μm 두께의 구리였고, 유전체 조성물(700, 900)은 이. 아이. 듀 퐁 드 네모아 앤 캄파니로부터 시판되는 듀퐁의 EP310(20 μm 연소된 두께)였고, 스크린 인쇄된 구리 전극은 5 μm의 연소된 두께 구리였다 (금속 층 M5(800) 및 M11(150), 이. 아이. 듀 퐁 드 네모아 앤 캄파니로부터 시판되는 듀퐁의 EP320). 이어서 금속 포일 M4 및 M10에는 두 개의 평면 커패시터 층을 함유하고 적층된 구조체의 각 면에 100 μm BT 프리프레그(400)를 적층하였다. 이어서 금속 층 M4 및 M10에 다층 결합 피복을 적용하였다. 이어서 금속층 M4 및 M10을 (제거) 인쇄 & 에칭 포토-리소그래픽 공정으로 구조화하였다. 다음, 3 μm 구리 포일(450, 650)이 캡핑된 BT 프리프레그(100 μm)(250, 350)를 상기 구조체의 양면에 적층하였다 (금속 층 M3 및 M12). 이어서 블라인드 비아(마이크로비아, 150 μm 직경)(550)를 UV-레이저로 M3 및 M12 및 아래에 놓인 프리프레그 층을 통해 천공하여 금속 층 M4 및 M10에 접속하였다. 다음, 상기 마이크로비아 구멍벽을 표준 팽윤 및 (과망간산염) 에칭 화학, 이어서 무전해 구리 침착에 의해 제조하였다. 금속 층 M3 및 M12의 패턴형성 및 상기 마이크로비아에서 구리 구축을 세미-첨가제 도금 공정(도금 레지스트 패턴 적용, 12 μm 구리 도금, 레지스트 스트리핑, 기재 구리의 시차 에칭)에 의해 수행하였다.
금속 층 M5 및 M11 상의 내장 커패시터의 배치를 도 3에 나타낸다. 3 가지 상이한 커패시터 디자인이 존재한다: A 형(도 4), B 형(도 5) 및 C 형(도 6). 각 유형에 있어서, 1 mm2, 4 mm2 및 9 mm2의 유효 커패시터 크기(면적)를 갖는 커패시터가 존재한다. 상기 커패시터 디자인은 포일 전극(1200), 유전체(1400) 및 스크린 인쇄된 구리 전극(1300)의 상대적 위치 및 크기에 있어서 다르다. 그들은 또한 상기 2 개의 구리 전극을 절연하는 틈(간격)의 디자인이 다르고, 그들은 상기 내장 커패시터를 상기 이웃하는 금속 층에 접속하는 비아(1100)의 위치 및 수에 있어서 다르다. 9 mm2 크기 커패시터의 경우, A 형은 4 개의 비아 접속부를 특징으로 하며, B 형은 28 개의 비아, C 형은 52 개의 비아를 갖는다.
비아 연결부를 갖거나 갖지 않는 개개의 커패시터의 전기적 파라미터(커패시턴스, 저항, 인덕턴스)를 측정하였다. 개개의 커패시터에 대한 임피던스 대 주파수 응답을 측정하였다. 측정된 응답 곡선을 시뮬레이션 모델에 의해 생성된 곡선과 비교하였다. 상기 모델은 그 후, 상기 내장 커패시터 어레이에 대한 통상적인 및 진보된 디자인 규칙을 적용하여, 여러 개의 커패시터 어레이의 임피던스를 시뮬레이션하는 데 사용되었다.
결과:
도 7은 비아 접속부가 없는, 1, 4 및 9 mm2 크기의 A, B 및 C 형 커패시터에 대한 커패시턴스, 저항 및 인덕턴스 측정값을 요약한다. 이는 예상한 바와 같이 커패시턴스가 크기에 따라 상승하며, 디자인 유형에 따라서는 크게 변하지 않음을 보여준다. 비아 접속부가 없는 모두 세 유형의 인덕턴스 값은 매우 유사하다. 도 8은 비아 접속부를 갖는 유형 A, B 및 C의 커패시터의 경우 동일한 파라미터를 나타낸다. 상기 데이터는 커패시터 유형 및 비아의 수 및 그들의 위치가 커패시터의 저항 및 인덕턴스에 크게 영향을 미침을 보여준다.
도 9는 비아 접속을 갖거나 갖지 않고 도 7 및 8에 번호매겨진 것과 같은 두 개의 커패시터 유형에 대한 임피던스 대 주파스 응답 곡선의 예를 나타낸다. 이는 비아 접속부로 인한 공명 주파수의 이동을 보여준다.
도 10은 상이한 크기의 두 커패시터 유형에 대하여 측정된 주파수 응답 곡선(실선) 및 모델링된 응답 곡선(점선) 사이의 양호한 상호관계를 나타낸다.
도 11은 평면형 커패시터 층의 구조를 보여준다. 관통-구멍 상호접속부를 평면도로 나타낸다.
도 12는 관통-구멍 인덕턴스의 기여가 있거나 없는 상기 평면형 커패시터에 대한 평면형 커패시터 임피던스 대 주파수 응답 곡선의 시뮬레이션을 나타낸다.
도 13은 커패시터 간 최소 간격 500 μm의 통상적인 디자인 규칙을 적용하는 64 개 불연속형 내장 커패시터 어레이에 대한 모델링 결과를 보여준다. 상이한 크기 및 상이한 공명 주파수의 커패시터를 선택하여, 상기 커패시터 어레이 응답 곡선이 중간-주파수 영역에서 매우 균일한 낮은 임피던스 값을 생성하도록 하였다. 수평의 선은 100 MHz 내지 1 GHz 범위에서 수득된 임피던스를 나타내고, 이를 2007 에 대한 ITRS 로드맵으로부터 유래된 0.7 mΩ의 더 낮은 임피던스 요건과 비교한다.
도 14는 최적화된 전극 영역 중첩을 갖는 1.15 내지 2.5 mm2 크기의 커패시터 어레이에 대하여 더욱 유망한 간격 디자인 규칙을 적용함으로써, 2007 목표 임피던스 요건이 중간-주파수 영역에서 수득되는 것을 보여준다.
도 15a는 평면형 커패시터 층(1500), 불연속형 커패시터(1600) 및 상기 불연속형 및 평면형 커패시터에 상호접속하기 위한 마이크로비아 층(850)을 나타내는 대표적인 패키지 단면을 도시한다.
도 15b는 IC(1700) 및 관통 구멍 비아 접속부에 대하여 상이한 위치를 갖는 어레이로 배열된 다양한 불연속형 커패시터 크기의 개개의 커패시터(1800)로 이루어진 커패시터 어레이의 예를 나타낸다.
본 발명은 패키지 수준에서 전하 공급(전력 공급) 및 IC의 디커플링을 위한 방법을 제공한다. 이는 보드 디커플링 방법의 특정 인덕턴스 문제를 극복하고 요구되는 온-칩 커패시턴스의 크기를 감소시킴으로써 칩에 대한 공간(real estate)를 절약하고, 그럼으로써 전력 공급 노이즈를 감소시키고 충분한 전류를 제공하여, 특히 높은 전류 입/출력(I/O) 드라이버에서 저비용으로, 반도체 스위칭 속도 요건에 부합하게 함으로써 디지털 및 혼합된-신호 체계의 성능을 향상시킨다. 본 발명은 매우 높은 주파수에 이르는 I/O 드라이버에 가까운 낮은 임피던스 전력/접지 시스 템을 제공할 수 있는 커패시터 및 패키지를 제공하였다.

Claims (10)

  1. 내장된 불연속형 세라믹 커패시터 어레이, 및 임의로 평면형 커패시터 층을 패키지 내에 설치하는 것을 포함하며, 상기 불연속형 커패시터의 어레이가 병렬로 상호연결되어 있고 중간-주파수 영역에서 상이한 공명 주파수를 갖는 커패시터로 구성된 것인, 1 MHz 내지 3 GHz의 중간-주파수 영역에서의 IC용 저-노이즈 전력 공급 패키지.
  2. 제 1 항에 있어서, 하나 또는 복수의 평면형 커패시터 층을 더 포함하는 IC용 저-노이즈 전력 공급 패키지.
  3. 삭제
  4. 제 1 항에 있어서, 상이한 공명 주파수를 갖는 상기 커패시터가 상이한 크기, 형태, 위치 및 상호접속부를 갖는 것인 IC용 저-노이즈 전력 공급 패키지.
  5. 임계 중간-주파수 영역에서 커패시터 어레이의 임피던스 대 주파수 곡선이 목표하는 임피던스 값 이하의 임피던스 값을 생성하는 방식으로 배열된, 상이한 공명 주파수를 갖는 내장된 불연속형 세라믹 커패시터 어레이를 이용하는 것을 포함하는, 1 MHz 내지 3 GHz의 중간-주파수 영역에서의 IC용 저-노이즈 전력 공급 패키지.
  6. a. 상이한 커패시터 디자인, 크기, 비아 상호접속부 및 상호접속부를 포함하는 시험 구조체를 구축하고;
    b. 개별적인 커패시턴스, 저항 및 인덕턴스 값 및 임피던스 대 주파수 응답을 측정하고;
    c. 다양한 커패시터 어레이에 대한 복합 임피던스 대 주파수 응답을 모델링하여 중간-주파수 임피던스 목표에 부합되게 하고;
    d. 상기 모델링 결과를 기준으로 구조체를 제작 및 시험하는 단계
    를 포함하는, 커패시터 어레이를 제조하기 위한 방법.
  7. 제 6 항의 방법에 의해 형성된 커패시터 어레이.
  8. 내장된 불연속형 세라믹 커패시터 어레이, 및 임의로 평면형 커패시터 층을 패키지 내에 설치하는 것을 포함하고, 여기서 상기 커패시터 어레이는 제 7 항의 커패시터 어레이인, 1 MHz 내지 3 GHz의 중간-주파수 영역에서의 IC용 저-노이즈 전력 공급 패키지.
  9. 제 6 항에 있어서, 상기 커패시터 어레이가 하나 또는 복수의 평면형 커패시터를 포함하는 커패시터 어레이를 제조하기 위한 방법.
  10. 제 1 항에 있어서, 상기 불연속형 커패시터가 박막 기술을 이용하여 제작된 IC용 저-노이즈 전력 공급 패키지.
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