KR20060019037A - 고유전율을 갖는 커패시터를 내장한 인쇄회로기판 및 그제조 방법 - Google Patents

고유전율을 갖는 커패시터를 내장한 인쇄회로기판 및 그제조 방법 Download PDF

Info

Publication number
KR20060019037A
KR20060019037A KR1020040067487A KR20040067487A KR20060019037A KR 20060019037 A KR20060019037 A KR 20060019037A KR 1020040067487 A KR1020040067487 A KR 1020040067487A KR 20040067487 A KR20040067487 A KR 20040067487A KR 20060019037 A KR20060019037 A KR 20060019037A
Authority
KR
South Korea
Prior art keywords
capacitor
printed circuit
circuit board
insulating layer
dielectric constant
Prior art date
Application number
KR1020040067487A
Other languages
English (en)
Other versions
KR100619367B1 (ko
Inventor
안진용
류창섭
조석현
이석규
홍종국
전호식
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020040067487A priority Critical patent/KR100619367B1/ko
Priority to JP2004340762A priority patent/JP4000143B2/ja
Priority to US10/999,442 priority patent/US7351915B2/en
Priority to CN2004100969558A priority patent/CN1741707B/zh
Publication of KR20060019037A publication Critical patent/KR20060019037A/ko
Application granted granted Critical
Publication of KR100619367B1 publication Critical patent/KR100619367B1/ko
Priority to US11/681,457 priority patent/US20070146980A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/248—Terminals the terminals embracing or surrounding the capacitive element, e.g. caps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors 
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0175—Inorganic, non-metallic layer, e.g. resist or dielectric for printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0179—Thin film deposited insulating layer, e.g. inorganic layer for printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09763—Printed component having superposed conductors, but integrated in one circuit layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09881—Coating only between conductors, i.e. flush with the conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0562—Details of resist
    • H05K2203/0568—Resist used for applying paste, ink or powder
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1333—Deposition techniques, e.g. coating
    • H05K2203/1366—Spraying coating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/42—Piezoelectric device making

Abstract

본 발명은 커패시터 내장형 인쇄회로기판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 높은 정전용량을 갖는 세라믹 재료를 사용하여 유전층을 형성하도록 함으로 디커플링 칩 커패시터의 정전용량에 상응하는 고유전율을 갖는 커패시터를 내장한 인쇄회로기판 및 그 제조방법에 관한 것이다.
인쇄회로기판, 커패시터, 고유전율, 내장형, 세라믹, 열용사법

Description

고유전율을 갖는 커패시터를 내장한 인쇄회로기판 및 그 제조 방법 {A printed circuit board with embedded capacitors of high dielectric constant, and a manufacturing process thereof}
도 1a 내지 도 1e는 각각 종래의 기술에 따른 중합체 후막형 커패시터를 내장한 인쇄회로기판의 제조 방법을 나타내는 도면들이다.
도 2a 내지 도 2f는 각각 종래의 기술에 따른 감광성 수지를 코팅하여 형성된 개별 커패시터를 내장한 인쇄회로기판의 제조 방법을 나타내는 도면들이다.
도 3a 내지 도 3c는 각각 종래의 기술에 따른 커패시턴스 특성을 갖는 별도의 유전층을 삽입하여 형성된 커패시터를 내장한 인쇄회로기판의 제조 방법을 나타내는 도면들이다.
도 4a는 본 발명의 일실시예에 따른 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 단면도이다.
도 4b는 본 발명의 다른 실시예에 따른 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 단면도이다.
도 5a 내지 도 5e는 본 발명의 일실시예에 따른 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 제조 방법을 나타내는 도면들이다.
도 6a는 본 발명에 이용되는 열용사법을 설명하기 위한 모식도이며, 도 6b는 본 발명에 이용되는 열용사법의 개념도이다.
도 7a 내지 도 7f는 본 발명의 제2 실시예에 따른 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 제조 방법을 나타내는 도면들이다.
도 8a 내지 도 8f는 본 발명의 제3 실시예에 따른 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 제조 방법을 나타내는 도면들이다.
본 발명은 커패시터 내장형 인쇄회로기판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 높은 정전용량을 갖는 세라믹 재료를 사용하여 유전층을 형성하도록 함으로 디커플링 칩 커패시터의 정전용량에 상응하는 고유전율을 갖는 커패시터를 내장한 인쇄회로기판 및 그 제조방법에 관한 것이다.
현재까지 대부분의 인쇄회로기판(PCB)의 표면에는 일반적인 개별 칩 저항(Discrete Chip Resistor) 또는 일반적인 개별 칩 커패시터(Discrete Chip Capacitor)를 실장하고 있으나, 최근 저항 또는 커패시터 등의 수동소자를 내장한 인쇄회로기판이 개발되고 있다.
이러한 수동소자 내장형 인쇄회로기판 기술은 새로운 재료(물질)와 공정을 이용하여 기판의 외부 혹은 내층에 저항 또는 커패시터 등의 수동소자를 삽입하여 기존의 칩 저항 및 칩 커패시터의 역할을 대체하는 기술을 말한다. 다시 말하면, 수동소자 내장형 인쇄회로기판은 기판 자체의 내층 혹은 외부에 수동소자, 예를 들어, 커패시터가 묻혀 있는 형태로서, 기판 자체의 크기에 관계없이 수동소자인 커패시터가 인쇄회로기판의 일부분으로 통합되어 있다면, 이것을 "내장형 커패시터"라고 하며, 이러한 기판을 커패시터 내장형 인쇄회로기판(Embedded Capacitor PCB)이라고 한다. 이러한 커패시터 내장형 인쇄회로기판의 가장 중요한 특징은 커패시터가 인쇄회로기판의 일부분으로 본래 갖추어져 있기 때문에 기판 표면에 실장할 필요가 없다는 것이다.
한편, 현재까지의 커패시터 내장형 인쇄회로기판 기술은 크게 3가지 방법으로 분류될 수 있으며, 이하 상세히 설명한다.
첫째로, 중합체 커패시터 페이스트를 도포하고, 열 경화, 즉 건조시켜 커패시터를 구현하는 중합체 후막형(Polymer Thick Film Type) 커패시터를 구현하는 방법이 있다. 이 방법은 인쇄회로기판의 내층에 중합체 커패시터 페이스트를 도포하고, 다음에 이를 건조시킨 후에 전극을 형성하도록 동 페이스트(Copper paste)를 인쇄 및 건조시킴으로써 내장형 커패시터를 제조하게 된다.
둘째로, 세라믹 충진 감광성 수지(Ceramic filled photo-dielectric resin)를 인쇄회로기판에 코팅(coating)하여 개별 내장형 커패시터(embedded discrete type capacitor)를 구현하는 방법으로서, 미국 모토롤라(Motorola)사가 관련 특허 기술을 보유하고 있다. 이 방법은 세라믹 분말(Ceramic powder)이 함유된 감광성 수지를 기판에 코팅한 후에 동박(copper foil)을 적층시켜서 각각의 상부전극 및 하부전극을 형성하며, 이후에 회로 패턴을 형성하고 감광성 수지를 식각하여 개별 커패시터를 구현하게 된다.
셋째로, 인쇄회로기판의 표면에 실장되던 디커플링 커패시터(Decoupling capacitor)를 대체할 수 있도록 인쇄회로기판 내층에 커패시턴스 특성을 갖는 별도의 유전층을 삽입하여 커패시터를 구현하는 방법으로서, 미국 산미나(Sanmina)사가 관련 특허 기술을 보유하고 있다. 이 방법은 인쇄회로기판의 내층에 전원전극 및 접지전극으로 이루어진 유전층을 삽입하여 전원 분산형 디커플링 커패시터(Power distributed decoupling capacitor)를 구현하고 있다.
전술한 3가지 기술별로 각각 여러 공정이 개발되고 있고, 각각의 공정에 따라 구현 방법에 차이가 있지만, 현재의 커패시터 내장형 인쇄회로기판 시장은 크게 형성되어 있지 않다. 따라서 전 세계적으로 이들 기술에 대한 표준화는 아직 이루어지지 않고 있으며, 상용화에 사용될 정도의 공정 기술은 아직 개발 중에 있는 실정이다.
이하, 첨부된 도면을 참조하여 종래의 기술에 따른 커패시터 내장형 인쇄회로기판 및 그 제조 방법에 대하여 구체적으로 설명한다.
먼저, 첫 번째 종래 기술에 대해 도 1a 내지 도 1e를 참조하여 설명한다.
도 1a 내지 도 1e는 각각 종래의 기술에 따른 중합체 후막형 커패시터를 내장한 인쇄회로기판의 제조 방법을 나타내는 도면들로서, 중합체 커패시터 페이스트를 도포하고 열 건조(또는 경화)시켜 중합체 후막형 커패시터가 내장된 인쇄회로기 판을 구현하게 된다.
제1 단계로서, FR-4로 이루어지는 PCB 내층(42)의 동박에 드라이 필름(dry film)을 입혀 노광 및 현상 공정을 거친 후에, 상기 동박을 식각하여 양(+)의 전극용 동박 (44a, 44b) 및 음(-)의 전극용 동박(43a, 43b)과 그 틈새(Clearance)를 형성하게 된다(도 1a 참조).
제2 단계로서, 상기와 같이 형성된 음(-)의 전극용 동박(43a, 43b)에 높은 유전상수의 세라믹 분말을 함유한 중합체로 이루어진 커패시터 페이스트(45a, 45b)를 스크린 인쇄(Screen Printing) 기술을 이용하여 도포하고, 이후 이를 건조 또는 경화시킨다.(도 1b 참조). 여기서 스크린 인쇄는 스퀴지(squeeze)로 잉크 등의 매체를 스텐실(stencil) 스크린을 통과시켜서 기판 표면 상에 패턴을 전사하는 방법을 말한다.
이때 상기 커패시터 페이스트(45a, 45b)는 상기 양(+)의 전극용 동박(44a, 44b) 및 음(-)의 전극용 동박(43a, 43b)과의 틈새까지 도포하게 된다.
다음에, 제3 단계로서, 은(Silver) 및 동(Copper)과 같은 도체 페이스트(Conductive Paste)를 스크린 인쇄 기술을 이용하여 양(+)의 전극(46a, 46b)을 형성시킨 후 건조 또는 경화시킨다. (도 1c 참조).
제4 단계로서, 상기 PCB의 내층(41)에 전술한 제1 단계 내지 제3 단계까지 진행된 커패시터층을 절연체(47a, 47b) 사이에 삽입시킨 후 적층(Lamination)한다(도 1d 참조).
다음에, 제5 단계로서, 상기 적층된 제품에 도통홀(Through Hole; TH) 및 레 이저 블라인드 비아홀(Laser Blinded Via Hole; LBVH)(49a, 49b)을 이용하여 기판의 내층에 있는 커패시터를 기판 외부에 실장되어 있는 집적회로 칩(IC Chip; 52a, 2b)의 양(+)의 단자(51a, 51b)와 음(-)의 단자(50a, 50b)를 연결시켜 내장형 커패시터 역할을 하게 한다(도 1e 참조).
다음으로, 종래의 두 번째 기술에 대해 도 2a 내지 도 2c를 참조하여 설명한다.
도 2a 내지 도 2f는 각각 종래의 기술에 따른 감광성 수지를 코팅하여 형성된 개별 커패시터를 내장한 인쇄회로기판의 제조 방법을 나타내는 도면들로서, 세라믹 충진 감광성 수지(Ceramic filled photo-dielectric resin)를 인쇄회로기판에 코팅하여 개별 내장형 커패시터를 구현하게 되는데, 모토롤라사에 특허가 허여된 US6,349,456호를 참조하기로 한다.
제1 단계로서, 상부에 도체층(12)이 형성된 인쇄회로기판(10)에 세라믹 분말이 함유된 감광성 유전체 수지(14)를 코팅한 후, 노광 및 열 건조시키게 된다(도 2a 참조).
제2 단계로서, 상기와 같이 건조된 감광성 유전체 수지(14) 위에 동박(16)을 적층하게 된다(도 2b 참조). 여기서, 도면부호 18은 동박 식각 레지스트(copper etching resist)로 사용되기 위해 동박(16) 상부에 주석(Tin)이 도금된 희생층(sacrificial layer)을 나타낸다.
제3 단계로서, 드라이 필름을 상기와 같이 희생층(18) 상부에 적층하고, 이후 노광 및 현상을 하여 희생층(18)과 동박(16) 상부를 식각하여 상부전극(20)을 형성하게 된다(도 2c 참조).
제4 단계로서, 상기 상부전극(20) 아래의 감광성 유전체 수지(14)를 노광시킨 뒤에 상기 감광성 유전체 수지(22)를 식각한다. 이때 형성된 상부 구리 전극(20)은 감광성 유전체 수지(14)의 감광 레지스트(photomask)로 이용된다(도 2d 참조).
제5 단계로서, 상기 식각된 감광성 유전체 수지(22) 아래쪽의 동박(12)을 식각하여 하부전극(24)을 형성한다(도 2e 참조).
마지막, 제6 단계로서, 인쇄회로기판의 내층(10)에서 상기 제1 단계 내지 제5 단계까지 진행된 커패시터층(32)을 절연체(26) 사이에 삽입시킨 후에 금속층(30)을 적층하게 된다(도 2f 참조).
이후에 상기와 같이 적층된 제품에 도통홀(TH) 및 레이저 블라인드 비아홀(LBVH)을 이용하여 인쇄회로기판의 내층에 있는 커패시터(32)를 인쇄회로기판 외부에 실장되어 있는 집적회로 칩의 전원단자 및 접지단자와 연결시켜 개별 내장형 커패시터를 구비하는 인쇄회로기판을 제조하게 된다.
다음으로, 종래의 세 번째 기술에 대해 도 3a 내지 도 3c를 참조하여 설명한다.
도 3a 내지 도 3c는 각각 종래의 기술에 따른 커패시턴스 특성을 갖는 별도의 유전층을 삽입하여 형성된 커패시터를 내장한 인쇄회로기판의 제조 방법을 나타내는 도면들로서, 인쇄회로기판 내층에 커패시턴스 특성을 갖는 별도의 유전층을 삽입함으로써 상기 인쇄회로기판 표면에 실장되던 디커플링 커패시터를 대체하는 내장형 커패시터를 구현하게 되는데, 미국 산미나사에 특허 허여된 US5,079,069호US5,261,153호 및 US5,800,575호를 참조하기로 한다.
제1 단계로서, 동박층(62)과 동박층(63) 사이에 고유전율의 동박 코팅 적층판(Copper Coated Laminate; 61)에 드라이 필름을 입히고, 노광 및 현상 공정을 거쳐 상기 동박층(62, 63)을 각각 식각하여, 커패시터의 전원전극 및 틈새를 형성한다(도 3a 참조).
제2 단계로서, 상기 인쇄회로기판의 내층(61)에 제1 단계를 진행한 제품을 절연체(64a, 64b) 사이에 삽입한 후에 적층하고, 이후 상기 인쇄회로기판의 내층에 외층 동박(65a, 65b)을 적층시킨다(도 3b 참조).
제3 단계로서, 상기와 같이 적층된 제품에 도통홀(PTH) 및 레이저 블라인드 비아홀(LBVH)을 이용하여 인쇄회로기판의 내층에 있는 커패시터를 상기 인쇄회로기판 외부에 실장되어 있는 집적회로 칩(68a, 68b)의 전원단자 및 접지단자와 연결시켜 전원 분산형 디커플링 커패시터 역할을 하게 한다(도 3c 참조). 여기서, 도면부호 67a 및 67b는 각각 접지전극 및 전원전극 사이의 틈새를 나타내며, 상기 도통홀이나 비아홀이 이 부분을 각각 통과할 경우에 접촉되지 않을 정도의 이격 거리를 갖게 된다.
한편, 상기와 같은 내장형 커패시터는 커패시터가 기판의 내부로 삽입되어져 있기 때문에 칩 커패시터가 차지하던 면적을 줄일 수 있어 칩의 실장밀도를 높일 수 있을 뿐만 아니라 표면에 칩 커패시터를 실장(SMT)할 필요가 없다는 장점이 있다.
또한, 종래 기술에 따르면 고주파에서 소자간의 접속거리가 길어 전기적 기생성분을 유발시켜 제품의 전기적인 성능을 저하시키고 납땜 등을 통한 접속 수가 많아짐에 따라 제품의 신뢰성에도 문제를 일으켰으나 내장형 커패시터를 사용하면 소자간의 접속길이가 짧아져 전기적 기생성분을 줄이게 되어 전기적 성능의 향상을 기대할 수 있도록 하는 효과가 있다.
그러나, 종래 기술에 따른 내장형 커패시터는 그 사용하는 재료가 일예로 중합체 재료이거나 감광성 수지에 세라믹이 충진된 형태이어서 인쇄회로기판 공법에 적용하기에는 적합하지만 칩 커패시터의 역할을 대처하기에는 유전 용량값이 너무 부족하다는 문제점이 있었다.
일반적으로, 커패시턴스는 커패시터의 면적과 두께에 의해 각각 달리 구현되며, 아래 수학식 1과 같이 계산된다.
Figure 112004038353426-PAT00001
여기서,
Figure 112004038353426-PAT00002
은 유전체의 유전상수(dielectric constant),
Figure 112004038353426-PAT00003
은 8.855×10-8 값을 갖는 상수, A는 유전체의 표면적, 그리고 D는 유전체의 두께를 나타낸다. 즉, 고용량의 커패시터를 구현하기 위해서는 유전체의 유전상수가 높아야 하며, 유전 체 두께가 얇으면 얇을수록, 그리고 표면적이 넓을수록 높은 용량을 갖는 커패시터를 얻을 수 있다.
종래 기술에 따른 전술한 두개의 형태(Bimodal)의 중합체 세라믹 합성물의 용량은 두께가 10㎛일 경우 5∼7㎋/㎠을 얻을 수 있다.
예를 들면, 3M사에게 특허 허여된 US6,274,224호의 경우, 전원전극과 접지전극으로 사용되는 동박 사이에 BaTiO3 세라믹 분말과 열경화성 플라스틱인 에폭시 혹은 폴리이미드(Polyimide)로 혼합한 합성물(Composite) 형태의 8∼10㎛ 두께로 이루어진 박막형(Thin Film Type)을 사용하는데, 이때 단위 면적당 커패시턴스 값은 10㎋/in2를 갖는다.
그리고, 전술한 종래 기술 방식 중 세 번째 기술의 경우도 내장형 커패시터층의 낮은 유전상수 값으로 인한 낮은 커패시턴스를 갖게되는데, 일예로 도 3a에 도시된 10∼50㎛ 두께를 갖는 박막형인 경우, 산미나사의 자재는 전원전극 및 접지전극으로 사용되는 동박 사이에 25㎛ 혹은 50㎛두께의 FR-4 유전물질로 구성되어 있으며, 또한 이때 FR-4의 유전상수는 4∼5정도이므로, 실제 단위 면적당 커패시턴스 값 은 0.5∼1㎋/in2 가 된다.
이처럼 종래 기술의 내장형 커패시터값의 단위 면적당 커패시턴스 값은 0.5∼1㎋/in2 또는 10㎋/in2를 갖게 되는데, 이는 일반적으로 사용되고 있는 디커플링용 개별 칩 커패시터의 100㎋/in2과 비교해서 상당히 낮기 때문에 내장형 커패시터 기술 구현에 많은 한계가 있다는 문제점이 있다.
또한, 종래 기술에 따르면, 기판 전체에 유전층을 적층하고 회로 형성 공정에서 전극을 형성하거나, 감광성 절연층을 사용하여 노광 공정으로 패터닝을 하는 방법을 사용한다. 이 방법들은 상, 하부 전극형성의 공정뿐만 아니라 절연층의 패턴 공정인 노광, 에칭이 추가되어 공정 비용을 증가시키는 원인이 된다.
상기 문제점을 해결하기 위한 본 발명의 목적은, 높은 정전용량을 갖는 세라믹 재료를 사용하여 유전층을 형성하도록 함으로 디커플링 칩 커패시터의 정전용량에 상응하는 고유전율을 갖는 커패시터를 내장한 인쇄회로기판 및 그 제조방법을 제공하기 위한 것이다.
또한, 본 발명의 목적은 원하는 부분에만 세라믹 재료를 사용하여 유전층의 박막(후막)을 형성시켜 내장형 커패시터를 구현함으로써 비싼 원자재 손실을 줄일 수 있고, 유전체 식각과 같은 불필요한 공정을 줄일 수 있어 재료비가 절감되며, 제조 공정이 용이한 고유전율을 갖는 커패시터를 내장한 인쇄회로기판 및 그 제조 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 고유전율을 갖는 커패시터를 내장한 인쇄회로기판은, 상측과 하측의 전기적 절연을 제공하기 위한 절 연재료로 이루어진 제1 절연층; 상기 제1 절연층의 일측에 적층되어 있으며 다수의 내장형 커패시터의 하부 전극을 포함한 회로 패턴이 형성되어 있는 전도성 물질로 이루어진 회로층; 상기 회로층의 각각의 하부 전극 위에 적층되어 있으며 세라믹 재료로 이루어진 다수의 제2 절연층; 상기 다수의 제2 절연층의 각각에 적층되어 있으며, 전도성 물질로 이루어진 다수의 상부 전극; 상기 회로층과 다수의 상부 전극에 적층되어 있으며, 상기 상부 전극과 외부의 전기적 접속을 제공하기 위한 관통홀을 구비하고 있는 제 3 절연층을 포함하여 이루어진 것을 특징으로 한다.
또한, 본 발명에 따른 고유전율을 갖는 커패시터를 내장한 인쇄회로기판은, 상측과 하측의 전기적 절연을 제공하기 위한 절연재료로 이루어진 제1 절연층; 상기 제1 절연층의 일측에 적층되어 있으며 다수의 내장형 커패시터의 하부 전극을 포함한 회로 패턴이 형성되어 있는 전도성 물질로 이루어져 있으며, 회로패턴 사이가 절연재료로 충진되어 있는 제1 회로층; 상기 제1 회로층에 적층되어 있으며 세라믹 재료로 이루어진 제2 절연층; 상기 제2 절연층에 적층되어 있으며, 상기 각각의 하부 전극에 대응하는 다수의 상부 전극을 포함한 회로 패턴이 형성되어 있는 전도성 물질로 이루어진 제2 회로층; 상기 제2 회로층에 적층되어 있으며, 상기 상부 전극과 외부의 전기적 접속을 제공하기 위한 관통홀을 구비하고 있는 제 3 절연층을 포함하여 이루어진 것을 특징으로 한다.
또한, 본 발명에 따른 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 제조방법은 동박적층판의 일측의 동박에 내장형 커패시터의 다수의 하부 전극을 포함한 회로패턴을 형성하는 제 1 단계; 상기 다수의 하부 전극에 대응하는 각각의 부분이 오픈된 내장형 커패시터의 절연층의 형성을 위한 마스크를 상기 동박적층판에 적층하고, 열용사법으로 세라믹 유전체를 분사하여 세라믹 막을 형성하는 제 2 단계; 상기 제 2 단계에서 형성된 세라믹 막에 상부 전극을 형성한 후에 마스크를 제거하는 제 3 단계; 및 상기 내장형 커패시터가 형성된 동박 적층판에 절연층을 적층하고, 상기 상부 전극의 외부와의 전기적 접속을 제공하기 위한 관통홀을 형성하는 제 4 단계를 포함하여 이루어진 것을 특징으로 한다.
또한, 본 발명에 따른 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 제조방법은, 동박적층판의 일측의 동박에 내장형 커패시터의 다수의 하부 전극을 포함한 회로패턴을 형성하고, 회로패턴의 사이를 절연재료로 충진하는 제 1 단계;상기 동박적층판에 열용사법으로 세라믹 유전체를 분사하여 세라믹 막을 형성하는 제 2 단계; 상기 제 2 단계에서 형성된 세라믹 막 위에 상기 다수의 하부 전극의 각각에 대응하는 부분에 해당 상부 전극을 포함한 회로패턴을 형성하는 제 3 단계; 및 상기 제3 단계에서 형성된 회로패턴에 절연층을 적층하고, 상기 상부 전극의 외부와의 전기적 접속을 제공하기 위한 관통홀을 형성하는 제 4 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 고유전율을 갖는 커패시터 내장형 인쇄회로기판 및 그 제조 방법에 대하여 설명한다.
도 4a는 본 발명의 일실시예에 따른 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 단면도이다.
도면을 참조하면, 코어층(110)을 구성하는 절연층(111)의 양측에 동박으로 회로 패턴이 형성되어 있는 회로층(112a, 112b)이 형성되어 있다.
이때, 회로층(112a, 112b)에는 내장형 커패시터(120a, 120b, 120c, 120d)의 하부 전극(121a, 121b, 121c, 121d)이 형성되어 있다.
내장형 커패시터(120a, 120b, 120c, 120d)는 회로층(112a, 112b)에 형성되어 있는 하부 전극(121a, 121b, 121c, 121d)과, 하부 전극(121a, 121b, 121c, 121d)에 적층되어 있는 세라믹 재료로 이루어진 절연층(122a, 122b, 122c, 122d), 절연층(122a, 122b, 122c, 122d)에 적층되어 있는 상부 전극(123a, 123b, 123c, 123d)으로 이루어져 있다.
내장형 커패시터(120a, 120b, 120c, 120d)의 회로층(112a, 112b)에 형성되어 있는 하부 전극(121a, 121b, 121c, 121d)과 절연층(122a, 122b, 122c, 122d) 사이에는 계면 접착력을 증가시키기 위하여 Cr, Pt, Ta 등의 접착금속으로 이루어진 접착 금속층을 더 포함할 수 있으며, 절연층(122a, 122b, 122c, 122d)과 상부 전극(123a, 123b, 123c, 123d) 사이에도 계면 접착력을 증가시키기 위하여 Cr, Pt, Ta 등의 접착금속으로 이루어진 접착 금속층을 더 포함할 수 있다.
회로층(112a, 112b)과 내장형 커패시터(120a, 120b, 120c, 120d)위에는 절연층(131a, 131b)이 형성되어 있으며, 절연층(131a, 131b)에는 상부 전극(123a, 123b, 123c, 123d)과 외부의 전기적 접속을 제공하기 위한 블라인드 비아홀(134a, 134b, 134c, 134d)을 포함하고 있다.
블라인드 비아홀(134a, 134b, 134c, 134d)에는 수지(133a, 133b, 133c, 133d)가 충진되어 있으며, 외부에는 니켈 금도금층(136a, 136b, 136c, 136d)이 형성되어 있으며, 포토 레지스트(135a, 135b)가 형성되어 있다.
도 4b는 본 발명의 다른 실시예에 따른 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 단면도이다.
도면을 참조하면, 코어층(110)을 구성하는 절연층(111)의 양측에 동박으로 회로 패턴이 형성되어 있는 회로층(112a, 112b)이 형성되어 있다. 회로층(112a, 112b)에서 회로패턴이 형성되어 있지 않은 지역은 수지 등의 절연재(113a, 113b)로 충진되어 있다.
이때, 회로층(112a, 112b)에는 내장형 커패시터(120a, 120b, 120c, 120d)의 하부 전극(121a, 121b, 121c, 121d)이 형성되어 있다.
그리고, 회로층(112a, 112b) 위에는 세라믹 재료로 이루어진 절연층(122a, 122b)이 넓게 적층되어 있다.
절연층(122a, 122b)에는 회로패턴이 형성되어 있는 회로층(125a, 125b)이 형성되어 있으며, 회로층(125a, 125b)에는 상기 하부 전극(121a, 121b, 121c, 121d)와 대응되게 형성되어 있는 상부 전극(123a, 123b, 123c, 123d)가 형성되어 있다.
내장형 커패시터(120a, 120b, 120c, 120d)는 회로층(112a, 112b)에 형성되어 있는 하부 전극(121a, 121b, 121c, 121d)과, 회로층(112a, 112b)에 적층되어 있으며 세라믹 재료로 이루어진 절연층(122a, 122b)과, 절연층(122a, 122b)에 적층된 회로층(125a, 125b)에 형성되어 있는 상부 전극(123a, 123b, 123c, 123d)으로 이루어져 있다. 그리고, 내장형 커패시터의 하부전극과 절연층, 그리고 절연층과 상부 전극 사이에는 계면 접착력을 증가시키기 위한 접착 금속으로 이루어진 접착 금속층을 더 포함할 수 있다.
회로층(112a, 112b)과 내장형 커패시터(120a, 120b, 120c, 120d)위에는 절연층(131a, 131b)이 형성되어 있으며, 절연층(131a, 131b)에는 상부 전극(123a, 123b, 123c, 123d)과 외부의 전기적 접속을 제공하기 위한 블라인드 비아홀(134a, 134b, 134c, 134d)를 포함하고 있다.
블라인드 비아홀(134a, 134b, 134c, 134d)에는 수지(133a, 133b, 133c, 133d)가 충진되어 있으며, 외부에는 니켈 금도금층(136a, 136b, 136c, 136d)이 형성되어 있으며, 포토 레지스트(135a, 135b)가 형성되어 있다.
도 5a 내지 도 5e는 본 발명의 일실시예에 따른 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 제조 방법을 나타내는 도면들이다.
먼저, 본 발명의 일실시예에 따른 고유전율을 갖는 커패시터를 내장한 인쇄회로기판을 제조하기 위해서는 도 5a에 도시된 바와 같은 절연층(211)과 절연층(211)의 양측에 있는 동박(212a, 212b)으로 구성된 동박적층판(210)을 준비한다.
동박적층판(210)의 절연층(211)의 재료로는 수지(resin)가 사용된다. 수지는 전기적인 특성은 뛰어나지만 기계적 강도가 불충분하고 온도에 의한 치수변화가 금속의 10배 정도로 크다는 결점이 있다. 이러한 결점을 보완하기 위해 종이, 유리섬유 및 유리부직포 등이 보강기재로서 사용된다. 보강기재를 사용함으로써 수지의 종횡방향의 강도가 증가하고, 온도에 의한 치수 변화도 감소한다.
동박(212a, 212b)는 통상 전해동박이 사용된다. 수지와의 접착력을 높이기 위하여 동박(212a, 212b)의 형성 시에 동박(212a, 212b)이 수지와 화학적으로 반응하여 수직 쪽으로 파고들도록 만들어진다.
이후에, 도 5b에 도시된 바와 같이 동박(212a, 212b)에 화상 형성 공정을 이용하여 배선패턴을 형성하는데, 이때 내장형 커패시터(220a~220d)의 하부 전극(221a~221d)도 동시에 형성한다.
화상 형성 공정은 감광성 재료를 도포하는 라미네이션과 노광, 현상의 순서로 진행된다. 화상 형성 공정은 사진법과 스크린 인쇄법으로 나눌 수 있다.
이와 같은 화상 형성 공정에 의해 D/F와 같은 감광재에 의해 배선패턴이 동박(212a, 212b)에 옮겨지면 다음 공정은 감광재에 의한 배선패턴을 부식 레지스트로 이용하여 동박(212a, 212b)의 배선패턴을 형성한다. 즉, 먼저 화상형성공정을 수행하여 감광재에 의한 부식 레지스트의 패턴을 기판 상에 형성하고, 부식액을 분무하여 부식레지스트에 의해 보호되는 영역(즉, 배선패턴이 되는 부분)을 제외한 나머지 영역의 동박을 제거하며, 역할을 다한 부식레지스트를 박리하여 최종적으로 동박(212a, 212b)의 배선패턴을 형성한다.
이후에, 도 5c에 도시된 바와 같이, 동박적층판(210)의 양면에(여기에서는 양면에 대하여 설명하지만 일면도 가능하다) 커패시터(220a~220d)의 패터닝을 위한 커패시터 패터닝 마스크(215a, 215)를 적층한다. 이때, 커패시터 패터닝 마스크(215a, 215b)의 재료는 금속, 글라스, 플라스틱 등이 사용될 수 있다.
그리고, 열용사법을 사용하여 유전체 세라믹 분말을 용융시켜 커패시터 패터닝 마스크(215a, 215b)에 분사함으로써 내장형 커패시터(220a~220d)의 유전 박막( 후막도 가능하다)(222a~222d)을 형성한다.
열용사법(thermal spray process)은 나노 분말 형태의 용사재를 고온의 열원으로 용융시킨 후 모제에 고속으로 분사시켜 모재에 박막을 형성하는 기법이다.
도 6a는 본 발명에 이용되는 열용사법을 설명하기 위한 모식도이며, 도 6b는 본 발명에 이용되는 열용사법의 개념도이다.
도 6a를 보면 동박적층판(321)에 커패시터 패터닝 마스크(322a, 322b)가 있는 모재(320)에 열용사건(thermal sprey gun;310)을 사용하여 용융된 나노분말을 분사하여 박막을 형성한다.
이때, 전처리로 청정(cleaning), 블라스팅(Blasting), 중간코팅(Bond coating)을 행한다. 여기에서 중간코팅의 재료로는 Cr, Pt, Ta 등의 접착금속이 사용될 수 있다.
그리고, 열용사건(310)을 사용하여 용사한다. 이때, 용사는 건(310)과 모재(320)의 거리, 이동속도 등의 조건으로 막의 두께를 조절한다. 특히 용사시 건(310)의 노즐과 모재(320)의 거리는 매우 중요하며, 그 거리는 장비, 전원레벨, 용사재료 등에 따라 결정된다.
그리고, 모재(320)와 유전 박막의 부착력은 청정, 거칠기 그리고 모재(320) 표면과 용착 박막의 화학적인 친화력에 의해 결정된다.
일예로, 건(310)과 모재(320)의 거리는 3~4inch가 적당하며, 건(310) 또는 모재(320)의 이동속도는 1~2m/sec가 적당하고, 청정을 위한 환경은 공기 필터가 가능한 분위기이면 좋으며, 거칠기는 나노 분말 크기의 1/5 정도가 좋다.
이러한 열용사건(310)을 사용하여 모재(320)에 나노분말의 용융액을 분사할 때 일어나는 나노 분말(여기에서는 고유전율의 세라믹 분말)의 변화를 도 6b를 참조하여 살펴보면 다음과 같다.
먼저 수 nm~ 수um의 유전체 미립자(여기에서는 세라믹 분말)는 열용사건(310)의 내부에서 용융된 후에, 고온 고압에서 모재(320)를 향하여 용사된다.
그러면, 용융된 유전체 미립자는 모재(320)에 달라붙게 되며 이때 상온에 용융된 유전체 미립자가 노출되게 됨에 따라 결정성이 있는 유전체 박막(222a~222d)으로 소결된다.
이때, 유전체 세라믹 분말로 사용되는 재료는 SrTiO3, BaTiO3, (Ba, Sr)TiO3, Pb(Zr, Ti)O3, (Pb, La)(Zr, Ti)O3, Pb(Ti1/3Nb2/3 )O3), Ta2O5, Al2O3등이 가능하다.
한편, 열용사법으로 하부전극(221a~221d) 위에 유전 박막(222a~222d)이 형성된 이후에 동일한 열용사법을 사용하여 상부전극(223a~223d)을 형성한다.
물론, 이때 유전 박막(222a~222d)과 상부 전극(223a~223d)의 접착력을 향상시키기 위해서 전처리로 청정(cleaning), 블라스팅(Blasting), 중간코팅(Bond coating)을 행한다. 여기에서 중간코팅의 재료로는 Cr, Pt, Ta 등의 접착금속이 사용될 수 있다.
이때, 상부 전극(223a~223d)을 열용사법에 의해 형성하지 않고 무전해 동도금 및 전해 동도금에 의해 형성할 수 있다.
무전해 도금은 수지, 세라믹, 유리 등과 같은 절연체의 표면에 도전성을 부여하기 위한 유일한 도금방법이다.
무전해 동도금은 절연체에 대한 도금이므로 전기를 띤 이온에 의한 반응을 기대할 수 없다. 무전해 동도금은 석출반응에 의해 이루어지며 석출반응은 촉매에 의해 촉진된다.
이러한 무전해 동도금을 행하여 이제 도전성이 부여되었으므로 전기 분해를 이용한 전해 동도금을 한다. 전해 동도금은 두꺼운 도금 피막을 형성하기 쉽고, 막이 물성도 무전해 동도금에 비하여 우수하다.
다음으로, 도 5d를 참조하면, 동박 적층판(210) 위에 내장형 커패시터(220a~220d)가 완성되었으므로, 마스크(215a, 215b)를 제거한다.
그리고, 절연층(231a, 231b)의 일면에 동박(232a, 232b)이 형성되어 있는 RCC(230a, 230b)를 양측에 적층한다.
이후, 도 5e를 참조하면, 비아홀(233a~233d)을 가공하여 동도금층(234a~234d)을 형성하여 상부 전극(223a~223d)에 도전성을 부여한다.
그리고, 동박층(232a, 232b)에 회로패턴을 형성하고, 솔더 레지스트(235a, 235b)를 형성한 후에 니켈 금도금층(236a~236d)을 형성하여 비아홀(233a~233d)에 도전성을 증가시킨다.
도 7a 내지 도 7f는 본 발명의 제2 실시예에 따른 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 제조 방법을 나타내는 도면들이다.
먼저, 본 발명의 제2 실시예에 따른 고유전율을 갖는 커패시터를 내장한 인 쇄회로기판을 제조하기 위해서는 도 7a에 도시된 바와 같은 절연층(411)과 절연층(411)의 양측에 있는 동박(412a, 412b)로 구성된 동박적층판(410)을 준비한다.
이후에, 도 7b에 도시된 바와 같이 동박(412a, 412b)에 화상 형성 공정을 이용하여 배선패턴을 형성하는데, 이때 내장형 커패시터(420a~420d)의 하부 전극(421a~421d)도 동시에 형성한다.
이후에, 도 7c에 도시된 바와 같이, 동박적층판(410)의 양면에(여기에서는 양면에 대하여 설명하지만 일면도 가능하다) 커패시터(420a~420d)의 패터닝을 위한 커패시터 패터닝 마스크(415a, 415b)를 적층한다. 이때, 커패시터 패터닝 마스크(415a, 415b)의 재료는 금속, 글라스, 플라스틱 등이 사용될 수 있다.
그리고, 열용사법을 사용하여 유전체 세라믹 분말을 용융시켜 커패시터 패터닝 마스크(415a, 415b)에 분사함으로써 내장형 커패시터(420a~420d)의 유전 박막(후막도 가능하다)(422a~422d)을 형성한다.
이때, 전처리로 청정(cleaning), 블라스팅(Blasting), 중간코팅(Bond coating)을 행한다. 여기에서 중간코팅의 재료로는 Cr, Pt, Ta 등의 접착금속이 사용될 수 있다.
그리고, 유전체 세라믹 분말로 사용되는 재료는 SrTiO3, BaTiO3, (Ba, Sr)TiO3, Pb(Zr, Ti)O3, (Pb, La)(Zr, Ti)O3, Pb(Ti1/3Nb2/3 )O3), Ta2O5, Al2O3등이 가능하다.
한편, 열용사법으로 하부전극(421a~421d) 위에 유전 박막(422a~422d)이 형성 된 이후에 동일한 열용사법을 사용하여 상부전극(423a~423d)을 형성한다.
물론, 이때 유전 박막(422a~422d)과 상부 전극(423a~423d)의 접착력을 향상시키기 위해서 전처리로 청정(cleaning), 블라스팅(Blasting), 중간코팅(Bond coating)을 행한다. 여기에서 중간코팅의 재료로는 Cr, Pt, Ta 등의 접착금속이 사용될 수 있다.
이때, 상부 전극(423a~423d)를 열용사법에 의해 형성하지 않고 무전해 동도금 및 전해 동도금에 의해 형성할 수 있다.
다음으로, 도 7d를 참조하면, 동박 적층판(410) 위에 내장형 커패시터(420a~420d)가 완성되었으므로, 마스크(415a, 415b)를 제거한다.
그리고, 본 발명의 일실시예에 달리 진공 프린팅을 이용하여 평평하게 수지(resin)(425a, 425b)을 충진시킨다. 이렇게 함으로 본 발명의 일실시예에의 경우에 RCC를 충진하게 됨에 따라 부분적으로 응력이 발생하여 내부 커패시터(420a~420d)에 편중된 힘이 발생하여 크랙이 발생하거나 적층할 때 B 스테이지 RCC가 내장형 커패시터(420a~420d)의 모서리의 에지 부분에 수지가 충진되지 못하여 생기는 공극 결함이나 보이드(void) 발생을 방지시켜 주는 역할을 수행한다.
이후에, 도 7e를 참조하면, 절연층(431a, 431b)의 일면에 동박(432a, 432b)이 형성되어 있는 RCC(430a, 430b)를 양측에 적층한다.
이후, 도 7f를 참조하면, 비아홀(433a~433d)을 가공하여 동도금층(434a~434d)을 형성하여 상부 전극(423a~423d)에 도전성을 부여한다.
그리고, 동박층(432a, 432b)에 회로패턴을 형성하고, 솔더 레지스트(435a, 435b)를 형성한 후에 니켈 금도금층(436a~436d)을 형성하여 비아홀(433a~433d)에 도전성을 증가시킨다.
도 8a 내지 도 8f는 본 발명의 제3 실시예에 따른 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 제조 방법을 나타내는 도면들이다.
먼저, 본 발명의 제3 실시예에 따른 고유전율을 갖는 커패시터를 내장한 인쇄회로기판을 제조하기 위해서는 도 8a에 도시된 바와 같은 절연층(511)과 절연층(511)의 양측에 있는 동박(512a, 512b)으로 구성된 동박적층판(510)을 준비한다.
이후에, 도 8b에 도시된 바와 같이 동박(512a, 512b)에 화상 형성 공정을 이용하여 배선패턴을 형성하는데, 이때 내장형 커패시터(520a~520d)의 하부 전극(521a~521d)도 동시에 형성한다.
이후에, 도 8c에 도시된 바와 같이 회로가 형성된 동박 적층판(510)에 진공 인쇄로 수지(resin)(515a, 515b)를 충진한다. 이와 같은 수지(515a, 515b)에 의한 평탄화는 세라믹 재료의 경계면의 접합력을 증진 시킬 수 있다.
다음에, 도 8d를 참조하면 본 발명의 제1 실시예 및 제2 실시예와 달리 마스크를 사용하지 않고 열용사법을 사용하여 유전체 세라믹 분말을 용융시켜 모재인 동박적층판(510)으로 분사함으로써 내장형 커패시터(520a~520d)의 유전 박막(후막도 가능하다)(522a, 522b)을 형성한다.
이때, 전처리로 청정(cleaning), 블라스팅(Blasting), 중간코팅(Bond coating)을 행한다. 여기에서 중간코팅의 재료로는 Cr, Pt, Ta 등의 접착금속이 사용될 수 있다.
그리고, 유전체 세라믹 분말로 사용되는 재료는 SrTiO3, BaTiO3, (Ba, Sr)TiO3, Pb(Zr, Ti)O3, (Pb, La)(Zr, Ti)O3, Pb(Ti1/3Nb2/3 )O3), Ta2O5, Al2O3등이 가능하다.
한편, 열용사법으로 하부전극(521a~521d) 위에 유전 박막(522a, 522b)이 형성된 이후에 동일한 열용사법을 사용하여 회로층(525a, 525b)을 형성하고, 회로층(525a, 525b)을 패터닝하여 상부전극(523a~523d) 등을 형성한다.
물론, 이때 유전 박막(522a, 522b)과 상부 전극(523a~523d)의 접착력을 향상시키기 위해서 전처리로 청정(cleaning), 블라스팅(Blasting), 중간코팅(Bond coating)을 행한다. 여기에서 중간코팅의 재료로는 Cr, Pt, Ta 등의 접착금속이 사용될 수 있다.
이때, 상부 전극(523a~523d)을 열용사법에 의해 형성하지 않고 무전해 동도금 및 전해 동도금에 의해 형성할 수 있다.
다음으로, 도 8f를 참조하면, 절연층(531a, 531b)의 일면에 동박(532a, 532b)이 형성되어 있는 RCC(530a, 530b)를 양측에 적층한다.
그리고, 비아홀(533a~533d)을 가공하여 동도금층(534a~534d)을 형성하여 상부 전극(523a~523d)에 도전성을 부여한다.
그리고, 동박층(532a, 532b)에 회로패턴을 형성하고, 솔더 레지스트(535a, 535b)을 형성한 후에 니켈 금도금층(536a~536d)을 형성하여 비아홀(533a~533d)에 도전성을 증가시킨다.
본 발명에 따른 커패시터 내장형 인쇄회로기판 및 그 제조 방법은, 원하는 부분에만 페이스트를 충진하여 내장형 커패시터를 구현함으로써 비싼 원자재 손실을 줄일 수 있고 유전체 식각과 같은 불필요한 공정을 줄일 수 있어 재료비가 절감되고 제조 공정이 용이해진다.
또한, 본 발명에 따른 커패시터 내장형 인쇄회로기판 및 그 제조 방법은, FR-4 무동박 적층판에 구성된 비아홀을 사용하여 일정한 높이와 넓이를 가진 보다 정확한 커패시턴스를 확보할 수 있다.
또한, 본 발명에 따른 커패시터 내장형 인쇄회로기판 및 그 제조 방법은, 커패시터를 구현하기 위한 새로운 추가 인쇄회로기판 층이 필요 없이 기존의 인쇄회로기판 층에 회로 및 내장형 커패시터를 동시에 구현할 수 있다.

Claims (19)

  1. 상측과 하측의 전기적 절연을 제공하기 위한 절연재료로 이루어진 제1 절연층;
    상기 제1 절연층의 일측에 적층되어 있으며 다수의 내장형 커패시터의 하부 전극을 포함한 회로 패턴이 형성되어 있는 전도성 물질로 이루어진 회로층;
    상기 회로층의 각각의 하부 전극 위에 적층되어 있으며 세라믹 재료로 이루어진 다수의 제2 절연층;
    상기 다수의 제2 절연층의 각각에 적층되어 있으며, 전도성 물질로 이루어진 다수의 상부 전극; 및
    상기 회로층과 다수의 상부 전극에 적층되어 있으며, 상기 상부 전극과 외부의 전기적 접속을 제공하기 위한 관통홀을 구비하고 있는 제 3 절연층을 포함하여 이루어진 고유전율을 갖는 커패시터를 내장한 인쇄회로기판.
  2. 제1 항에 있어서,
    상기 회로층과 상기 제2 절연층 사이에 계면 접착력을 증가시키기 위한 접착 금속으로 이루어진 제1 접착 금속층을 더 포함하고,
    상기 제2 절연층과 상부 전극 사이에 계면 접착력을 증가시키기 위한 접착 금속으로 이루어진 제2 접착 금속층을 더 포함하여 이루어진 고유전율을 갖는 커패 시터를 내장한 인쇄회로기판.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 절연층은, SrTiO3, BaTiO3, (Ba, Sr)TiO3, Pb(Zr, Ti)O3 , (Pb, La)(Zr, Ti)O3, Pb(Ti1/3Nb2/3)O3), Ta2O5 , Al2O3중 적어도 하나를 포함하여 이루어진 것을 특징으로 하는 고유전율을 갖는 커패시터를 내장한 인쇄회로기판.
  4. 상측과 하측의 전기적 절연을 제공하기 위한 절연재료로 이루어진 제1 절연층;
    상기 제1 절연층의 일측에 적층되어 있으며 다수의 내장형 커패시터의 하부 전극을 포함한 회로 패턴이 형성되어 있는 전도성 물질로 이루어져 있으며, 회로패턴 사이가 절연재료로 충진되어 있는 제1 회로층;
    상기 제1 회로층에 적층되어 있으며 세라믹 재료로 이루어진 제2 절연층;
    상기 제2 절연층에 적층되어 있으며, 상기 각각의 하부 전극에 대응하는 다수의 상부 전극을 포함한 회로 패턴이 형성되어 있는 전도성 물질로 이루어진 제2 회로층; 및
    상기 제2 회로층에 적층되어 있으며, 상기 상부 전극과 외부의 전기적 접속 을 제공하기 위한 관통홀을 구비하고 있는 제 3 절연층을 포함하여 이루어진 고유전율을 갖는 커패시터를 내장한 인쇄회로기판.
  5. 제 4 항에 있어서,
    상기 제1 회로층의 하부 전극과 제2 절연층 사이에 계면 접착력을 향상시키는 접착 금속으로 이루어진 접착 금속층을 더 포함하며,
    상기 제2 절연층과 상기 제2 회로층의 하부 전극 사이에 계면 접착력을 향상시키는 접착 금속으로 이루어진 접착 금속층을 더 포함하는 것을 특징으로 하는 고유전율을 갖는 커패시터를 내장한 인쇄회로기판.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 제2 절연층은, SrTiO3, BaTiO3, (Ba, Sr)TiO3, Pb(Zr, Ti)O3 , (Pb, La)(Zr, Ti)O3, Pb(Ti1/3Nb2/3)O3), Ta2O5 , Al2O3중 적어도 하나를 포함하여 이루어진 것을 특징으로 하는 고유전율을 갖는 커패시터를 내장한 인쇄회로기판.
  7. 동박적층판의 일측의 동박에 내장형 커패시터의 다수의 하부 전극을 포함한 회로패턴을 형성하는 제 1 단계;
    상기 다수의 하부 전극에 대응하는 각각의 부분이 오픈된 내장형 커패시터의 절연층의 형성을 위한 마스크를 상기 동박적층판에 적층하고, 열용사법으로 세라믹 유전체를 분사하여 세라믹 막을 형성하는 제 2 단계;
    상기 제 2 단계에서 형성된 세라믹 막에 상부 전극을 형성한 후에 마스크를 제거하는 제 3 단계; 및
    상기 내장형 커패시터가 형성된 동박 적층판에 절연층을 적층하고, 상기 상부 전극의 외부와의 전기적 접속을 제공하기 위한 관통홀을 형성하는 제 4 단계를 포함하여 이루어진 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 제조방법.
  8. 제 7 항에 있어서,
    상기 제 1 단계 이후에, 계면 접착력을 증가시키기 위한 전처리를 수행하는 제 5 단계를 더 포함하여 이루어진 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 제조방법.
  9. 제 7 항에 있어서,
    상기 제 2 단계의 열용사법으로 세라믹 분말을 분사할 때 조건은, 열용사건과 모재의 거리는 3~4inch이고, 건 또는 모재 이동속도는 1~2m/sec이며, 청정을 위 한 환경은 공기 필터가 가능한 분위기이고, 거칠기는 나노 분말 크기의 1/5 정도인 것을 특징으로 하는 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 제조방법.
  10. 제 7 항에 있어서,
    상기 제 2 단계의 세라믹 재료는 SrTiO3, BaTiO3, (Ba, Sr)TiO3, Pb(Zr, Ti)O3, (Pb, La)(Zr, Ti)O3, Pb(Ti1/3Nb2/3)O3), Ta2O5, Al2O3등중 적어도 하나인 것을 특징으로 하는 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 제조방법.
  11. 제 7 항에 있어서,
    상기 제 2 단계 이후에, 계면 접착력을 증가시키기 위한 전처리를 수행하는 제 6 단계를 더 포함하여 이루어진 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 제조방법.
  12. 제 7 항에 있어서,
    상기 제 3 단계의 상부 전극은 열용사법을 사용하여 형성하는 것을 특징으로 하는 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 제조방법.
  13. 제 7 항에 있어서,
    상기 제 3 단계의 상부 전극은 동도금에 의해 형성하는 것을 특징으로 하는 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 제조방법.
  14. 제 7 항에 있어서,
    상기 제 3 단계 이후에,
    절연층을 상기 형성된 내장형 커패시터 높이로 적층하는 제 7 단계를 더 포함하여 이루어진 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 제조방법.
  15. 동박적층판의 일측의 동박에 내장형 커패시터의 다수의 하부 전극을 포함한 회로패턴을 형성하고, 회로패턴의 사이를 절연재료로 충진하는 제 1 단계;
    상기 동박적층판에 열용사법으로 세라믹 유전체를 분사하여 세라믹 막을 형성하는 제 2 단계;
    상기 제 2 단계에서 형성된 세라믹 막 위에 상기 다수의 하부 전극의 각각에 대응하는 부분에 해당 상부 전극을 포함한 회로패턴을 형성하는 제 3 단계; 및
    상기 제3 단계에서 형성된 회로패턴에 절연층을 적층하고, 상기 상부 전극의 외부와의 전기적 접속을 제공하기 위한 관통홀을 형성하는 제 4 단계를 포함하여 이루어진 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 제조방법.
  16. 제 15 항에 있어서,
    상기 제 1 단계 이후에, 계면 접착력을 증가시키기 위한 전처리를 수행하는 제 5 단계를 더 포함하여 이루어진 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 제조방법.
  17. 제 15 항에 있어서,
    상기 제 2 단계의 열용사법으로 세라믹 분말을 분사할 때 조건은, 열용사건과 모재의 거리는 3~4inch이고, 건 또는 모재 이동속도는 1~2m/sec이며, 청정을 위한 환경은 공기 필터가 가능한 분위기이고, 거칠기는 나노 분말 크기의 1/5 정도인 것을 특징으로 하는 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 제조방법.
  18. 제 15 항에 있어서,
    상기 제 2 단계의 세라믹 재료는 SrTiO3, BaTiO3, (Ba, Sr)TiO3, Pb(Zr, Ti)O3, (Pb, La)(Zr, Ti)O3, Pb(Ti1/3Nb2/3)O3), Ta2O5, Al2O3등중 적어도 하나인 것을 특징으로 하는 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 제조방법.
  19. 제 15 항에 있어서,
    상기 제 2 단계 이후에, 계면 접착력을 증가시키기 위한 전처리를 수행하는 제 6 단계를 더 포함하여 이루어진 고유전율을 갖는 커패시터를 내장한 인쇄회로기판의 제조방법.
KR1020040067487A 2004-08-26 2004-08-26 고유전율을 갖는 커패시터를 내장한 인쇄회로기판 및 그제조 방법 KR100619367B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020040067487A KR100619367B1 (ko) 2004-08-26 2004-08-26 고유전율을 갖는 커패시터를 내장한 인쇄회로기판 및 그제조 방법
JP2004340762A JP4000143B2 (ja) 2004-08-26 2004-11-25 高誘電率のキャパシタを内蔵したプリント基板およびその製造方法
US10/999,442 US7351915B2 (en) 2004-08-26 2004-11-29 Printed circuit board including embedded capacitor having high dielectric constant and method of fabricating same
CN2004100969558A CN1741707B (zh) 2004-08-26 2004-12-06 包括具有高介电常数的嵌入式电容器的印刷电路板及其制造方法
US11/681,457 US20070146980A1 (en) 2004-08-26 2007-03-02 Printed circuit board including embedded capacitor having high dielectric constant and method of fabricating same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040067487A KR100619367B1 (ko) 2004-08-26 2004-08-26 고유전율을 갖는 커패시터를 내장한 인쇄회로기판 및 그제조 방법

Publications (2)

Publication Number Publication Date
KR20060019037A true KR20060019037A (ko) 2006-03-03
KR100619367B1 KR100619367B1 (ko) 2006-09-08

Family

ID=36093886

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040067487A KR100619367B1 (ko) 2004-08-26 2004-08-26 고유전율을 갖는 커패시터를 내장한 인쇄회로기판 및 그제조 방법

Country Status (4)

Country Link
US (2) US7351915B2 (ko)
JP (1) JP4000143B2 (ko)
KR (1) KR100619367B1 (ko)
CN (1) CN1741707B (ko)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100656751B1 (ko) * 2005-12-13 2006-12-13 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
KR100735339B1 (ko) * 2006-12-29 2007-07-04 삼성전기주식회사 박막 캐패시터 내장형 배선 기판의 제조방법
KR100764389B1 (ko) * 2006-07-12 2007-10-05 삼성전기주식회사 캐패시터 내장형 세라믹 기판 제조방법
KR100878414B1 (ko) * 2006-10-27 2009-01-13 삼성전기주식회사 캐패시터 내장형 인쇄회로기판 및 제조방법
KR100882266B1 (ko) * 2007-11-07 2009-02-06 삼성전기주식회사 캐패시터 내장형 인쇄회로기판의 제조방법
KR100882608B1 (ko) * 2007-09-28 2009-02-12 삼성전기주식회사 캐비티 캐패시터의 제작 방법 및 캐비티 캐패시터가 내장된인쇄회로기판
KR100912580B1 (ko) * 2005-10-21 2009-08-19 이 아이 듀폰 디 네모아 앤드 캄파니 중간-주파수 영역에서의 전력 공급 및 디커플링용 내장커패시터의 어레이를 갖는 패키지 및 그를 형성하는 방법
KR101024241B1 (ko) * 2008-12-26 2011-03-29 주식회사 하이닉스반도체 반도체 장치 및 그를 포함하는 반도체 패키지

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100619367B1 (ko) * 2004-08-26 2006-09-08 삼성전기주식회사 고유전율을 갖는 커패시터를 내장한 인쇄회로기판 및 그제조 방법
KR100645625B1 (ko) * 2004-12-01 2006-11-15 삼성전기주식회사 커패시터 내장형 인쇄회로기판 및 그 제조방법
KR100716810B1 (ko) * 2005-03-18 2007-05-09 삼성전기주식회사 블라인드 비아홀을 구비한 커패시터 내장형 인쇄회로기판및 그 제조 방법
US7468545B2 (en) * 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
US7582556B2 (en) * 2005-06-24 2009-09-01 Megica Corporation Circuitry component and method for forming the same
TW200746940A (en) * 2005-10-14 2007-12-16 Ibiden Co Ltd Printed wiring board
US7919804B2 (en) * 2005-11-08 2011-04-05 Oracle America, Inc. Power distribution for high-speed integrated circuits
TWI295102B (en) * 2006-01-13 2008-03-21 Ind Tech Res Inst Multi-functional substrate structure
US7336501B2 (en) * 2006-06-26 2008-02-26 Ibiden Co., Ltd. Wiring board with built-in capacitor
JP4591709B2 (ja) * 2006-07-14 2010-12-01 信越化学工業株式会社 キャパシタ
KR100856326B1 (ko) * 2006-07-19 2008-09-03 삼성전기주식회사 레이저 리프트 오프를 이용한 유전체 박막을 갖는 박막 커패시터 내장된 인쇄회로기판 제조방법, 및 이로부터 제조된 박막 커패시터 내장된 인쇄회로기판
TWI327361B (en) * 2006-07-28 2010-07-11 Unimicron Technology Corp Circuit board structure having passive component and stack structure thereof
KR100763345B1 (ko) * 2006-08-30 2007-10-04 삼성전기주식회사 전자소자 내장형 인쇄회로기판의 제조방법
US8059423B2 (en) * 2007-02-06 2011-11-15 Sanmina-Sci Corporation Enhanced localized distributive capacitance for circuit boards
CN101467501B (zh) * 2007-02-06 2011-07-20 揖斐电株式会社 印制电路板及该印制电路板的制造方法
KR100967056B1 (ko) * 2007-03-29 2010-06-29 삼성전기주식회사 박막 캐패시터 및 박막 캐패시터 내장형 인쇄회로기판
KR100856209B1 (ko) * 2007-05-04 2008-09-03 삼성전자주식회사 집적회로가 내장된 인쇄회로기판 및 그 제조방법
CN101309552B (zh) * 2007-05-17 2010-08-25 楠梓电子股份有限公司 电路板的导通构造及其制造方法
KR100891370B1 (ko) * 2007-05-31 2009-04-02 전자부품연구원 커패시터 내장형 인쇄회로기판의 제조방법
KR101494214B1 (ko) * 2007-10-05 2015-02-17 삼성디스플레이 주식회사 백라이트 어셈블리 및 이를 구비한 표시 장치
JP2009094333A (ja) * 2007-10-10 2009-04-30 Nippon Mektron Ltd キャパシタを内蔵したプリント配線板およびその製造方法
TW200919676A (en) * 2007-10-17 2009-05-01 Phoenix Prec Technology Corp Packaging substrate structure having capacitor embedded therein and method for manufacturing the same
US20090223700A1 (en) * 2008-03-05 2009-09-10 Honeywell International Inc. Thin flexible circuits
US8199462B2 (en) 2008-09-08 2012-06-12 Avx Corporation Solid electrolytic capacitor for embedding into a circuit board
US7786839B2 (en) * 2008-12-28 2010-08-31 Pratt & Whitney Rocketdyne, Inc. Passive electrical components with inorganic dielectric coating layer
KR101609597B1 (ko) * 2009-02-16 2016-04-07 삼성디스플레이 주식회사 회로기판 및 이를 갖는 표시패널 어셈블리
CN102461347B (zh) 2009-05-01 2016-03-16 3M创新有限公司 无源电制品
US8279583B2 (en) * 2009-05-29 2012-10-02 Avx Corporation Anode for an electrolytic capacitor that contains individual components connected by a refractory metal paste
US8441777B2 (en) * 2009-05-29 2013-05-14 Avx Corporation Solid electrolytic capacitor with facedown terminations
US10283443B2 (en) * 2009-11-10 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package having integrated capacitor
KR101084252B1 (ko) * 2010-03-05 2011-11-17 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
JP5757163B2 (ja) * 2011-06-02 2015-07-29 ソニー株式会社 多層配線基板およびその製造方法、並びに半導体装置
US8680403B2 (en) 2011-09-08 2014-03-25 Texas Instruments Incorporated Apparatus for broadband matching
KR20130075168A (ko) * 2011-12-27 2013-07-05 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
GB2509296B (en) * 2012-09-25 2016-10-26 Cambridge Silicon Radio Ltd Composite reconstituted wafer structures
US10028394B2 (en) * 2012-12-17 2018-07-17 Intel Corporation Electrical interconnect formed through buildup process
JP5401617B1 (ja) * 2013-01-24 2014-01-29 有限会社 ナプラ 受動素子内蔵基板
CN103358631B (zh) * 2013-07-19 2016-05-25 广东生益科技股份有限公司 一种埋容材料用介质层、埋容材料、制备方法及其用途
CN104582265B (zh) * 2013-10-14 2018-10-19 珠海方正科技高密电子有限公司 一种埋入电容的实现方法及电路板
CN106257661B (zh) * 2015-06-16 2019-03-05 华为技术有限公司 芯片封装载板、芯片和电路板
CN106341945B (zh) * 2015-07-07 2019-02-19 庆鼎精密电子（淮安）有限公司 一种柔性线路板及其制作方法
KR102434435B1 (ko) 2015-10-26 2022-08-19 삼성전자주식회사 인쇄회로기판 및 이를 가지는 반도체 패키지
US9545008B1 (en) 2016-03-24 2017-01-10 Avx Corporation Solid electrolytic capacitor for embedding into a circuit board
JP6756134B2 (ja) * 2016-03-30 2020-09-16 Tdk株式会社 薄膜部品シート、電子部品内蔵基板、及び薄膜部品シートの製造方法
JP6512366B2 (ja) * 2016-04-20 2019-05-15 富士通株式会社 回路基板、回路基板の製造方法及び電子装置
JP2018186198A (ja) * 2017-04-26 2018-11-22 富士通株式会社 基板および基板の製造方法
JP7238771B2 (ja) 2017-05-31 2023-03-14 Tdk株式会社 薄膜コンデンサ及び薄膜コンデンサの製造方法
EP3489646A1 (en) * 2017-11-23 2019-05-29 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Determining a physical quantity by means of a native component carrier
CN110087392B (zh) * 2018-01-25 2021-08-10 欣兴电子股份有限公司 线路板结构及其制作方法
CN108336071B (zh) * 2018-02-12 2019-09-24 湖州一力电子有限公司 一种石墨烯电容及其制造方法
EP3627671A1 (de) 2018-09-21 2020-03-25 Siemens Aktiengesellschaft Verfahren zur herstellung einer wickelkopfanordnung für eine elektrische rotierende maschine
CN109650878B (zh) * 2019-01-10 2021-08-24 陕西科技大学 一种无铅宽频下巨介电低损耗高绝缘电阻陶瓷材料及其制备方法
CN110602873B (zh) * 2019-09-16 2020-10-09 西北核技术研究院 一种印制电路板电路吸收或发射功率降低方法及预测方法
CN111641016A (zh) * 2020-04-30 2020-09-08 深圳第三代半导体研究院 一种陶瓷滤波器表面电极制备方法
CN113853069A (zh) * 2020-06-28 2021-12-28 庆鼎精密电子（淮安）有限公司 电路板中间体的制造方法、电路板及其制造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6030091B2 (ja) 1979-09-29 1985-07-15 富士通株式会社 マイクロ波用ｍｏｍコンデンサの製造方法
JPS6062186A (ja) 1983-09-14 1985-04-10 宮田　致良 絶縁物と導電物等の溶射により電気回路等を構成する方法
GB2185437B (en) * 1985-12-26 1989-12-06 Hitachi Chemical Co Ltd Ceramic coated laminate and process for producing the same
JP2767799B2 (ja) 1988-03-04 1998-06-18 松下電器産業株式会社 高誘電率材料とコンデンサ及びコンデンサの誘電体膜形成方法
US5324407A (en) * 1989-06-30 1994-06-28 Eltech Systems Corporation Substrate of improved plasma sprayed surface morphology and its use as an electrode in an electrolytic cell
US5314601A (en) * 1989-06-30 1994-05-24 Eltech Systems Corporation Electrodes of improved service life
US5079069A (en) 1989-08-23 1992-01-07 Zycon Corporation Capacitor laminate for use in capacitive printed circuit boards and methods of manufacture
US5162977A (en) * 1991-08-27 1992-11-10 Storage Technology Corporation Printed circuit board having an integrated decoupling capacitive element
US5261153A (en) 1992-04-06 1993-11-16 Zycon Corporation In situ method for forming a capacitive PCB
US5800575A (en) 1992-04-06 1998-09-01 Zycon Corporation In situ method of forming a bypass capacitor element internally within a capacitive PCB
JP3709602B2 (ja) 1996-02-29 2005-10-26 富士通株式会社 薄膜多層回路基板とその製造方法
JP3704196B2 (ja) * 1996-03-14 2005-10-05 日本特殊陶業株式会社 セラミック配線板の形成方法
US6068782A (en) * 1998-02-11 2000-05-30 Ormet Corporation Individual embedded capacitors for laminated printed circuit boards
JP3362776B2 (ja) 1999-02-02 2003-01-07 日本電気株式会社 薄膜コンデンサ、薄膜コンデンサ内蔵基板および薄膜コンデンサの製造方法
US6238741B1 (en) 1998-12-07 2001-05-29 International Business Machines Corporation Single mask screening process
US6349456B1 (en) 1998-12-31 2002-02-26 Motorola, Inc. Method of manufacturing photodefined integral capacitor with self-aligned dielectric and electrodes
US6274224B1 (en) 1999-02-01 2001-08-14 3M Innovative Properties Company Passive electrical article, circuit articles thereof, and circuit articles comprising a passive electrical article
KR100376482B1 (ko) * 1999-12-17 2003-03-17 삼성전기주식회사 캐패시터 내장형 인쇄회로기판 제조방법
US6395996B1 (en) * 2000-05-16 2002-05-28 Silicon Integrated Systems Corporation Multi-layered substrate with a built-in capacitor design
US6407929B1 (en) * 2000-06-29 2002-06-18 Intel Corporation Electronic package having embedded capacitors and method of fabrication therefor
JP3786028B2 (ja) 2002-02-19 2006-06-14 日本ビクター株式会社 コンデンサ素子を有するプリント基板の製造方法
WO2004056160A1 (en) 2002-12-13 2004-07-01 E.I. Du Pont De Nemours And Company Printed wiring boards having low inductance embedded capacitors and methods of making same
US7100277B2 (en) * 2004-07-01 2006-09-05 E. I. Du Pont De Nemours And Company Methods of forming printed circuit boards having embedded thick film capacitors
KR100619367B1 (ko) * 2004-08-26 2006-09-08 삼성전기주식회사 고유전율을 갖는 커패시터를 내장한 인쇄회로기판 및 그제조 방법

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100912580B1 (ko) * 2005-10-21 2009-08-19 이 아이 듀폰 디 네모아 앤드 캄파니 중간-주파수 영역에서의 전력 공급 및 디커플링용 내장커패시터의 어레이를 갖는 패키지 및 그를 형성하는 방법
KR100656751B1 (ko) * 2005-12-13 2006-12-13 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
KR100764389B1 (ko) * 2006-07-12 2007-10-05 삼성전기주식회사 캐패시터 내장형 세라믹 기판 제조방법
KR100878414B1 (ko) * 2006-10-27 2009-01-13 삼성전기주식회사 캐패시터 내장형 인쇄회로기판 및 제조방법
KR100735339B1 (ko) * 2006-12-29 2007-07-04 삼성전기주식회사 박막 캐패시터 내장형 배선 기판의 제조방법
KR100882608B1 (ko) * 2007-09-28 2009-02-12 삼성전기주식회사 캐비티 캐패시터의 제작 방법 및 캐비티 캐패시터가 내장된인쇄회로기판
KR100882266B1 (ko) * 2007-11-07 2009-02-06 삼성전기주식회사 캐패시터 내장형 인쇄회로기판의 제조방법
KR101024241B1 (ko) * 2008-12-26 2011-03-29 주식회사 하이닉스반도체 반도체 장치 및 그를 포함하는 반도체 패키지
US8035194B2 (en) 2008-12-26 2011-10-11 Hynix Semiconductor Inc. Semiconductor device and semiconductor package including the same

Also Published As

Publication number Publication date
JP4000143B2 (ja) 2007-10-31
CN1741707A (zh) 2006-03-01
US20060044734A1 (en) 2006-03-02
US20070146980A1 (en) 2007-06-28
US7351915B2 (en) 2008-04-01
CN1741707B (zh) 2010-04-14
KR100619367B1 (ko) 2006-09-08
JP2006066854A (ja) 2006-03-09

Similar Documents

Publication Publication Date Title
KR100619367B1 (ko) 고유전율을 갖는 커패시터를 내장한 인쇄회로기판 및 그제조 방법
KR100455891B1 (ko) 커패시터 내장형 인쇄회로기판 및 그 제조 방법
US7570491B2 (en) Printed circuit board with embedded capacitors therein, and process for manufacturing the same
KR100455890B1 (ko) 커패시터 내장형 인쇄회로기판 및 그 제조 방법
US7282394B2 (en) Printed circuit board including embedded chips and method of fabricating the same using plating
US7676921B2 (en) Method of manufacturing printed circuit board including embedded capacitors
US6598291B2 (en) Via connector and method of making same
KR100716815B1 (ko) 칩 내장형 인쇄회로기판 및 그 제조방법
KR101248738B1 (ko) 유전체 구조체, 유전체 구조체의 제조방법 및 유전체구조체를 포함한 배선기판
KR100645613B1 (ko) 캐패시터 내장형 인쇄회로기판 및 그 제조 방법
KR101020735B1 (ko) 임베디드 캐패시터를 포함하는 인쇄회로 기판 제조 방법
KR100601477B1 (ko) 인쇄회로기판 내장형 커패시터 및 그 제조 방법
JP3570242B2 (ja) セラミック多層基板の製造方法
JPH09214090A (ja) プリント配線板およびその製造方法
JPH1126939A (ja) 多層配線基板
EP1197131A1 (en) A via connector and method of making same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130624

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140701

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee