KR100764389B1 - 캐패시터 내장형 세라믹 기판 제조방법 - Google Patents

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Abstract

본 발명은 캐패시터 내장형 기판에 관한 것으로서, 제1 층간회로가 형성된 세라믹 적층체를 소성하여 세라믹 기판을 마련하는 단계와, 상기 세라믹 기판 상면의 적어도 일 영역에 제1 전극층, 유전체층 및 제2 전극층을 순차적으로 적층함으로써 상기 제1 층간회로와 전기적으로 연결된 적어도 하나의 캐패시터부를 형성하는 단계와, 상기 캐패시터가 형성된 상기 세라믹 기판 상에 제2 층간회로 - 여기서, 상기 제2 층간회로는 제1 층간회로와 상기 캐패시터에 전기적으로 연결됨 - 가 형성된 복수의 유기층으로 이루어진 유기기판을 가압하여 적층하는 단계를 포함하는 캐패시터 내장형 기판 제조방법을 제공한다.
내장형 캐패시터(embedded capacitor), 세라믹 기판(ceramic board), 강유전체 물질(ferro-electric material)

Description

캐패시터 내장형 세라믹 기판 제조방법{METHOD OF MANUFACTURING A CERAMIC BOARD WITH EMBEDDED CAPACITORS}
도1은 종래의 캐패시터 내장형 세라믹 기판을 나타내는 단면도이다.
도2a 내지 도2d는 각각 본 발명에 따른 캐패시터 내장형 복합 기판의 제조방법의 각 공정을 나타내는 단면도이다.
도3은 도2a 내지 도2d의 방법으로 제조된 캐패시터 내장형 복합 기판을 나타내는 단면도이다.
<도면의 주요부분에 대한 부호설명>
11,21: 세라믹 기판 12a,22a: 도전패턴
12b,22b: 도전성 비아홀 15a,25a,27a: 제1 전극층
15b,25b,27b: 제2 전극층 16,26,28: 유전체층
C,C1,C2: 캐패시터부 31: 유기 기판
본 발명은 전자제품모듈 등에 사용가능한 기판에 관한 것으로서, 특히 고용량의 캐패시터가 내장가능한 기판의 제조방법을 관한 것이다.
최근에, 다양한 전자제품의 소형화 및 고주파화 추세에 따라, 전자제품에 내장되는 부품의 소형화가 중요시되고 있다. 이에 따라, 종래의 세라믹 또는 PCB 기판의 표면에 실장되던 각종 표면실장형(SMT) 수동소자를 그 기판의 내부에 내장하는 기술이 주목받고 있다. 이러한 내장기술은 부품의 소형화뿐만 아니라, SMT공정시에 야기되는 불량을 줄일 수 있다는 장점을 제공한다.
하지만, 캐패시터는 2개의 전극층 사이에 유전체층이 개재된 형태의 비교적 복잡한 구조를 가지므로, 단순한 구조의 저항소자 및 인덕터에 비해 기판에 내장하는데 어려움이 있다.
세라믹 기판, 예를 들어 전자제품의 모듈에 사용될 수 있는 저온동시소성(low temperature cofired ceramic: LTCC)기판에 캐패시터를 구현하는 방법으로는, 기판의 적층구조에 고유전율 시트를 도입하는 방법과 고유전층을 부분 인쇄하는 방법이 있다.
전자의 방법은 고용량 캐패시터를 구현하기 위해서 사용되는 고유전율 시트가 통상의 세라믹 시트와 이종물질이므로, 열팽창계수 및 소성 수축률 차이, 이종 재료간의 확산 문제로 인해 신뢰성 있는 기판을 구현하는데 문제가 있다. 또한, 다른 회로구조를 구성하는 비아홀이 고유전율 시트층을 지나갈 때 신호 교란이 야기 되며, 고유전율 시트층과 회로층을 전기적으로 분리하기 위한 전면 접지면이 필요하므로, 기판 내에서 회로설계를 복잡하다는 문제가 있다.
반면에 부분인쇄방법을 채용한 구조의 경우에는 평탄성으로 인한 층간접합의 어려운 문제가 있다. 도1에는 부분인쇄방법으로 구현된 캐패시터 내장형 LTCC기판이 도시되어 있다.
도1과 같이, 종래의 LTCC 기판(10)은 도전라인(12a-12d)과 도전성 비아홀(14a-14d)이 선택적으로 형성된 복수의 세라믹층(11a-11e)으로 이루어진 기판 본체부(11)를 포함한다.
일 세라믹층(11b) 상에는 내장형 캐패시터(C)를 구성하기 위해서 제1 전극층(15a)과 유전체층(16) 및 제2 전극층(15b)이 부분적으로 인쇄되어 적층되며, 그 위에는 상기 제2 전극층(15b)과 층간회로구조와 연결하기 위한 도전성 비아홀(14b)이 형성된 다른 세라믹층(11c)이 적층된다.
하지만, 이러한 내장형 캐패시터(C)는 다른 도전라인(12a-12d)에 비해 지나치게 큰 두께를 가지므로, 큰 단차(S)가 형성된다. 이로 인해, 평탄한 적층이 거의 불가능할 뿐만 아니라, 층간의 접합의 신뢰성이 저하될 수 있다.
이러한 단차(S)의 원인은 다른 세라믹 기판의 소성온도를 고려하여 캐패시터의 유전체층(16)을 위한 구성물질이 선택되며 별도의 결정화공정을 수행하기 어려우므로, 강유전성 물질을 사용하더라도 유전율이 100 이상인 유전체층을 얻기 어려우며, 주로 상기 공정에서 얻어진 유전체층은 유전율 50에 불과하다. 이러한 실정으로 인해, 고용량 확보를 위해서 유전체층(16)은 충분한 두께를 갖도록 구현해야 하므로, 단차(S)로 인한 층간접합의 신뢰성 문제는 보다 심각해진다.
또한, LTCC 세라믹 기판의 경우에, 세라믹 시트 상에 유전체 박막이 형성되는데 세라믹 시트는 기화점이 낮은 바인더, 가소제 및 분산제 등의 유기물을 다량 함유하고 있으므로, 박막공정에 필요한 진공도에서 공정 수행이 어려운 문제가 있다.
본 발명은 상기한 종래 기술의 문제를 해결하기 위한 것으로서, 그 목적은 이종 재료의 동시소성에 따른 문제를 해결하기 위해서 유기기판과 세라믹기판을 결합하여 내장형 캐패시터를 구현할 수 있는 캐패시터 내장형 복합기판의 제조방법을 제공하는데 있다.
상기한 기술적 과제를 해결하기 위해서, 본 발명은
제1 층간회로가 형성된 세라믹 적층체를 소성하여 세라믹 기판을 마련하는 단계와, 상기 세라믹 기판 상면의 적어도 일 영역에 제1 전극층, 유전체층 및 제2 전극층을 순차적으로 적층함으로써 상기 제1 층간회로와 전기적으로 연결된 적어도 하나의 캐패시터부를 형성하는 단계와, 상기 캐패시터가 형성된 상기 세라믹 기판 상에 제2 층간회로 - 여기서, 상기 제2 층간회로는 제1 층간회로와 상기 캐패시터에 전기적으로 연결됨 - 가 형성된 복수의 유기층으로 이루어진 유기기판을 가압하 여 적층하는 단계를 포함하는 캐패시터 내장형 기판 제조방법을 제공한다.
본 발명의 일 실시형태에서, 상기 세라믹 기판은 저온 동시 소성(LTCC) 기판일 수 있다. 이러한 저온 동시소성 세라믹 기판의 소성온도는 700∼1100℃ 범위일 수 있다. 본 발명에 채용가능한 유기 기판의 각 유기층은 열가소성 수지를 포함할 수 있다.
바람직하게, 상기 세라믹 기판을 마련하는 단계와 상기 적어도 하나의 캐패시터부를 형성하는 단계 사이에, 상기 세라믹 기판의 상면을 평탄화하는 단계를 더 포함한다.
세라믹 기판 물질과 무관하게, 상기 캐패시터부의 유전체층은 적어도 1000의 유전율을 갖는 강유전성 물질로 이루어질 수 있다. 바람직하게, 상기 캐패시터부의 유전체층은 1㎛ 이하의 두께를 가질 수 있다.
본 발명의 바람직한 실시형태에서, 상기 적어도 하나의 캐패시터부를 형성하는 단계는, 상기 유전체층을 적층하는 단계와 상기 유전체층이 결정화되도록 열처리하는 단계를 포함한다. 이 경우에, 상기 유전체층을 적층하는 단계는, 물리증착공정(PVD), 화학증착공정(CVD), 원자층 증착공정(ALD) 및 스핀코팅공정으로 구성된 그룹으로부터 선택된 공정에 의해 실시될 수 있다. 바람직하게, 상기 유전체층의 결정화를 위한 열처리 온도는 300∼900℃ 범위일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다.
도2a 내지 도2d는 각각 본 발명에 따른 캐패시터 내장형 복합 기판의 제조방법의 각 공정을 나타내는 단면도이다.
도2a와 같이, 본 발명의 제조방법은 소성공정이 완료된 세라믹 기판(21)을 마련하는 공정으로 시작된다. 상기 세라믹 기판(21)은 Al2O3 을 포함하는 저온동시소성 세라믹(LTCC) 기판일 수 있다. 이러한 저온 동시소성 세라믹 기판(21)의 소성온도는 700∼1100℃ 범위일 수 있다. 상기 세라믹 기판(21)을 구성하는 각 층(21a-21f)은 소성공정을 진행하기에 앞서, 그린시트 상에 원하는 제1 층간회로를 구성하기 위한 소정의 도전패턴(22a)과 도전성 비아홀(22b)이 형성된다.
한편, 소성공정에 의해 세라믹 기판(21)은 두께 방향으로 수축되어 상면에 위치한 비아홀 부분(A)이 일부 돌출될 수 있다. 따라서, 도2b에 도시된 후속공정에서 평탄화되도록 상기 세라믹 기판(21)의 상면을 소정의 연마수단(24)을 이용하여 그라인딩하는 것이 바람직하다. 본 그라인딩공정을 위한 연마제로는 다이아몬드 슬러리가 사용될 수 있으며, 3㎛이하의 입도를 갖는 다이아몬드 슬러리를 사용하는 것이 바람직하다. 본 실시예에서는, 평탄화공정을 그라인딩공정과 같이 기계적 연마공정을 예시하였으나, 화학적 연마 또는 전해 연마와 같은 공지의 평탄화공정이 채용될 수 있다.
도2b와 같이, 평탄화공정을 통해 세라믹 기판(21)을 평탄한 상면을 가질 수 있다. 평탄화된 세라믹 기판(21) 상면에는 후속공정에서 캐패시터를 구성하는 전극층이 보다 용이하게 형성될 수 있다.
이어, 평탄화된 세라믹 기판(21) 상면의 적어도 일 영역에 제1 전극층, 유전체층 및 제2 전극층을 순차적으로 적층하여 적어도 하나의 캐패시터부를 형성한다.
도2c와 같이, 세리믹 기판 상면의 2개 영역에 각각 패턴화된 제1 및 제2 전극층(25a,25b 및 27a,27b)과 유전체층(26,28)으로 2개의 캐패시터부(C1,C2)를 제공할 수 있다. 이러한 공정은 상면의 전체 영역에 제1 및 제2 전극층(25a,25b 및 27a,27b) 및 유전체층(26,28)을 형성하고, 패턴화하는 공정을 얻어질 수 있으며, 마스크 등을 이용하여 원하는 패턴의 캐패시터(C1,C2)를 제공할 수도 있다.
본 공정에서, 제1 및 제2 전극층(25a,25b 및 27a,27b)은 증발법(evaporation), 스퍼터(sputter), 도금법(plating)과 같은 공지된 전극층 형성공정으로 제공될 수 있다. 제1 및 제2 전극층(25a,25b 및 27a,27b) 물질로는, 전기 전도도가 큰 Ag, Cu, Au, Pt 등의 금속을 사용하는 것이 바람직하며, 이와 달리, 2종 이상의 금속층으로 이루어진 다층구조로 형성할 수도 있다. 다층구조의 예로는 Ti/Au, Ni/Au, Ag/Pd, Cr/Cu 등이 있을 수 있다.
본 공정에서, 유전체층(26,28)은 물리증착공정(PVD), 화학증착공정(CVD) 또 는 원자층 증착공정(ALD)와 같은 증착공정은 물론, 스핀코팅과 같은 인쇄공정을 이용하여 형성될 수 있다.
특히, 본 발명에서는 세라믹 기판(21)이 소성된 후에, 캐패시터(C1,C2) 제조공정이 실시되므로, 세라믹 기판(21)과의 동시소성에 따른 종래의 문제점을 완전히 해소할 수 있다.
따라서, 상기 유전체층(26,28)의 구성물질은 원하는 고용량 확보를 위한 강유전성 물질을 사용할 수 있으며, 결정화를 위한 300℃ 이상의 열처리공정도 세라믹기판의 소성이하의 온도에서 실시될 수 있으므로, 1000 이상의 고유전율을 갖는 유전체층(26,28)이 구현될 수 있다.
물론, 이러한 열처리공정은 박막형성후에 실시되는 것이 바람직하다. 이와 달리, 결정화를 가능한 온도범위에서 유전체층(26,28)의 증착공정을 실시함으로써 결정화를 위한 후속 열처리공정을 대체할 수도 있다.
이와 같이, 본 발명에서는 캐패시터부(C1,C2)의 유전체층(26,28)으로서 고유전율을 갖는 유전체층을 채용할 수 있으므로, 고용량 캐패시터 구현을 위한 경우에서도 유전체층(26,28)의 두께(t)는 1㎛ 이하로 박막화가 가능하다는 장점이 있다.
도2d와 같이, 제2 층간회로가 구현된 유기 기판(31)을 상기 캐패시터(C1,C2)가 형성된 세라믹 기판(21) 상에 적층한다. 상기 유기 기판(31)의 제2 층간회로는 각 층(31a,31b)에 형성된 도전패턴(32a)과 도전성 비아홀(32b)로 구현되며, 세라믹 기판(21)의 제1 층간회로와 캐패시터(C1,C2)의 전극층(특히, 제2 전극층)에 연결되어 원하는 전체 회로를 제공하도록 설계될 수 있다.
층간회로가 미리 형성된 유기 기판을 세라믹 기판에 가압 압착시키는 공정은 본 발명의 다양한 장점을 제공한다. 본 공정과 달리, 회로패턴이 형성되지 않은 유기층을 세라믹 기판 위에 한 층씩 적층하면서 한 층씩 회로를 형성하는 방법이 고려될 수 있으나, 이는 세라믹 기판의 약한 내식성으로 인해 실용화되기 어려운 문제가 있다. 보다 구체적으로, 유기 기판의 회로패턴 구현방법으로는 감법(subtractive method)과 가법(additive method)가 있는데, 전자는 동박(copper foil)이 부착된 유기층(예를 들어, RCC 또는 CCL)을 사용하며, 한 층씩 적층한 후에 동박을 포토리소그래피법을 사용하여 식각하여 회로를 형성한다. 이 경우에, 동박의 식각에 사용되는 산(acid)계통인 식각액(etchant)과 포토레지스트를 제거할 때에 사용되는 알칼리 계통의 박리제는, 세라믹 기판의 주성분인 유리나 산화물을 침식시키거나 손상시킬 수 있다.
Additive 방법을 사용하는 경우에도 photolithography 공정은 필수적으로 사용되어 박리제에 의한 침식을 근원적으로 막을 수 없으며, 또한 이 경우에는 전해도금법에 의하여 회로형성을 해야하므로 도금액에 의한 침식 우려도 있다. 또한, 상기 공정 외에도 비아 형성시 이물질의 제거공정, 이물질의 제거제에 대한 중화공정, 층간접속을 위한 동박표면 조화(粗化)처리공정 등에서도 세라믹 기판가 부식되어 신뢰성을 크게 저하시킬 수 있다. 예를 들어, 이러한 유기층의 회로패턴형성공정은 통상적으로 각종 용액 속에 딥핑(dipping) 공정으로 진행되는데, 한 층을 형 성할 때 딥핑공정 회수는 적어도 10회 이상이다. 따라서, 이는 취약한 내화학성을 갖는 세라믹 기판에 큰 손상을 줄 수 있고, 심지어 이러한 손상은 취성이 약한 세라믹기판을 파괴시킬 수도 있다. 하지만, 본 발명에서는 유기 기판 재료의 회로 형성공정을 세라믹 기판이 부착되지 않은 상태에서 진행한 후에, 가압압착시킴으로써 상기와 같은 문제점를 해결할 수 있다.
상기 유기 기판(31)은 통상적인 인쇄회로기판의 코어층과 유사하게 주재가 폴리머물질인 유기층으로 이루어진다. 바람직하게, 상기 유기 기판(31)은 소정의 온도 조건에서 점도가 낮아져 세라믹 기판(21)과 견고한 접합을 보장할 수 있는 열가소성 수지가 바람직하다. 본 발명에서 유기층 구성물질로 채용가능한 열가소성 수지로는 테프론 수지, LCP(liquid crystal polymer), PEEK(poly ethyl ethyl ketone) 등이 있을 수 있다. 이러한 열가소성 수지를 포함하는 유기 기판(31)은 일반적인 PCB의 적층공정에서와 같이 80℃ 이상의 온도에서 가압 적층되어 이종물질이더라도 세라믹 기판(21)과 견고하게 접합될 수 있다. 특히, 세라믹 기판(21) 상에 구현된 캐패시터(C1,C2)는 유전체층(26,28)을 강유전성 물질로 구현할 수 있으므로, 초박막화가 가능하다. 나아가, 상기 유기 기판(31)은 비교적 가요성을 가지므로, 세라믹 기판(21) 상면에 캐패시터부(C1,C2) 두께로 인해 단차가 다소 존재하더라도, 밀착상태에서 견고한 접합을 실현할 수 있다.
도3은 도2a 내지 도2d의 방법으로 제조된 캐패시터 내장형 복합 기판을 나타 내는 단면도이다. 도3을 참조하여 본 발명의 제조방법에 따른 우수한 효과를 상세히 설명한다.
도3에 도시된 바와 같이, 완성된 캐패시터 내장형 기판(30)은 유기 기판부(31)와 세라믹 기판부(21)를 포함한 복합기판 구조를 가지며, 상기 유기 기판부(31)와 상기 세라믹 기판부(21) 사이에 내장된 캐패시터부(C1,C2)를 포함한다. 상기 세라믹 기판부(21)와 유기 기판부(31)는 각 층에 형성된 도전패턴(22a,32a)과 도전성 비아홀(22b,32b)로 구성된 제1 및 제2 층간회로를 포함하며, 상기 캐패시터부(C1,C2)는 유기 기판부(31)와 세라믹 기판부(21)에 각각 구현된 제1 및 제2 층간회로에 연결된다.
본 발명에서 채용된 캐패시터부(C1,C2)는 소성이 완료된 세라믹 기판(21) 상면에 형성되므로, 기판(21)을 구성하는 그린시트와 동시소성조건에 따른 제약사항에서 벗어날 수 있다. 따라서, 상기 캐패시터부(C1,C2)를 구성하는 유전체층(26,28)은 강유전성 물질로 형성될 수 있으며, 진공조건에서 실시가능한 다양한 증착공정을 채용할 수 있다. 또한, 유전체층(26,28)의 결정화를 위한 열처리공정을 증착공정과 함께 또는 증착공정 후에 적절히 실시할 수 있으므로, 고유전율의 유전체층(26,28)을 형성할 수 있다.
이와 같이, 강유전성 물질을 유전체층(26,28)으로서 채용할 수 있으므로, 동일한 고용량 확보를 위한 조건에서 상대적으로 캐패시터부(C1,C2)를 보다 얇게 구현할 수 있으며, 나아가 유기 기판(31)과 세라믹 기판(21)의 보다 견고한 접합조건 을 보장할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
상술한 바와 같이, 본 발명에 따르면, 세라믹 기판부의 소성을 완료한 후에, 그 기판 상면에 내장을 위한 캐패시터부를 제공함으로써 캐패시터부의 유전체층을 고유전율을 갖는 유전체물질로 사용할 수 있으며, 나아가 결정화를 위한 열처리공정이 허용되므로 우수한 유전체층을 제공할 수 있다. 또한, 상기 세라믹 기판 상에 유기 기판을 가압 적층함으로써 고용량 캐패시터부가 내장된 기판부를 완성할 수 있다. 이와 같이, 종래의 이종물질의 동시 소성(열팽창계수 차이, 소성 수축률 차이)에 따른 크랙 등의 문제를 해소하여, 우수한 캐패시터가 내장된 복합기판을 제공할 수 있다.

Claims (10)

  1. 제1 층간회로가 형성된 세라믹 적층체를 소성하여 세라믹 기판을 마련하는 단계;
    상기 세라믹 기판 상면의 적어도 일 영역에 제1 전극층, 유전체층 및 제2 전극층을 순차적으로 적층함으로써 상기 제1 층간회로와 전기적으로 연결된 적어도 하나의 캐패시터부를 형성하는 단계; 및
    상기 캐패시터부가 형성된 상기 세라믹 기판 상에 제2 층간회로 - 여기서, 상기 제2 층간회로는 제1 층간회로와 상기 캐패시터에 전기적으로 연결됨 - 가 형성된 복수의 유기층으로 이루어진 유기기판을 가압하여 적층하는 단계를 포함하는 캐패시터 내장형 기판 제조방법.
  2. 제1항에 있어서,
    상기 세라믹 기판은 저온 동시 소성(LTCC) 기판인 것을 특징으로 하는 캐패시터 내장형 기판 제조방법.
  3. 제1항에 있어서,
    상기 세라믹 기판의 소성온도는 700∼1100℃ 범위인 것을 특징으로 하는 캐패시터 내장형 기판 제조방법.
  4. 제1항에 있어서,
    상기 세라믹 기판을 마련하는 단계와 상기 적어도 하나의 캐패시터부를 형성하는 단계 사이에, 상기 세라믹 기판의 상면을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터 내장형 기판 제조방법.
  5. 제1항에 있어서,
    상기 캐패시터부의 유전체층은 적어도 1000의 유전율을 갖는 강유전성 물질로 이루어진 것을 특징으로 하는 캐패시터 내장형 기판 제조방법.
  6. 제1항에 있어서,
    상기 캐패시터부의 유전체층은 1㎛ 이하의 두께를 갖는 것을 특징으로 하는 캐패시터 내장형 기판 제조방법.
  7. 제1항에 있어서,
    상기 적어도 하나의 캐패시터부를 형성하는 단계는,
    상기 유전체층을 적층하는 단계와 상기 유전체층이 결정화되도록 열처리하는 단계를 포함하는 것을 특징으로 하는 캐패시터 내장형 기판 제조방법.
  8. 제7항에 있어서,
    상기 유전체층을 적층하는 단계는, 물리증착공정(PVD), 화학증착공정(CVD), 원자층 증착공정(ALD) 및 스핀코팅공정으로 구성된 그룹으로부터 선택된 공정에 의해 실시되는 것을 특징으로 하는 캐패시터 내장형 기판 제조방법.
  9. 제7항에 있어서,
    상기 유전체층의 결정화를 위한 열처리 온도는 300∼900℃ 범위인 것을 특징으로 하는 캐패시터 내장형 기판 제조방법.
  10. 제1항에 있어서,
    상기 유기 기판의 유기층은 열가소성 수지를 포함하는 것을 특징으로 하는 캐패시터 내장형 기판 제조방법.
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