JP2001284811A - 積層型セラミック電子部品およびその製造方法ならびに電子装置 - Google Patents

積層型セラミック電子部品およびその製造方法ならびに電子装置

Info

Publication number
JP2001284811A
JP2001284811A JP2000090465A JP2000090465A JP2001284811A JP 2001284811 A JP2001284811 A JP 2001284811A JP 2000090465 A JP2000090465 A JP 2000090465A JP 2000090465 A JP2000090465 A JP 2000090465A JP 2001284811 A JP2001284811 A JP 2001284811A
Authority
JP
Japan
Prior art keywords
conductor
electronic component
hole
hole conductor
line conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2000090465A
Other languages
English (en)
Inventor
Norio Sakai
範夫 酒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2000090465A priority Critical patent/JP2001284811A/ja
Priority to US09/788,694 priority patent/US20010026435A1/en
Publication of JP2001284811A publication Critical patent/JP2001284811A/ja
Abandoned legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/115Via connections; Lands around holes or via connections
    • H05K1/116Lands, clearance holes or other lay-out details concerning the surrounding of a via
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0306Inorganic insulating substrates, e.g. ceramic, glass
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09372Pads and lands
    • H05K2201/09454Inner lands, i.e. lands around via or plated through-hole in internal layer of multilayer PCB
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Ceramic Capacitors (AREA)

Abstract

(57)【要約】 【課題】 積層体の内部において、ビアホール導体とラ
イン導体とが接続されるとき、ライン導体がビアホール
導体の径方向寸法以下の幅方向寸法しか有していない場
合、これらライン導体とビアホール導体との接続不良が
生じやすい。 【解決手段】 ライン導体28を形成するための導電性
ペーストの印刷工程において、ライン導体28の形成と
同時に、ビアホール導体25の径方向寸法dより大きい
径方向寸法Dを有しかつその中央部にビアホール導体2
5を位置させた状態で接続ランド29を形成し、この接
続ランド29を介してライン導体28とビアホール導体
25とを接続するようにする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、積層型セラミッ
ク電子部品およびその製造方法、ならびにこのような積
層型セラミック電子部品を備える電子装置に関するもの
で、特に、積層型セラミック電子部品の内部に形成され
るビアホール導体とライン導体との接続構造の改良に関
するものである。
【0002】
【従来の技術】この発明にとって興味ある積層型セラミ
ック電子部品は、多層セラミック基板とも呼ばれるもの
で、複数のセラミック層をもって構成される積層構造を
有する積層体を備えている。
【0003】この積層体の内部には、コンデンサ、イン
ダクタおよび/または抵抗のような受動素子をもって所
望の回路を構成するように配線導体が設けられる。ま
た、積層体の外部には、半導体ICチップのような能動
素子や、必要に応じて受動素子の一部が搭載される。
【0004】また、上述のように複合化された積層型セ
ラミック電子部品は、適宜の配線基板上に実装され、所
望の電子装置を構成するように用いられる。
【0005】このような積層型セラミック電子部品は、
たとえば、移動体通信端末機器の分野において、LCR
複合化高周波部品として用いられたり、コンピュータの
分野において、半導体ICチップのような能動素子とコ
ンデンサやインダクタや抵抗のような受動素子とを複合
化した部品として、あるいは単なる半導体ICパッケー
ジとして用いられたりしている。
【0006】より具体的には、積層型セラミック電子部
品は、PAモジュール基板、RFダイオードスイッチ、
フィルタ、チップアンテナ、各種パッケージ部品、複合
デバイス等の種々の電子部品を構成するために広く用い
られている。
【0007】前述した積層体の内部に設けられる配線導
体として、たとえば、特定のセラミック層を貫通するよ
うに延びるビアホール導体があり、また、セラミック層
の間の特定の界面に沿って延びるライン導体がある。そ
して、積層体の内部に形成されるライン導体の少なくと
もいくつかは、セラミック層間の界面上でビアホール導
体に接続される。
【0008】図3には、ビアホール導体を形成するため
の方法が示されている。
【0009】図3を参照して、積層体に備えるセラミッ
ク層となるべきセラミックグリーンシート1は、キャリ
アフィルム2によって裏打ちされた状態で取り扱われ
る。セラミックグリーンシート1およびキャリアフィル
ム2には、これらを貫通するように貫通孔3が設けられ
る。そして、キャリアフィルム2によって裏打ちされた
セラミックグリーンシート1は、吸引装置4上に配置さ
れる。
【0010】吸引装置4は、真空チャンバ5を備え、こ
の真空チャンバ5内には、矢印6で示すように、負圧が
与えられる。真空チャンバ5の開口部は、多数の微細な
空気通路(図示せず。)を形成している吸引プレート7
によって閉じられる。
【0011】吸引プレート7の上面には、紙または他の
フィルタ材料によって構成される多孔質シート8が配置
される。多孔質シート8は、少なくともその上面におい
て平滑な面を与えている。この多孔質シート8に接する
ように、セラミックグリーンシート1が配置され、キャ
リアフィルム2は、このセラミックグリーンシート1の
上面側に位置される。
【0012】このような状態において、真空チャンバ5
内に、矢印6で示すように、負圧が与えられたとき、こ
の負圧は、吸引プレート7および多孔質シート8を介し
て、貫通孔3内に及ぼされる。
【0013】この状態において、キャリアフィルム2の
上面側には導電性ペースト9が付与される。この導電性
ペースト9は、キャリアフィルム2の上面に沿うスキー
ジ10の移動に伴って、キャリアフィルム2上で移動さ
れ、この移動の過程において、前述した負圧の作用に基
づいて貫通孔3内に埋め込まれる。このようにして、キ
ャリアフィルム2をマスクとしながらキャリアフィルム
2側から導電性ペースト9を貫通孔3内に充填すること
によって、貫通孔3内にビアホール導体11が形成され
る。
【0014】次に、キャリアフィルム2によって裏打ち
されたセラミックグリーンシート1が多孔質シート8か
ら剥離され、図4に示すように、セラミックグリーンシ
ート1の外側に向く主面上に導電性ペーストを印刷し乾
燥することによって、ライン導体12が形成される。ラ
イン導体12は、ビアホール導体11に接続されてい
る。
【0015】次に、セラミックグリーンシート1からキ
ャリアフィルム2が剥離され、このセラミックグリーン
シート1を含む複数のセラミックグリーンシートが積層
される。このとき、図4に示したライン導体12は、セ
ラミックグリーンシート1とこれに隣接するセラミック
グリーンシートとの間の界面に位置される。
【0016】このようにして得られた生の積層体は、た
とえば50〜100℃の温度下で500〜1500kg
/cm2 の圧力が付与されることによって、プレスされ
た後、焼成されることによって、所望の積層型セラミッ
ク電子部品が得られる。
【0017】上述のように、セラミックグリーンシート
1が積層されるまでの工程を進めるにあたっては、セラ
ミックグリーンシート1がキャリアフィルム2によって
裏打ちされた状態で取り扱われるのは、セラミックグリ
ーンシート1は、強度が極めて低く、軟らかく、もろい
ため、これを単独で取り扱うことが極めて困難であるた
めである。セラミックグリーンシート1をキャリアフィ
ルム2によって裏打ちされた状態で取り扱うことによっ
て、その取り扱いを容易にするとともに、各工程でのセ
ラミックグリーンシート1の位置合わせを容易にし、ま
た、ビアホール導体11およびライン導体12を形成す
るための導電性ペーストの乾燥時に、セラミックグリー
ンシート1の収縮におけるばらつきを生じにくくするこ
とができる。
【0018】また、上述のように、ビアホール導体11
を形成するため、貫通孔3内に導電性ペーストを充填す
るにあたって、キャリアフィルム2をマスクとして使用
しているので、スクリーン印刷によって導電性ペースト
を貫通孔3内に充填する方法と比較して、別にスクリー
ンを用意する必要やスクリーンの位置合わせを行なう必
要がなく、コスト上有利である。
【0019】また、スクリーン印刷による導電性ペース
トの充填の場合には、位置合わせ上の精度の問題から、
貫通孔3の開口部より広い面積をもって導電性ペースト
を付与する必要があるため、貫通孔3の開口部の周辺に
導電性ペーストが張り出した状態で付与されることにな
り、ビアホール導体に関連して、張り出しランドが必ず
形成されることになるが、キャリアフィルム2をマスク
として導電性ペースト9を付与するようにすれば、この
ような張り出しランドのないビアホール導体11の形成
が可能になる。そのため、ビアホール導体11を形成す
るために必要な領域を小さくすることができ、積層型セ
ラミック電子部品の小型化かつ配線の高密度化に寄与で
きる。
【0020】
【発明が解決しようとする課題】上述のような積層型セ
ラミック電子部品の小型化かつ配線の高密度化は、たと
えば、ビアホール導体11においては、その径方向寸法
を、150μm、100μm、さらには75μmへと小
さくし、また、ライン導体12においては、その幅方向
寸法を、100μm、50μm、さらには30μmへと
細くするほどに進もうとしているのが現状である。
【0021】なお、ライン導体12の幅方向寸法は、印
刷技術の向上により、上述のように、たとえば30μm
程度にまで細くすることが容易であるが、ビアホール導
体11の径方向寸法については、これを単に小さくする
ことは可能ではあるが、セラミックグリーンシート1の
積層精度の問題との絡みで、ある程度以上の大きさでな
ければならない。すなわち、セラミックグリーンシート
1の積層工程において不可避的に生じる積層ずれにも関
わらず、積層方向に隣り合うビアホール導体11の適正
な接続を可能とするためには、その径方向寸法は、前述
のように、75μm程度にまでしか小さくすることがで
きない。
【0022】その結果、図5に示すように、ビアホール
導体11とこれに接続されるライン導体12との間の寸
法関係において、ライン導体12の幅方向寸法が、ビア
ホール導体11の径方向寸法以下となることがある。そ
して、特に、このような場合において、図6に示すよう
に、ビアホール導体11とライン導体12との間におい
て断線等が生じ、接続不良となることが多い。この接続
不良は、たとえば、次のことが原因となって引き起こさ
れる。
【0023】ビアホール導体11を形成するために貫通
孔3内に充填される導電性ペースト9の量が、以下のよ
うに、不足したり過多になったりすることがある。
【0024】すなわち、図3に示した工程によって貫通
孔3内に導電性ペースト9が充填された後に、たとえ
ば、多孔質シート8をセラミックグリーンシート1から
剥がすとき、図7に示すように、多孔質シート8側に導
電性ペースト9が付着し、そのため、貫通孔3内の導電
性ペースト9が不足することがある。
【0025】また、図8に示すように、セラミックグリ
ーンシート1からキャリアフィルム2を剥離するとき、
キャリアフィルム2の貫通孔3内に位置していた導電性
ペースト9がセラミックグリーンシート1側に残り、そ
のため、セラミックグリーンシート1の貫通孔3内の導
電性ペースト9が過多になることがある。
【0026】図7に示したような導電性ペースト9の充
填不足が生じた状態で、図9(1)に示すように、複数
のセラミックグリーンシート1を積層し、プレスしたと
き、図9(2)に示すように、セラミックグリーンシー
ト1の流動によって、ライン導体12がゆがんだり折れ
曲がったりすることがある。
【0027】また、図8に示すような導電性ペースト9
の充填過多が生じた状態で、図10(1)に示すよう
に、複数のセラミックグリーンシート1が積層され、プ
レスされた場合にも、図10(2)に示すように、セラ
ミックグリーンシート1の流動によって、ライン導体1
2がゆがんだり折れ曲がったりすることがある。
【0028】図5に示すように、ライン導体12が、ビ
アホール導体11の径方向寸法以下の幅方向寸法を有し
ている場合には、上述のようなライン導体12のゆがみ
や折れ曲がりによって、図6に示すようなビアホール導
体11とライン導体12との間での断線がもたらされや
すい。
【0029】なお、上述のようなビアホール導体11と
ライン導体12との接続不良の問題は、このような接続
部分が生の積層体の内部に位置している場合において特
に生じやすい。ビアホール導体11とライン導体12と
の接続部分が生の積層体の外表面上に位置している場合
には、ビアホール導体11のための導電性ペースト9の
充填不足または充填過多が生じていても、プレス工程に
おいて、金型の平坦な面によって修正されやすく、ライ
ン導体12のゆがみや折れ曲がりには至りにくいからで
ある。
【0030】また、図6に示すようなビアホール導体1
1とライン導体12との接続不良は、次のような場合に
ももたらされることがある。
【0031】すなわち、セラミックグリーンシート1
は、たとえば25〜300μmと薄く、もろいため、そ
の取り扱い中に、このセラミックグリーンシート1のく
ずが生じやすい。このくずが、ライン導体12の印刷の
ためのスクリーンの裏側に張り付くと、この部分では、
ライン導体12の形成のための導電性ペーストが印刷さ
れない。この印刷されない領域が、ビアホール導体11
とライン導体12との接続部分にもたらされてしまう
と、ライン導体12の幅方向寸法が本来的に小さいた
め、接続不良になる確立が高い。
【0032】そこで、この発明の目的は、上述したよう
な問題を解決し得る、積層型セラミック電子部品および
その製造方法、ならびに積層型セラミック電子部品を用
いて構成される電子装置を提供しようとすることであ
る。
【0033】
【課題を解決するための手段】この発明は、積層された
複数のセラミック層をもって構成される積層体を備え、
セラミック層の特定のものに関連して配線導体が設けら
れ、配線導体は、特定のセラミック層を貫通するように
延びるビアホール導体とセラミック層の間の特定の界面
に沿って延びるライン導体とを備え、ライン導体は、ビ
アホール導体の径方向寸法以下の幅方向寸法を有し、か
つ特定の界面上でビアホール導体に接続されている、積
層型セラミック電子部品にまず向けられるものであっ
て、上述した技術的課題を解決するため、ライン導体
は、ビアホール導体の径方向寸法より大きい径方向寸法
を有する接続ランドを有し、かつこの接続ランドの中央
部にビアホール導体を位置させた状態で接続ランドを介
してビアホール導体に接続されていることを特徴として
いる。
【0034】この発明に係る積層型セラミック電子部品
において、ライン導体は、接続ランドを一体に形成して
いることが好ましい。
【0035】また、接続ランドは、ライン導体の端部に
位置されるとき、すなわち、ライン導体の端部において
ビアホール導体との接続を図る必要があるとき、特に顕
著な効果が発揮される。
【0036】また、ビアホール導体の径方向寸法が75
〜150μmであり、ライン導体の幅方向寸法が30〜
100μmであるというように、各々の寸法が小さいと
き、特に顕著な効果を発揮する。このような場合におい
て、接続ランドの径方向寸法は、ビアホール導体の径方
向寸法より100〜200μm大きいことが好ましい。
【0037】この発明は、また、上述のような積層型セ
ラミック電子部品を製造する方法にも向けられる。
【0038】この発明に係る積層型セラミック電子部品
の製造方法は、キャリアフィルムによって裏打ちされた
セラミックグリーンシートを用意する工程と、セラミッ
クグリーンシートおよびキャリアフィルムを貫通するよ
うに貫通孔を設ける工程と、貫通孔内にビアホール導体
を形成するため、キャリアフィルムをマスクとしながら
キャリアフィルム側から導電性ペーストを貫通孔内に充
填する工程と、ビアホール導体に接続されるライン導体
を形成するため、キャリアフィルムによって裏打ちされ
たセラミックグリーンシートの外側に向く主面上に導電
性ペーストを印刷する工程と、キャリアフィルムをセラ
ミックグリーンシートから剥離する工程と、ライン導体
が複数のセラミックグリーンシートの間の界面に位置す
るように複数のセラミックグリーンシートを積層するこ
とによって生の積層体を得る工程と、生の積層体を焼成
する工程とを備え、ライン導体を形成するための導電性
ペーストの印刷工程において、ライン導体の形成と同時
に、ビアホール導体の径方向寸法より大きい径方向寸法
を有しかつその中央部にビアホール導体を位置させた状
態で接続ランドを形成することを特徴としている。
【0039】上述したこの発明に係る積層型セラミック
電子部品の製造方法において、接続ランドは、ビアホー
ル導体の端面上に重なるパターンをもって形成されるこ
とが好ましい。
【0040】この発明は、さらに、上述したような積層
型セラミック電子部品と、この積層型セラミック電子部
品を実装する配線基板とを備える、電子装置にも向けら
れる。
【0041】
【発明の実施の形態】図1および図2は、この発明の一
実施形態による積層型セラミック電子部品21を説明す
るためのものである。ここで、図2は、積層型セラミッ
ク電子部品21を図解的に示す断面図であり、図1は、
図2の円で囲んだ部分Aの線I−Iに沿う拡大断面図で
ある。
【0042】積層型セラミック電子部品21は、積層さ
れた複数のセラミック層22をもって構成される積層体
23を備えている。この積層体23において、セラミッ
ク層22の特定のものに関連して種々の配線導体24が
設けられている。
【0043】上述の配線導体24としては、特定のセラ
ミック層22を貫通するように延びるいくつかのビアホ
ール導体25、セラミック層22の間の特定の界面に沿
って延びるいくつかの内部導体膜26、積層体23の外
表面上に形成されるいくつかの外部導体膜27等があ
る。
【0044】上述した内部導体膜26のいくつかは、ラ
イン導体28を形成するものであって、このライン導体
28として、図1に示すように、ビアホール導体25の
径方向寸法d以下の幅方向寸法wを有するものがある。
【0045】上述のような寸法関係を有するライン導体
28は、ビアホール導体25の径方向寸法dより大きい
径方向寸法Dを有する接続ランド29を有している。そ
して、ライン導体28は、接続ランド29の中央部にビ
アホール導体25を位置させた状態で、接続ランド29
を介してビアホール導体25に接続されている。
【0046】積層型セラミック電子部品21が小型化さ
れかつ配線の高密度化が図られたとき、ビアホール導体
25の径方向寸法dは75〜150μm程度にまで小さ
くされ、また、ライン導体28の幅方向寸法wは30〜
100μm程度にまで細くされる。
【0047】このような場合において、接続ランド29
の径方向寸法Dは、積層体23となる生の積層体を得る
ための複数のセラミックグリーンシートの積層工程にお
ける位置ずれ等を考慮して、ビアホール導体25の片側
において50〜100μm程度張り出すように、すなわ
ち、ビアホール導体25の径方向寸法dより100〜2
00μm程度大きくされることが好ましい。
【0048】積層型セラミック電子部品21を製造する
にあたっては、基本的に、図3および図4を参照しなが
ら説明した従来の方法と実質的に同じ方法を採用するこ
とができる。
【0049】すなわち、キャリアフィルムによって裏打
ちされたセラミックグリーンシートが用意され、これら
セラミックグリーンシートおよびキャリアフィルムを貫
通するように貫通孔が設けられ、次いで、貫通孔内にビ
アホール導体25を形成するため、キャリアフィルムを
マスクとしながらキャリアフィルム側から導電性ペース
トを貫通孔内に充填することが行なわれる。
【0050】次いで、ビアホール導体25に接続される
ライン導体28を形成するため、キャリアフィルムによ
って裏打ちされたセラミックグリーンシートの外側に向
く主面上に導電性ペーストを印刷する工程が実施され
る。この印刷工程において、ライン導体28の形成と同
時に、ビアホール導体25の径方向寸法dより大きい径
方向寸法Dを有しかつその中央部にビアホール導体25
を位置させた状態で接続ランド29が形成される。この
場合、接続ランド29は、ビアホール導体25の端面を
除く領域にのみ、たとえばリング状に形成されてもよい
が、好ましくは、ビアホール導体25の端面上に重なる
パターンをもって形成される。
【0051】上述したビアホール導体25およびライン
導体28等を含む配線導体24を形成するために用いら
れる導電性ペーストとしては、Ag、Ag−Pd、Ag
−Pt、Cu、CuOおよびNiのいずれの導電成分を
含むものを用いてもよい。
【0052】次いで、キャリアフィルムがセラミックグ
リーンシートから剥離され、上述したライン導体28が
複数のセラミックグリーンシートの間の界面に位置する
ように複数のセラミックグリーンシートを積層すること
によって生の積層体が得られ、この生の積層体が、プレ
スされた後、焼成されることによって、図2に示すよう
な積層型セラミック電子部品21を得ることができる。
【0053】このような積層型セラミック電子部品21
は、たとえば、図2において想像線で示すように、配線
基板30上に実装され、所望の電子装置を構成するよう
に用いられる。
【0054】以上、この発明を図示した実施形態に関連
して説明したが、この発明の範囲内において、その他、
種々の実施形態が可能である。
【0055】たとえば、ビアホール導体25および接続
ランド29は、それぞれ、図1では、円形のものとして
図示されたが、これらの少なくとも一方は、円形以外の
形状であってもよい。
【0056】また、図1に示した実施形態では、接続ラ
ンド29は、ライン導体28の端部に位置されたが、ラ
イン導体の端部以外の中間部においてビアホール導体と
接続される場合には、このようなライン導体の中間部に
接続ランドを形成するようにすればよい。
【0057】
【発明の効果】以上のように、この発明によれば、積層
された複数のセラミック層をもって構成される積層体の
内部に形成されるライン導体、すなわち、セラミック層
の間の特定の界面に沿って延びるライン導体が、この特
定の界面上でビアホール導体に接続されるにあたって、
ライン導体には、ビアホール導体の径方向寸法より大き
い径方向寸法を有する接続ランドが形成され、この接続
ランドの中央部にビアホール導体を位置させた状態で接
続ランドを介してライン導体がビアホール導体に接続さ
れているので、ライン導体がビアホール導体の径方向寸
法以下の幅方向寸法しか有していない場合であっても、
ライン導体とビアホール導体との接続の信頼性を高める
ことができる。
【0058】この発明において、接続ランドがライン導
体と一体に形成されると、ライン導体を形成するための
工程において、接続ランドを同時に形成することができ
るので、接続ランドの形成のために特別な工程が加えら
れる必要がなく、生産性の低下を招かないばかりでな
く、接続ランドとライン導体との位置合わせを高精度か
つ容易に行なうことができる。
【0059】また、ライン導体が、その端部において、
ビアホール導体に接続される場合には、ライン導体の中
間部において接続される場合に比べて、接続不良が生じ
やすいため、上述した接続ランドが、ライン導体の端部
に位置されるとき、特に顕著な効果が発揮される。
【0060】また、上述のように、ビアホール導体とラ
イン導体との接続の信頼性が向上されるので、ビアホー
ル導体の径方向寸法を75〜150μmとしたり、ライ
ン導体の幅方向寸法を30〜100μmとしたりして、
積層型セラミック電子部品の小型化かつ配線の高密度化
を有利に進めることができる。
【0061】そして、このような小型化かつ高密度化が
図られたとき、接続ランドの径方向寸法を、ビアホール
導体の径方向寸法より100〜200μm程度大きく設
定するようにすれば、積層体を得るためのセラミックグ
リーンシートの積層ずれにも関わらず、接続の信頼性を
確保することができる。
【0062】この発明に係る積層型セラミック電子部品
の製造方法によれば、ビアホール導体に接続されるライ
ン導体が複数のセラミックグリーンシートの間の界面に
位置するように複数のセラミックグリーンシートを積層
することによって生の積層体を得る工程の前に、ライン
導体の形成と同時に、ビアホール導体の径方向寸法より
大きい径方向寸法を有しかつその中央部にビアホール導
体を位置させた状態で接続ランドを形成するようにして
いるので、生の積層体を得た段階でビアホール導体とラ
イン導体との間で確実な接続を達成することができる。
【0063】したがって、生の積層体を得た後の段階で
は、ライン導体とビアホール導体との接続の信頼性を高
めるための修正が全く不可能であるので、上述したよう
に生の積層体を得た段階において、ビアホール導体とラ
イン導体との確実な接続を達成しておくことには、大き
な意義がある。
【0064】この発明に係る積層型セラミック電子部品
の製造方法において、接続ランドが、ビアホール導体の
端面上に重なるパターンをもって形成されると、接続ラ
ンドとビアホール導体との接続をより確実なものとする
ことができる。
【0065】また、上述したような優れた効果を有する
積層型セラミック電子部品をもって電子装置を構成すれ
ば、電子装置の小型化かつ多機能化を図った場合におい
ても、電子装置の信頼性を高めることができる。
【図面の簡単な説明】
【図1】この発明の一実施形態による積層型セラミック
電子部品21の主要部を示す、図2の円で囲んだ部分A
の線I−Iに沿う拡大断面図である。
【図2】図1に示した積層型セラミック電子部品21の
全体の構成を図解的に示す断面図である。
【図3】この発明にとって興味ある従来技術を説明する
ためのもので、ビアホール導体11を形成する工程を図
解的に示す断面図である。
【図4】図3に示したセラミックグリーンシート1上に
ライン導体12を形成した状態を図解的に示す断面図で
ある。
【図5】図4に示したビアホール導体11とライン導体
12とを示す平面図である。
【図6】図5に相当する図であって、ビアホール導体1
1とライン導体12との間で接続不良が生じた状態を示
す平面図である。
【図7】セラミックグリーンシート1の貫通孔3内での
導電性ペースト9の充填不足が生じた状態を図解的に示
す断面図である。
【図8】セラミックグリーンシート1の貫通孔3内での
導電性ペースト9の充填過多が生じた状態を図解的に示
す断面図である。
【図9】図7に示した導電性ペースト9の充填不足が生
じた場合における複数のセラミックグリーンシート1を
積層する工程およびプレス後の状態を順次示す断面図で
ある。
【図10】図8に示したビアホール導体11の充填過多
の状態が生じた場合における複数のセラミックグリーン
シート1を積層する工程およびプレス後の状態を順次示
す断面図である。
【符号の説明】
1 セラミックグリーンシート 2 キャリアフィルム 3 貫通孔 9 導電性ペースト 11,25 ビアホール導体 12,28 ライン導体 21 積層型セラミック電子部品 22 セラミック層 23 積層体 24 配線導体 29 接続ランド 30 配線導体 d ビアホール導体の径方向寸法 w ライン導体の幅方向寸法 D 接続ランドの径方向寸法

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 積層された複数のセラミック層をもって
    構成される積層体を備え、前記セラミック層の特定のも
    のに関連して配線導体が設けられ、前記配線導体は、特
    定の前記セラミック層を貫通するように延びるビアホー
    ル導体と前記セラミック層の間の特定の界面に沿って延
    びるライン導体とを備え、前記ライン導体は、前記ビア
    ホール導体の径方向寸法以下の幅方向寸法を有し、かつ
    前記特定の界面上で前記ビアホール導体に接続されてい
    る、積層型セラミック電子部品であって、 前記ライン導体は、前記ビアホール導体の径方向寸法よ
    り大きい径方向寸法を有する接続ランドを有し、かつ前
    記接続ランドの中央部に前記ビアホール導体を位置させ
    た状態で前記接続ランドを介して前記ビアホール導体に
    接続されている、積層型セラミック電子部品。
  2. 【請求項2】 前記ライン導体は、前記接続ランドを一
    体に形成している、請求項1に記載の積層型セラミック
    電子部品。
  3. 【請求項3】 前記接続ランドは、前記ライン導体の端
    部に位置される、請求項1または2に記載の積層型セラ
    ミック電子部品。
  4. 【請求項4】 前記ビアホール導体の径方向寸法は75
    〜150μmであり、前記ライン導体の幅方向寸法は3
    0〜100μmである、請求項1ないし3のいずれかに
    記載の積層型セラミック電子部品。
  5. 【請求項5】 前記接続ランドの径方向寸法は、前記ビ
    アホール導体の径方向寸法より100〜200μm大き
    い、請求項4に記載の積層型セラミック電子部品。
  6. 【請求項6】 キャリアフィルムによって裏打ちされた
    セラミックグリーンシートを用意する工程と、 前記セラミックグリーンシートおよび前記キャリアフィ
    ルムを貫通するように貫通孔を設ける工程と、 前記貫通孔内にビアホール導体を形成するため、前記キ
    ャリアフィルムをマスクとしながら前記キャリアフィル
    ム側から導電性ペーストを前記貫通孔内に充填する工程
    と、 前記ビアホール導体に接続されるライン導体を形成する
    ため、前記キャリアフィルムによって裏打ちされた前記
    セラミックグリーンシートの外側に向く主面上に導電性
    ペーストを印刷する工程と、 前記キャリアフィルムを前記セラミックグリーンシート
    から剥離する工程と、 前記ライン導体が複数の前記セラミックグリーンシート
    の間の界面に位置するように複数の前記セラミックグリ
    ーンシートを積層することによって生の積層体を得る工
    程と、 前記生の積層体を焼成する工程とを備え、 前記ライン導体を形成するための前記導電性ペーストの
    印刷工程において、前記ライン導体の形成と同時に、前
    記ビアホール導体の径方向寸法より大きい径方向寸法を
    有しかつその中央部に前記ビアホール導体を位置させた
    状態で接続ランドを形成する、積層型セラミック電子部
    品の製造方法。
  7. 【請求項7】 前記接続ランドは、前記ビアホール導体
    の端面上に重なるパターンをもって形成される、請求項
    6に記載の積層型セラミック電子部品の製造方法。
  8. 【請求項8】 請求項1ないし5のいずれかに記載の積
    層型セラミック電子部品と、前記積層型セラミック電子
    部品を実装する配線基板とを備える、電子装置。
JP2000090465A 2000-03-29 2000-03-29 積層型セラミック電子部品およびその製造方法ならびに電子装置 Abandoned JP2001284811A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000090465A JP2001284811A (ja) 2000-03-29 2000-03-29 積層型セラミック電子部品およびその製造方法ならびに電子装置
US09/788,694 US20010026435A1 (en) 2000-03-29 2001-02-20 Monolithic ceramic electronic component, method for manufacturing same, and electronic device including same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000090465A JP2001284811A (ja) 2000-03-29 2000-03-29 積層型セラミック電子部品およびその製造方法ならびに電子装置

Publications (1)

Publication Number Publication Date
JP2001284811A true JP2001284811A (ja) 2001-10-12

Family

ID=18606069

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000090465A Abandoned JP2001284811A (ja) 2000-03-29 2000-03-29 積層型セラミック電子部品およびその製造方法ならびに電子装置

Country Status (2)

Country Link
US (1) US20010026435A1 (ja)
JP (1) JP2001284811A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7652213B2 (en) 2004-04-06 2010-01-26 Murata Manufacturing Co., Ltd. Internal conductor connection structure and multilayer substrate

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
US6673698B1 (en) * 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
WO2006067929A1 (ja) * 2004-12-20 2006-06-29 Murata Manufacturing Co., Ltd. 積層セラミック電子部品およびその製造方法
WO2007007451A1 (ja) * 2005-07-12 2007-01-18 Murata Manufacturing Co., Ltd. 多層配線基板及びその製造方法
KR101046006B1 (ko) * 2008-10-23 2011-07-01 삼성전기주식회사 무수축 다층 세라믹 기판의 제조방법
KR101218985B1 (ko) * 2011-05-31 2013-01-04 삼성전기주식회사 칩형 코일 부품
WO2015048808A1 (en) * 2013-09-30 2015-04-02 Wolf Joseph Ambrose Silver thick film paste hermetically sealed by surface thin film multilayer

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5591034A (en) * 1994-02-14 1997-01-07 W. L. Gore & Associates, Inc. Thermally conductive adhesive interface

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7652213B2 (en) 2004-04-06 2010-01-26 Murata Manufacturing Co., Ltd. Internal conductor connection structure and multilayer substrate

Also Published As

Publication number Publication date
US20010026435A1 (en) 2001-10-04

Similar Documents

Publication Publication Date Title
JP3531573B2 (ja) 積層型セラミック電子部品およびその製造方法ならびに電子装置
JP2001284811A (ja) 積層型セラミック電子部品およびその製造方法ならびに電子装置
US6861588B2 (en) Laminated ceramic electronic component and method of producing the same
KR100447032B1 (ko) 표면이 평탄한 저항 내장형 저온 동시소성 다층 세라믹기판 및 그 제조방법
US6974916B2 (en) Laminated ceramic electronic component having via-hole conductors with different sectional sizes
JP3646587B2 (ja) 多層セラミック基板およびその製造方法
JP2004247334A (ja) 積層型セラミック電子部品およびその製造方法ならびにセラミックグリーンシート積層構造物
JP4370663B2 (ja) 積層型セラミック電子部品およびその製造方法ならびに電子装置
JP2002271038A (ja) 複合多層基板およびその製造方法ならびに電子部品
JP4429130B2 (ja) セラミック電子部品の製造方法
JP2001160681A (ja) 多層セラミック基板およびその製造方法
JP2002368426A (ja) 積層型セラミック電子部品およびその製造方法ならびに電子装置
JP2002270989A (ja) セラミック電子部品およびその製造方法
JP2009147160A (ja) 多層セラミック基板の製造方法及び多層セラミック基板、これを用いた電子部品
KR100764389B1 (ko) 캐패시터 내장형 세라믹 기판 제조방법
JP3104680B2 (ja) 半導体装置の封止用キャップ及びその製造方法
JPH03190298A (ja) 多層印刷配線基板
JPH11340628A (ja) セラミック回路基板の製造方法
JPS63288094A (ja) セラミック多層基板及びその製造方法
JP2001160683A (ja) 多層セラミック基板およびその製造方法
JP2005175504A (ja) 積層型セラミック電子部品およびその製造方法ならびに電子装置
US20080099125A1 (en) Pressure loader for firing laminated ceramic substrate and method of manufacturing the laminated ceramic substrate using the same
KR101088062B1 (ko) 범프를 구비한 스택형 인쇄회로기판 및 제조방법
JPH06124848A (ja) 積層セラミックコンデンサの製造方法
JP2001267467A (ja) 多層セラミック基板およびその製造方法ならびに電子装置

Legal Events

Date Code Title Description
A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20040311