CN106257661B - 芯片封装载板、芯片和电路板 - Google Patents

Abstract

本发明公开了一种芯片封装载板、芯片和PCB板，涉及微电子领域，在载板表面安装电容进行滤波，降低载板电磁辐射干扰，改善系统信号完整性，并解决了路径ESL效应隔离滤波电容导致滤波效果不佳的问题，有效利用了封装内3D空间，简化了产品单板上的电路设计。本发明提供的芯片封装载板，包括：顶层：用于布设电源网络并与电容的电源引脚连通或者用于布设地线并与电容的地引脚连通，电容布置于顶层上；设置于顶层之下的第二布线层：顶层用于布设电源网络时，第二布线层用于布设地线并与电容的地引脚连通；顶层用于布设地线时，第二布线层用于布设电源网络并与电容的电源引脚连通；设置于第二布线层之下的第三布线层：用于布设IO引线。

Description

芯片封装载板、芯片和电路板

技术领域

本发明涉及微电子领域，尤其涉及一种芯片封装载板、芯片和电路板。

背景技术

电子系统通常是指由电子元器件或部件组成，能够产生、传输、采集或处理电信号及信息的客观实体。随着信息化和智能化的深入发展，电子系统越来越广泛地应用到手机、电脑以及汽车电子、工业控制等方面。

电子系统设计时一般考虑DIE(封装前的单个单元的裸片，简称裸片)、载板、封装、产品单板四个部分，其中尤其要综合考虑DIE、芯片封装载板、产品单板的分工。例如，在传统的设计分工中，产品单板的分立器件滤波电容工作频段一般在100MHz以下，究其原因在于产品单板互连通道的环路电感对更高频段的电容起到了类似隔离的效果，我们称为等效电感(Equivalent Series Inductance，ESL)效应；而DIE的金属层是有限的，DIE部分所能设计的电容总量有其上限，当动态电流的需求超过现有DIE的负载能力后，设计人员开始在载板上考虑额外的滤波方案，即在载板上设计滤波电容。

电容在载板上一般有埋入式和平面安装两种引入方式，其中埋入式设计由于涉及到无源器件埋入技术比较复杂，生产加工流程长，良率低，成本高，同时增加了载板的厚度，因此一般不会采用。但平面安装方式目前存在布线路径问题，如图1所示，现有DIE 10的外围引脚一般布置高速IO(Input/output，输入输出)线11，在内圈布置电源地引脚12，这样可以增加出线密度，同时方便表层出线，但发明人发现这样的设计有两个问题，其一，高速IO线籍由载板20表层走线连出，走了很长的表层线，会造成比较严重的电磁辐射干扰(Electro Magnetic Interference，EMI)问题、信号完整性(Signal integrity，SI)问题，即使通过封装屏蔽罩可以部分解决对外部的EMI问题，但封装内各信号之间的EMI、SI问题依然没办法解决。其二，电源/地引脚分布在内圈，籍由内圈大孔连到内层，再连到底部焊盘(PAD)，这样电源/地与载板表面安装的滤波器件连接方式只能通过内层连通，这样不仅增加了载板内层布线层数，同时由于内层要避开很多大孔，所剩的连通路径也比较有限，而且这种连接方式产生的路径ESL效应，隔离了滤波电容的滤波作用，无法提供足够的动态电流。

发明内容

本发明实施例提供一种芯片封装载板、芯片和电路板，实现了在载板表面安装电容进行滤波，降低了环路电感，改进了滤波效果，同时还可降低载板电磁辐射干扰，改善系统信号完整性，改善路径ESL效应隔离滤波电容导致滤波效果不佳，有效利用了封装内3D空间，简化了产品单板上的电路设计。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明第一方面提供一种芯片封装载板，包括：

芯片封装载板的顶层：所述顶层用于布设电源网络并与电容的电源引脚连通或者用于布设地线并与电容的地引脚连通，所述电容布置于所述顶层上；

设置于所述顶层之下的第二布线层：所述顶层用于布设电源网络时，所述第二布线层用于布设地线并与所述电容的地引脚连通；所述顶层用于布设地线时，所述第二布线层用于布设电源网络并与所述电容的电源引脚连通；

设置于所述第二布线层之下的第三布线层：所述第三布线层用于布设与裸片的IO端口相连的IO引线。

在本发明的第一种可能的实现方式中，所述顶层用于布设地线并与所述电容的地引脚连通；所述第二布线层用于布设电源网络并与所述电容的电源引脚连通。

结合本发明的第一种可能的实现方式，在本发明的第二种可能的实现方式中，所述电容的电源引脚通过第一过孔与所述第二布线层的电源网络相连；所述第一过孔的孔径小于等于20um。

结合本发明的第二种可能的实现方式，在本发明的第三种可能的实现方式中，所述第一过孔采用激光钻微盲孔技术加工而成。

结合本发明的第一方面和上述可能的实现方式，在本发明的第四种可能的实现方式中，所述裸片的IO端口通过第二过孔与所述第三布线层的IO引线相连，所述第二过孔的孔径小于等于20um。

结合本发明的第四种可能的实现方式，在本发明的第五种可能的实现方式中，所述第二过孔为采用激光钻微盲孔技术加工而成的二阶叠孔。

结合本发明的第五种可能的实现方式，在本发明的第六种可能的实现方式中，所述顶层在所述第一过孔及所述第二过孔的对应位置均设置有绑定焊盘，所述第一过孔及所述第二过孔在所述顶层的投影均不超出对应的绑定焊盘的覆盖范围。

结合本发明的第一方面，在第七种可能的实现方式中，所述电容包括滤波电容，且所述滤波电容的个数如下标准进行了优化：任一电源引脚的端口环路阻抗斜率不再随芯片封装载板表面安装的滤波电容个数的增加而减少，或者环路阻抗斜率在工作带宽范围内满足设计要求，此时所述芯片封装载板上滤波电容的个数为最佳，如果此时滤波电容的电容总量仍然不满足设计要求，还需要增加滤波电容的个数，则将增加的滤波电容安装于PCB板上。

结合本发明的第一方面或第一至第三，或者第七种任意可能的实现方式，在第八种可能的实现方式中，所述顶层还布置有其它非电容器件。

结合本发明的第八种可能的实现方式，在本发明的第九种可能的实现方式中，所述其它非电容器件为不需要在PCB板上互联的器件。

本发明第二方面还提供一种芯片，采用了本发明上述任一项所述的芯片封装载板。

本发明第三方面还提供一种电路板，包括PCB板和设置于所述PCB板上的芯片，所述芯片采用了本发明上述任一项所述的芯片封装载板。

本发明实施例提供的芯片封装载板、芯片和电路板，通过下述方式对载板叠层进行优化并将电容安装在芯片封装载板的表面上：载板顶层布设电源网络并与电容的电源引脚连通，顶层之下的第二布线层布设地线并与电容的地引脚连通(或者，顶层布设地线并与电容的地引脚连通，第二布线层布设电源网络并与电容的电源引脚连通)；与裸片的IO端口相连的IO引线布设在第二布线层之下的第三布线层。本发明提供的上述技术方案可以实现如下效果：

1、本发明将电容布置于芯片封装载板的表面，可以解决芯片电源引脚高动态负载电流问题，而且还可以有效利用封装内3D空间。同时，因产品单板上的高频滤波电容可以转移到芯片封装载板上安装，从而减少了产品单板上高频滤波电容的个数，进而减少了产品单板的布局面积，简化了电源通道从芯片封装载板到产品单板布线路径的ESL限制要求；

2、本发明单独设置两层分别用于布设电源网络及地线，扩大了电源通道及地通道的宽度，降低了环路电感，改善了滤波效果；

3、本发明顶层及第二布线层之下的第三布线层布设IO引线，即本发明把IO信号内埋，降低EMI干扰并改善了信号SI性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有芯片封装载板表层的布线示意图；

图2为本发明实施例提供的芯片封装载板各布线层的位置关系示意图；

图3为本发明实施例2提供的载板顶层电源出线方式及表面安装电容的布局示意图；

图4为本发明实施例中第二过孔的剖面结构示意图；

图5为本发明实施例3中提供的芯片封装载板设置有滤波电容和其它非电容器件时的布局示意图；

图6(a)为本发明实施例3中提供的样品一芯片封装载板加PCB板且PCB板上安装有6颗滤波电容的电路示意图；

图6(b)为本发明实施例3中提供的样品二芯片封装载板上安装2颗滤波电容的电路示意图；

图7为图6(a)和图6(b)所示两种滤波方式中相同DIE侧电源观测引脚的端口环路阻抗的对比示意图；

图8为图7在低频频段的局部放大示意图。

附图标记

10-裸片，11-IO线，12-电源引脚，20-芯片封装载板，

201-顶层，202-第二布线层，203-第三布线层，

21-第二过孔，21a-绑定焊盘，22-电容布设区域，

22a-电容的一个引脚，23-非电容器件布设区域，30-PCB板，

24-滤波电容，25-电阻。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。

本发明实施例提供一种芯片封装载板，如图2所示，该芯片封装载板20包括：芯片封装载板的顶层201，顶层201用于布设电源网络并与电容的电源引脚连通或者用于布设地线并与电容的地引脚连通，所述电容布置于顶层201上；设置于顶层201之下的第二布线层202，顶层201用于布设电源网络时，第二布线层202用于布设地线并与电容的地引脚连通，顶层201用于布设地线时，第二布线层202用于布设电源网络并与电容的电源引脚连通；设置于第二布线层202之下的第三布线层203，第三布线层203用于布设与裸片10的IO端口相连的IO引线

裸片(DIE)是在加工厂生产出来的芯片，即是晶圆经过切割测试后没有经过封装的芯片，这种裸片上只有用于封装的压焊点(pad)，是不能直接应用于实际电路当中的。然而裸片极易受外部环境的温度、杂质和物理作用力的影响，很容易遭到破坏，所以必须封入一个密闭空间内，引出相应的引脚，才能作为一个基本的元器件使用。裸片通常安装在一芯片封装载板上，通过绑定(bonding)将裸片内部电路用金线与封装管脚连接，绑定后用黑色胶体将裸片封装，以形成芯片封装体(Chip package)。

本实施例即提供一种对裸片进行封装时使用的载板(通常称为芯片封装载板，本申请文件中为简便起见本文中也简称载板)，该载板在顶层201采用表面安装方式设置有电容，为此该载板在顶层201布设电源网络并与电容的电源引脚连通，顶层201之下的第二布线层202布设地线并与电容的地引脚连通，第二布线层202之下的第三布线层203布设与裸片的IO端口相连的IO引线。当然，也可以将顶层201改为布设地线并与电容的地引脚连通，第二布线层202布设电源网络并与电容的电源引脚连通。

如此，顶层201、第二布线层202分别用于布设电源网络及地线，扩大了电源通道及地通道的宽度，降低了环路电感，改善滤波效果；顶层201及第二布线层202之下的第三布线层203布设将IO引线，从而将把IO信号内埋，顶层201及第二布线层202对第三布线层203及层内的IO引线起到EMI屏蔽效果，降低了EMI干扰和改善了信号SI性能。

需要说明的是，本实施例只对芯片封装载板顶层201、第二布线层202、第三布线层203的相对位置作了限制，本领域技术人员可以理解的是，实际上述任意两层之间还设置有绝缘层，或者任意两层之间还设置其它布线层，本实施例对此不做限定。

本发明提供的芯片封装载板，其表面可布置电容，不仅解决了芯片电源引脚高动态负载电流问题，而且还可以有效利用封装内3D空间。具体实施时，可将产品单板上的高频滤波电容转移到芯片封装载板上安装，从而减少产品单板上高频电容的个数，进而减少产品单板的布局面积，简化电源通道从芯片封装载板到产品单板布线路径的ESL限制要求。

为了本领域技术人员更好的理解本发明实施例提供的芯片封装载板，下面通过具体的实施例进行详细说明。

实施例1：

本实施例提供的芯片封装载板，在封装载板表面安装有滤波电容，具体而言，本实施例不需要改变现有裸片表层(DIE TOP层)和封装底层引脚排布，与图1与所示现有载板相比，本实施例提供的方案相当于于在现有芯片封装载板表面上增加两层布线层，即顶层201和第二布线层202，其中的顶层201用于布置电容以及电源网络，并且该电源网络充分连通到该电容的电源引脚；其中的第二布线层202用于布设地线，并且该电容的地引脚籍由第一过孔与第二布线层202布设的地线相连通，第一过孔在顶层的投影面积不超出对应的表面焊盘的大小，第一过孔优选采用激光钻微盲孔技术加工而成。原来布设IO引线的TOP层变为第三布线层203，原来外圈的高速IO端口通过在原绑定焊盘处的第二过孔直接连到第三布线层203的IO引线，第三布线层203的布线与底面的绑定焊盘连通的方式可与现有方案相同。

优选地，上述第一过孔、第二过孔的孔径均小于等于20um，具体实施时可利用载板激光盲孔技术的小尺寸加工能力形成，采用小于等于20um的过孔，可扩大上述表面安装滤波方案中电源/地通道的宽度，降低环路电感，改善滤波效果。

详细情况以第二过孔21为例进行说明，参照图4所示，上述第二过孔21的对应位置也设置有绑定焊盘21a，第二过孔21的最小孔径d应不超出该绑定焊盘21a的最小直径D(即d≤D)，即第二过孔21在顶层的投影也不超出对应的绑定焊盘21a的覆盖范围。具体实施时，上述第二过孔可以设置为二阶叠孔(图4即示出为二阶叠孔的剖面图)，采用激光钻微盲孔技术加工，以充分利用载板激光盲孔技术的小尺寸加工能力，从而尽量扩大表面安装滤波方案中电源/地通道的宽度，降低环路电感，改善滤波效果。

其中，上述二阶叠孔剖面图如图4所示。其中d为二阶叠孔的过孔直径，D为过孔处绑定焊盘的最小直径，第二过孔焊盘面积在加工公差范围内不能超过表层绑定焊盘的最小直径(第一过孔存在相同要求)，加工公差一般为目标尺寸的10％。D与d根据载板过孔加工能力有一个量化关系，一般定义为：D＝d+2A,A的取值范围依据现有的工艺加工能力，一般取值为10～40um。其中d为钻孔直径，按现有工艺水平取值为d≤20um。d优先选取现有工艺加工能力所能达到的最小值时，A也取现有工艺加工能力所能达到的最小值，以充分利用工艺窗口能力。

本实施例中提供的芯片封装载板，可以增加载板滤波电容安装数量，充分利用芯片封装内的3D空间；本实施例还充分利用了载板激光盲孔技术的小尺寸加工能力，扩大了表面安装滤波方案中电源/地通道的宽度，降低环路电感，改善滤波效果；其次，本实施例还充分利用载板激光盲孔技术的小尺寸加工能力，把高速IO信号内埋，新增加的顶层和第二布线层同时对第三布线层(或以下层)内的高速IO走线形成EMI屏蔽效果(对DIE内各信号之间的EMI、SI问题也有一定的改善效果)，降低EMI干扰和改善信号SI性能；另外，因在芯片封装载板内完成连接的管脚即可以取消对应的球栅阵列封装(Ball Grid Array Package，BGA封装)焊球布置，所以本实施例还可以减少BGA封装尺寸；另外，在芯片封装载板内完成连接的管脚可以取消对应的球栅阵列封装焊球布置，从而可以腾出设计空间以增加原封装尺寸中地层的管脚个数，增加地连通性，并且改善信号完整性；载板上可以安装电容，因此采用了本实施例载板的电子系统，可以将产品单板上的高频滤波电容转移到芯片封装载板上安装，因此可减少产品单板上高频电容的个数，进而减少产品单板的布局面积，简化电源通道从芯片封装载板到产品单板布线路径的ESL限制要求。

实施例2：

本发明实施例还提供另一种芯片封装载板，与实施例1的不同之处在于，本实施例载板的顶层201用于布设地线并与电容的地引脚直接连通，第二布线层202用于布设电源网络并通过第一过孔与电容的电源引脚连通，第一过孔及第二过孔在顶层的投影面积均不超出对应的表面焊盘的大小，优选采用激光钻微盲孔技术加工而成。

具体而言，图3所示为符合本实施例的一种载板顶层电源出线方式及表面安装电容的布局示意图：载板的顶层201用于布设电容和地线，图3中电容设置于载板的顶层上，且位于DIE 10安装位置的下方及左侧区域为电容布设区域22，22a为电容的一个引脚，其中在电容的电源引脚处布设有第一过孔，该电源引脚藉由第一过孔连接至第二布线层202的电源网络。DIE 10上的高速IO端口通过在绑定焊盘处的第二过孔21a直接连到第三布线层203的IO引线。

本实施例第三布线层203布设IO引线，第三布线层203之上的第二布线层202用于布设电源网络，用于布设地线的顶层201设置于最上，这样的叠层排布屏蔽效果更佳，更有利于进一降低芯片封装的对外辐射水平。除此之外，实施例2所述方案的及其实施效果与实施例1大致相同，在此不再赘述。

实施例3:

本发明实施例提供另一种芯片封装载板，该方案中芯片封装载板的各布线层的层叠采取实施例1或者实施例2所示方式。与实施例1、2的不同之处在于，本实施例提供的芯片封装载板顶层设置的电容为滤波电容，并且滤波电容的个数进行了优化设置，标准是：如果任一电源引脚的端口环路阻抗斜率不随芯片封装载板表面安装的滤波电容个数的增加而减少，或者环路阻抗斜率在工作带宽范围内满足设计要求，那么此时滤波电容的个数为最佳，不再增加，如果此时按设计要求还需要增加滤波电容的个数，则将再增加的滤波电容安装于PCB板(Printed Circuit Board，印制电路板)上。当然，具体实施时如果按设计要求所需要的滤波电容的个数小于或等于上述最佳值，则可以将上述全部电容都安装在芯片封装载板上。

此外，本实施例所述顶层上还布置有其它非电容器件。进一步优选地，本实施例顶层布置的其它非电容器件为不需要在PCB板上互联的器件。这样，这些器件置于芯片封装载板上后，只需在芯片封装载板上进行连通，而无须连接到PCB板上，就可以取消该网络在BGA封装上的引脚排布，进而减少BGA封装引脚数目，从而减少BGA封装大小。

例如，可以通过仿真实验数据进行优化，如果任一电源引脚的端口环路阻抗斜率不随芯片封装载板表面安装的滤波电容个数的增加而减少，这时候再增加滤波电容个数应该就是仅对总滤波电容容量的贡献，而不会进一步减小环路电感，也就是说，此时我们已经充分利用芯片封装载板的表面安装电容进行高频滤波，提供动态电流，这时再将需要增加的电容容量安排到芯片封装载板表层对减小环路电感并无贡献，因此这时可以将增加的电容容量安排到产品单板PCB部分。

这样，如果芯片封装载板表面仍然有剩余的安装空间，这部分空间可以用于安装部分原来放置在产品PCB板上的其它非电容器件，优选一次连通就完成网络连接关系的器件(即优选不需要在PCB板上互联的器件)，这样就可以取消该网络在BGA封装上的引脚排布，进而减少BGA封装引脚数目，从而减少BGA封装大小。

例如，如图5所示，以某采用堆叠式封装层叠(Package On Package，POP)器件为例，可以把POP安装的存储类器件的滤波电容、精密分压电阻、参考基准电容等安装到芯片封装载板上，而这部分引脚在封装上的引脚排布都可以取消了。

为了进一步说明载板滤波方案(芯片封装载板安装滤波电容)的优势，下面通过具体的模拟实验进行说明：

模拟实验过程：按图6(a)所示电路图搭建样品一，样品一采用PCB滤波方案，具体包括裸片10、芯片封装载板、通过封装载板与裸片10相连的PCB板，样品一中的芯片封装载板采用现有方案(例如图1所示芯片封装载板)，且样品一在PCB板上设置有6个滤波电容24，然后对芯片封装载板上各电源引脚进行端口环路阻抗观测，具体结果如图7、图8中的曲线组A；同时，按图6(b)所示电路图搭建样品二，不同之处是样品二使用了本发明实施例1提供的芯片封装载板，即样品二采用载板滤波方案，该载板上设置有与样品一PCB板上相同的两个滤波电容24，并取消与PCB板的级连接关系，在芯片封装载板上DIE侧相同的各电源引脚进行端口环路阻抗观测，具体结果如图7、图8中的曲线组B。其中，图6(a)和图6(b)中的25为电阻。

观测对比结果如图7和图8所示，如图可见，虽然样品一采用的PCB滤波方案中电容个数是样品二滤波电容个数的三倍，但样品一测得的阻抗线(曲线组A)仍然位于样品二的阻抗线(曲线组B)的上方，即样品一阻抗远远高于样品二的阻抗，这个对比图示充分说明了芯片封装载板滤波的高效和高性能；另一方面。这也说明了芯片封装载板滤波可以节省滤波电容，从而大大减少对PCB板滤波空间的需求。另外，需要注意的是，上面的论述主要是针对25MHZ以上的信号频段而言的。如果工作频率低于25MHZ，由于总滤波电容容量的差异，两种滤波方案没有对比性。

根据上述实验结果，本实施例优选地，把低寄生电感电容(提供25MHZ以上的低寄生电感特性)安装到芯片封装载板上，而把低频滤波用大容量电容安装到PCB板上。一方面将低寄生电感电容安装到芯片封装载板上，可分担PCB板级滤波空间的压力，同时可以大大改善高频滤波效果；另一方面，低频滤波用大容量电容安装到PCB板上，芯片封装载板与PCB板的连通通道只需要确保该路电源的通流能力，这可以大大减少从芯片封装载板到PCB板上滤波电容通道的布线资源，也就是说可以减少该路电源在BGA封装上引脚的个数。

实施例4：

本实施例提供一种芯片，该芯片采用了本发明实施例提供的任一芯片封装载板。本实施例还提供一种电路板，该电路板包括PCB板和设置于PCB板上的芯片，且该芯片采用了上述的本发明实施例提供的任一芯片封装载板。

本实施例提供芯片和电路板，解决了芯片电源引脚高动态负载电流问题，而且有效利用封装内3D空间安装电容以及其它器件，从而减少产品单板上高频电容及其它器件的个数，进而减少产品单板的布局面积以及载板的BGA封装尺寸，简化电源通道从芯片封装载板到产品单板布线路径的ESL限制要求。

在高于25MHZ这个频段范围，载板滤波效果优于PCB板级滤波效果，因此载板上每个电源网络表面用于优先安装低寄生电感电容(提供25MHZ以上的低寄生电感特性)，个数一般大于2个，而且载板上的滤波电容优选三端子电容等ESL效应较低的电容，共同构成低环路阻抗的电源滤波网络，极大地改善电源频响特性，可以提供更大的高频动态电流。低频滤波用大容量电容则设置于在PCB板上。

不过需要说明的是，由于在高于25MHZ这个频段范围，载板滤波效果优于PCB板级滤波效果，如果达到相同的滤波效果，转移到芯片封装载板滤波进行安装的低寄生电感电容(提供25MHZ以上的低寄生电感特性)的数目会减少。即，相同的滤波效果下，在芯片封装载板上安装需要的高频滤波电容个数要少于在PCB板级滤波安装时所需要的高频滤波电容个数。

本实施例提供的电路板，采用芯片封装载板加PCB的滤波方案，其电源环路阻抗会显著降低，甚至优于单纯的芯片封装载板滤波方案(只在芯片封装载板上安装滤波电容)，其原因主要是单纯的芯片封装载板滤波方案使用的是同一平面布局(即在顶层)滤波电容，而芯片封装载板加PCB的滤波方案使用的是双面布局(即同时在芯片封装载板和PCB上布置滤波电容)，可以极大地缩小电源环路的面积，而电源环路阻抗与电源环路面积成正比，随着电源环路面积的缩小，电环环路阻抗也显著缩小。因此，使用本实施例的这种设计架构，可以把芯片封装载板滤波和PCB滤波方案合并，其效果更优。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种芯片封装载板，其特征在于，包括：

芯片封装载板的顶层：所述顶层用于布设电源网络并与电容的电源引脚连通或者用于布设地线并与电容的地引脚连通，所述电容布置于所述顶层上；

设置于所述顶层之下的第二布线层：所述顶层用于布设电源网络时，所述第二布线层用于布设地线并与所述电容的地引脚连通；所述顶层用于布设地线时，所述第二布线层用于布设电源网络并与所述电容的电源引脚连通；

设置于所述第二布线层之下、裸片之上的第三布线层：所述第三布线层用于布设与裸片的IO端口相连的IO引线。

2.根据权利要求1所述的芯片封装载板，其特征在于，

所述顶层用于布设地线并与所述电容的地引脚连通；所述第二布线层用于布设电源网络并与所述电容的电源引脚连通。

3.根据权利要求2所述的芯片封装载板，其特征在于，

所述电容的电源引脚通过第一过孔与所述第二布线层的电源网络相连；所述第一过孔的孔径小于等于20um。

4.根据权利要求3所述的芯片封装载板，其特征在于，

所述第一过孔采用激光钻微盲孔技术加工而成。

5.根据权利要求1-4任一项所述的芯片封装载板，其特征在于，

所述裸片的IO端口通过第二过孔与所述第三布线层的IO引线相连；所述第二过孔的孔径小于等于20um。

6.根据权利要求5所述的芯片封装载板，其特征在于，

所述第二过孔为采用激光钻微盲孔技术加工而成的二阶叠孔。

7.根据权利要求6所述的芯片封装载板，其特征在于，所述顶层在第一过孔及第二过孔的对应位置均设置有绑定焊盘，所述第一过孔及所述第二过孔在所述顶层的投影均不超出对应的绑定焊盘的覆盖范围。

8.根据权利要求1所述的芯片封装载板，其特征在于，

所述电容包括滤波电容，且所述滤波电容的个数按如下标准进行了优化设置：如果任一电源引脚的端口环路阻抗斜率不再随芯片封装载板表面安装的滤波电容个数的增加而减少，或者环路阻抗斜率在工作带宽范围内满足设计要求，此时所述芯片封装载板上滤波电容的个数为最佳，如果此时滤波电容的电容总量仍然不满足设计要求，还需要增加滤波电容的个数，则将增加的滤波电容安装于PCB板上。

9.根据权利要求1-4、8任一项所述的芯片封装载板，其特征在于，所述顶层还布置有其它非电容器件。

10.根据权利要求9所述的芯片封装载板，其特征在于，

所述其它非电容器件为不需要在PCB板上互联的器件。

11.一种芯片，其特征在于，采用了权利要求1-10任一项所述的芯片封装载板。

12.一种电路板，包括PCB板和设置于所述PCB板上的芯片，其特征在于，所述芯片采用了权利要求1-10任一项所述的芯片封装载板。