CN105742276A - 一种采用三维集成封装的t/r组件的电源调制模块及其封装方法 - Google Patents
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Abstract
本发明涉及一种通过芯片倒装、芯片堆叠和柔性折叠三种主要的封装方法,将一组应用于T/R组件的电源调制芯片组及其无源器件(电阻和电容等)进行高密度三维集成的系统级封装设计。在本发明中,刚挠性封装基板是主要的封装载体。在刚性基板表面,通过对芯片采用倒装焊和金丝键合的方法进行芯片三维堆叠,并塑封。利用刚挠基板可弯曲的特性,将封装体折叠,并在刚性基板下表面进行BGA阵列植球。最终获得了一种用于T/R组件的高密度集成的电源调制模块。本发明有助于实现多通道T/R组件的小型化。
Description
技术领域
本发明涉及微电子封装领域,具体为一种采用三维集成封装的T/R组件的电源调制模块及其封装方法。
背景技术
随着超大规模集成电路技术、新型电子材料和封装互连技术的快速发展,现代军用和民用电子装备正在向小型化、轻量化、高可靠、多功能和低成本方向发展。在机载和星载电子装备中,小型化对于提高电子装备的性能和机动性更为关键。作为电子装备前端的微波电路与系统已在现代通信、导航、民用和军用雷达中广泛应用,其电气性能和物理结构对整个电子装备的性能有举足轻重的影响。每一部固态有源相控阵雷达天线都有成千上万个T/R组件。受到天线网格间距和重量的限制,对T/R组件的体积和重量也有严格的要求。因此,要求T/R组件的尺寸越来越小、重量越来越轻。所以在满足微波电路系统电气性能指标要求的前提下,应尽可能提高微波电路与系统的集成度、减小体积和重量。
目前,相控阵雷达T/R组件大多是采用多芯片组件(MCM)进行二维高密度集成,或将多芯片组件MCM模块进行模块级的3D堆叠。但是随着现代微电子封装技术的快速发展,芯片级的三维系统级封装将成为未来T/R组件小型化新的驱动力。在本发明中,设计通过先进的倒装芯片技术、芯片堆叠技术和可折叠的刚挠基板,对多通道T/R组件中的电源调制芯片组,及其无源器件进行高密度的芯片级三维集成。通过该发明,可以有效减小电源调制芯片组所占用的基板面积,有利于T/R组件的进一步微型化。
本发明的目的是为了解决现有技术中T/R组件无法进一步小型化的缺陷,提供一种采用三维集成封装的T/R组件的电源调制模块及其封装方法来解决上述问题。
本发明通过以下技术方案实现上述技术目的:
一种采用三维集成封装的T/R组件的电源调制模块,电源调制模块包括第一基板、第二基板、第三基板;所述第一基板的宽度大于所述第二基板与第三基板的宽度和;所述第二基板与第三基板分别采用柔性连接件与所述第一基板电性连接;在所述第一基板、第二基板、第三基板上表面均固定有芯片并分别进行封装,形成第一封装基板、第二封装基板、第三封装基板;第一封装基板的下表面固定有BGA阵列植球;将所述第二封装基板和所述第三封装基板固定在第一封装基板上表面。
优选的,通过所述柔性连接件弯曲将所述第二封装基板、第三封装基板倒置固定在所述第一封装基板上表面。
优选的,所述第一基板、第二基板、第三基板为BT树脂基板。
优选的,所述柔性连接件为单层或多层的PI柔性连接线。
优选的,所述第二基板和第三基板的上表面均封装有两个芯片。
优选的,所述第二基板和第三基板上的两个芯片分别为第一芯片和第二芯片;所述第二基板和第三基板上的第一芯片均倒装在所述第二基板和第三基板上;所述第二基板和第三基板上的第二芯片均正装在对应的所述第一芯片的背面;通过金丝键合将所述第二基板和第三基板上的第二芯片的I/O端口分别连接至所述第二基板和第三基板所对应的焊盘上。
一种制作T/R组件的电源调制模块的三维集成封装方法,包括以下步骤:
步骤1.刚挠结合基板的制作
在所述第一基板的左右两侧通过柔性连接件分别电性连接有所述第二基板和第三基板;
步骤2.芯片封装
分别在所述第一基板、所述第二基板、所述第三基板上封装芯片,形成第一封装基板、第二封装基板、第三封装基板;
步骤3.BGA阵列植球
在所述第一封装基板的下表面进行BGA阵列植球;
步骤4.三维堆叠
将所述第二封装基板和所述第三封装基板翻转固定在第一封装基板的上表面;
优选你的,步骤4中,第二封装基板和第三封装基板均采用粘接胶带或点胶进行胶接在第一封装基板上表面。
本发明与现有技术相比,具有以下有益效果:
通过芯片堆叠和刚挠基板3D折叠的封装设计,多通道电源调制模块的组装面积可以减小70%左右,能够有效降低T/R组件的平面尺寸。当一部相控阵雷达由成千上万个T/R组件所组成时,这种封装所节省的面积将对相控阵雷达的小型化具有重要的意义。
附图说明
图1为本发明一种采用三维集成封装的T/R组件的电源调制模块展开的结构示意图;
图2为本发明一种采用三维集成封装的T/R组件的电源调制模块三维堆叠后的结构示意图。
具体实施方式
为使对本发明的结构特征及所达成的功效有更进一步的了解与认识,用以较佳的实施例及附图配合详细的说明,说明如下:
如图1、图2所示,一种采用三维集成封装的T/R组件的电源调制模块,包括第一基板1、第二基板2、第三基板3;第一基板1的宽度大于第二基板2与第三基板3的宽度和;第二基板2与第三基板3分别采用柔性连接件4与第一基板1电性连接;在第一基板1、第二基板2、第三基板3上表面均固定有芯片并分别进行封装,形成第一封装基板10、第二封装基板20、第三封装基板30;第一封装基板10的下表面固定有BGA阵列植球11;将第二封装基板20和第三封装基板30固定在第一封装基板10上表面。
第二封装基板20和第三封装基板30是通过柔性连接件4弯曲将第二封装基板20、第三封装基板30倒置固定在第一封装基板10上表面。
本发明提供的第一基板1、第二基板2、第三基板3为BT树脂基板。柔性连接件4为单层或多层的PI柔性连接线。
本发明以一个用于多通道T/R组件的电源调制模块为例,阐述本发明的封装结构和封装方法。本发明提供的第二基板2和第三基板3的上表面均封装有两个芯片,分别为第一芯片21、第二芯片22、第一芯片31、第二芯片32。第一芯片21和第一芯片31均通过倒装凸点倒装在第二基板2和第三基板3上。第二芯片22和第二芯片32均均通过粘接带或粘接胶5正装在对应的第一芯片21、第一芯片31的背面,并通过金丝键合将的第二芯片22和第二芯片32的I/O端口分别连接至第二基板2和第三基板3所对应的焊盘上。
本发明还提供了T/R组件的电源调制模块三维集成封装方法,包括以下步骤:
步骤1.刚挠结合基板的制作
在第一基板1的左右两侧通过柔性连接件4分别电性连接有第二基板2和第三基板3;
步骤2.芯片封装
分别在第一基板1、第二基板2、第三基板3上封装芯片,形成第一封装基板10、第二封装基板20、第三封装基板30;
步骤3.BGA阵列植球11
在第一封装基板10的下表面进行BGA阵列植球11;
步骤4.三维堆叠
通过弯曲柔性连接件4,将第二封装基板20和第三封装基板30翻转固定在第一封装基板10的上表面;
其中步骤4中,第二封装基板20和第三封装基板30均采用粘接胶带或点胶5胶接在第一封装基板10上表面。
通过本专利所描述的封装设计,可实现三层芯片堆叠的效果。与传统的二维平面组装相比,这种封装结构能够减少70%以上的封装面积。因此,这种封装设计有助于实现T/R组件的小型化。
以上显示和描述了本发明的基本原理、主要特征和本发明的优点。本行业的技术人员应该了解,本发明不受上述实施例的限制,上述实施例和说明书中描述的只是本发明的原理,在不脱离本发明精神和范围的前提下本发明还会有各种变化和改进,这些变化和改进都落入要求保护的本发明的范围内。本发明要求的保护范围由所附的权利要求书及其等同物界定。
Claims (8)
1.一种采用三维集成封装的T/R组件的电源调制模块,其特征在于:包括第一基板、第二基板、第三基板;所述第一基板的宽度大于所述第二基板与第三基板的宽度和;所述第二基板与第三基板分别采用柔性连接件与所述第一基板电性连接;在所述第一基板、第二基板、第三基板上表面均固定有芯片并分别进行封装,形成第一封装基板、第二封装基板、第三封装基板;所述第一封装基板的下表面固定有BGA阵列植球;将所述第二封装基板和所述第三封装基板固定在所述第一封装基板上表面。
2.根据权利要求1的一种采用三维集成封装的T/R组件的电源调制模块,其特征在于:通过弯曲所述柔性连接件将所述第二封装基板、第三封装基板倒置固定在所述第一封装基板上表面。
3.根据权利要求1的一种采用三维集成封装的T/R组件的电源调制模块,其特征在于:所述第一基板、第二基板、第三基板均为BT树脂基板。
4.根据权利要求1的一种采用三维集成封装的T/R组件的电源调制模块,其特征在于:所述柔性连接件为单层或多层的PI柔性连接线。
5.根据权利要求1的一种采用三维集成封装的T/R组件的电源调制模块,其特征在于:所述第二基板和第三基板的上表面均封装有两个芯片。
6.据权利要求5的一种采用三维集成封装的T/R组件的电源调制模块,其特征在于:所述第二基板和第三基板上的两个芯片分别为第一芯片和第二芯片;所述第二基板和第三基板上的第一芯片均倒装在所述第二基板和第三基板上;所述第二基板和第三基板上的第二芯片均正装在对应的所述第一芯片的背面;通过金丝键合将所述第二基板和第三基板上的第二芯片的I/O端口分别连接至所述第二基板和第三基板所对应的焊盘上。
7.一种用于制作如权利要求1至6任一的T/R组件的电源调制模块的三维集成封装方法,其特征在于:包括以下步骤:
1)刚挠结合基板的制作
在所述第一基板的左右两侧通过柔性连接件分别电性连接有所述第二基板和第三基板;
2)芯片封装
分别在所述第一基板、所述第二基板、所述第三基板上封装芯片,形成第一封装基板、第二封装基板、第三封装基板;
3)BGA阵列植球
在所述第一封装基板的下表面进行BGA阵列植球;
4)三维堆叠
将所述第二封装基板和所述第三封装基板翻转固定在第一封装基板的上表面。
8.据权利要求7的一种采用三维集成封装的T/R组件的电源调制模块的制作方法,其特征在于:步骤4)中,第二封装基板和第三封装基板均采用粘接胶带或点胶进行胶接在第一封装基板上表面。
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Application Number | Priority Date | Filing Date | Title |
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C06 | Publication | ||
PB01 | Publication | ||
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