CN104051425B - 用于减少通道串扰的耦合通孔 - Google Patents

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Abstract

本发明提供了一种用于减少通道串扰的耦合通孔。电容耦合垂直过渡段可配置有所需数量的互电容，以至少部分地消除串扰来减少总通道串扰(例如FEXT)。在实施例中，相邻垂直过渡段的电容耦合利用在垂直过渡段内的重叠金属表面来实现。在实施例中，一个或多个重叠金属表面是从垂直过渡段延伸的通孔、通孔焊盘或金属短柱特征。在实施例中，具有重叠垂直过渡段的信号路径用来实现多于一个受害者‑攻击者对的串扰减少和/或实现多于两个攻击者的串扰减少。在实施例中，电容耦合垂直过渡段实现在封装衬底、插入器或印刷电路板中。

Description

用于减少通道串扰的耦合通孔
技术领域
本发明的实施例通常涉及集成电路(IC)，且更具体地涉及用于输送芯片外集成电路I/O通道的路径。
背景技术
高速信令提出关于在高频范围内可操作的IC和芯片外终端(例如动态随机存取存储器(DRAM)接口或用于无线应用的天线)之间的信号损失的相当大的挑战。在IC芯片和芯片外信号起源/目的地之间的信号通道的累积路径通常包括IC的封装，并且还可包括插入器和/或电路板，其中IC固定到该插入器上，且IC或插入器固定到电路板上。在IC封装和/或插入器和/或电路板中的负责载送这种高速信号的给定通信通道的水平互连布线可包括用于在电磁波传播时包含该电磁波的传输线电路。这样的传输线常常是以带状线、微带或共面波导(CPW)电路的形式。用于给定通道的垂直互连布线可包括例如在封装衬底中的电镀穿孔和微通孔、插座引脚/连接盘和在母板中的电镀穿孔。
在通道之间的串扰出现在传输系统的一个通道上传输的信号在另一通道中产生不希望有的影响的时候，并可由通道之间的电容、电感或导电耦合中的一个或多个引起。在与发射机的路径相对的路径的一端测量的在两个通道之间的干扰被称为远端串扰(FEXT)，且假定正确的终止和非交错布线，一般比在路径的发射机端处测量的近端串扰(NEXT)更成问题。常常主要是FEXT的总通道串扰在高数据带宽应用(例如，超过2.0Gbyte/sec)中存在问题，且可能是带宽限制器，特别是对于单端通道。
来自垂直过渡段(transition)和水平微带布线的串扰常常都是电感占优势的。因此，为了维持可接受的I/O性能，常规I/O通道体系结构可使用垂直过渡段中的保守的信号与接地(S:G)比和/或在水平布线中的带状线体系结构来减轻串扰。然而，这样的技术分别不利地增加引线数和层数。
附图说明
本发明的实施例通过示例而非限制的方式在附图的图中示出，其中：
图1A、1B和1C示出根据本发明实施例的在I/O信号布线路径中使用来调整易受串扰影响的通道的电容耦合的重叠垂直过渡段的平面图、截面视图和等距视图；
图2A、2B、2C、2D和2E示出根据本发明实施例的单独的I/O通道和电容耦合区域的垂直过渡段的平面图；
图3A和3B是根据实施例的包括通过接口连接到封装衬底的集成电路(IC)芯片并示出形成I/O通道的部分的垂直过渡段的系统的截面视图，该封装衬底进一步通过接口连接到插入器或电路板；
图4A和4B是根据实施例示出在I/O信号布线路径中使用来调整易受串扰影响的通道的电容耦合的垂直过渡段的等距视图；
图5A是根据实施例的使用具有重叠垂直过渡段的信号线来减少信号传输串扰的系统的功能方框图；
图5B是根据实施例的使用图5A的系统的服务器的等距视图；以及
图5C是根据实施例的使用图5A的系统的移动计算设备的等距视图。
具体实施例
在下面的描述中，阐述了很多细节。然而对本领域技术人员将明白，本发明可在没有这些特定细节的情况下被实施。在一些实例中，公知的方法和设备以方框图形式而不是详细地示出，以避免使本发明难理解。在整个说明书中对“实施例”或“在一个实施例中”的提及意味着关于该实施例描述的特定特征、结构、功能或特性包括在本发明的至少一个实施例中。因此，短语“在实施例中”在整个说明书中的不同地方的出现并不一定指本发明的同一实施例。此外，特定的特征、结构、功能或特性可以用任何合适的方式组合在一个或多个实施例中。例如，第一实施例可与第二实施例组合，只要这两个实施例在结构上或功能上不相互排他。
术语“耦合”和“连接”连同其派生词可在本文用于描述部件之间的结构关系。应理解，这些术语并不预期是彼此的同义词。更确切地，在特定的实施例中，“连接”可用于指示两个或多个元件彼此直接物理或电接触。“耦合”可用于指示两个或多个元件彼此直接或间接(在它们之间有介入的元件)物理或电接触，和/或这两个或多个元件彼此协作或交互作用(例如，如在因果关系中的)。
单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文明确地另有指示。还将理解，如在本文使用的术语“和/或”指的是且包括一个或多个相关的列出项的任何和所有可能的组合。
通常，在本文描述的实施例通过消除技术实现在IC的I/O通道之间的总串扰的减少，在该消除技术中，在芯片外布线中的相邻垂直过渡段的互电容耦合及其与自电容耦合的比增加了。作为一个示例，由IC芯片实现的DDR4通道的分解表示在芯片和主板之间的插入器、到插入器的板插座、以及在管理(hosting)DRAM存储器芯片的板上的DIMM连接器都是显著的串扰贡献者，特别是FEXT。IC I/O通道可以是单端的或不同的对，一般很多IC(包括某些DDR实现)超过一半的I/O是单端的。因此，在示例性实施例中使用单端链路，但类似的结构和技术也可应用于不同的信号链路。对于任何单端通道的FEXT是互电容和电感耦合的函数：
其中Cm是互电容，C是自电容，Lm是互电感且是L自电感。在衬底(例如封装衬底、其它插入器或印刷电路板)中的垂直过渡段通常以微通孔或机械地钻孔的电镀穿孔(PTH)来实现。这些垂直过渡段的串扰是电感占优势的，使得FEXT小于零。这也可能对在沿着水平过渡段/路线的通道中使用的传输线(例如微带)成立。因此，在时域中，总通道FEXT常常具有负极性(即，对上升沿激发为负)。
与某些垂直传输相关的互电容与自电容(Cm/C)之比可被调整到上升沿激发的正极性。因为通道FEXT可被处理为来自所有部件的累积效应，垂直过渡段可配置有相对于自电容的期望数量的互电容，以部分地、完全地或过度地补偿串扰来减少总通道串扰。例如，将某些垂直过渡段从电感占优势改变到电容占优势(即，改变极性)可帮助消除来自其它通道部件的电感占优势的FEXT，例如但不限于母板通孔或微带布线。由本文的实施例实现的相邻垂直过渡段的增加的互电容可因此通过减少接地引脚的数量(例如在字节和/或交叉字节隔离引脚内)来实现较高的I/O密度，或通过允许使用水平过渡段的微带布线而不是带状线布线或其它类似地更多层密集传输线设计来实现衬底中层数的减少。可选地或此外，较高的通道数据速率和/或较大的电压或时间裕度可使用实施例来实现。
在实施例中，通过在垂直过渡段内引入重叠的金属表面来调整相邻垂直过渡段的电容耦合。图1A、1B和1C根据本发明的实施例示出用于减少在多个I/O信号布线路径之间的信号传输串扰的多个重叠垂直过渡段101的平面图、截面视图和等距视图。在垂直过渡段内的这样的重叠金属区域可例如用来穿过下列项中的一个或多个的厚度：固定IC芯片的封装衬底、固定封装衬底或IC芯片的插入器、或固定封装衬底、IC或插入器的PCB。
如图1A-1C所示，多个重叠垂直过渡段101包括第一、第二和第三垂直过渡段110、120和130。虽然在示例性实施例中，垂直过渡段110、120和130中的每个需要具有严格地垂直对齐(例如沿着轴b)特征的堆叠的通孔，然而交错的通孔对本文的实施例也是合适的垂直过渡段。在示例性实施例中，垂直过渡段110、120和130形成单行，其中每个过渡段具有在平面a-a’上的中心。然而，垂直过渡段也可相邻于一个或多个其它垂直过渡段，使得三个或更多个垂直过渡段不落在直线上。在垂直过渡段110和120之间的是第一耦合器115，而在垂直过渡段120和130之间的是第二耦合器125。耦合器115、125中的每个与两个或多个金属表面、电连接到第一垂直过渡段(例如过渡段110)的一个表面以及电连接到第二垂直过渡段(例如过渡段120)的另一表面相关联，以利用设置在其间的电介质形成基本平行的板(即，堆叠平行板电容器)。
如图1C所示，第一垂直过渡段110包括从通孔焊盘110A延伸的金属补块或短柱111A。如在图1B和1C中示出的，金属补块111A具有在第一互连级(level)处占据衬底304的第一区域A’的金属表面。第二垂直过渡段120包括从通孔焊盘120C延伸的金属补块122A。金属补块122A具有在与金属补块111A的(上面)的互连级相邻的第二互连级处占据衬底的第二区域的金属表面。第一和第二金属表面区域111A和122A重叠以占据衬底的第一重叠区域A1。如进一步在图1B中示出的，金属补块111A和122A由填充有介入电介质的空间D1分离。耦合器115因此具有互电容，其取决于金属表面重叠区域A1的尺寸、在金属表面之间的距离D1、以及在其之间的材料的电容率。重叠A1可例如在通孔焊盘的区域的一和四倍之间的任何地方广泛变化。因此，在不以另外方式被约束的情况下，金属补块111A、122A可以在直径上是数百微米。然而在任何非零区域的情况下，耦合器115将增加第一和第二垂直过渡段110、120的互电容。根据实施例，互电容的这个增加可用来减少完整垂直过渡段(例如，包括封装PTH、插座和PCB PTH)的FEXT，或过度补偿在具有相反极性的垂直过渡段中的至少一个部件(例如，封装PTH)的FEXT，以消除来自通道其它部件(例如，使用PCB上的微带布线的水平过渡段)的串扰。
在多个信号路径包括具有攻击者(aggressor)-受害者(victim)串扰关系的一对信号线的示例性实施例中，耦合器115用于通过使用第一垂直过渡段110使信号线中的第一个穿过衬底并使用第二垂直过渡段120使信号线中的第二个穿过衬底来进行串扰消除。可基于攻击者-受害者串扰关系来优化/调整相邻金属表面(即，层数)的重叠区域和数量，以增加攻击者-受害者对的互电容，而对其它电气指标有很少或没有不利的影响且没有任何制造工艺修改。特别地，设计和/或检验规则通常禁止这样的垂直过渡段重叠，但这利用对通道路径连线表相关的规则有较小的改变来进行补救。
如图1A-1C所示，第一垂直过渡段110包括具有第三金属表面的金属补块113A，该第三金属表面在第三互连级处占据衬底的第三区域。金属补块113A通过从通孔焊盘110A延伸的短柱连接器111B电连接到垂直过渡段110，该通孔焊盘110A通过金属填充的通孔110B进一步连接到另一通孔焊盘110C。金属补块113A与形成在第二互连级中的金属补块122A相邻且在与第一金属补块111A相对的一侧。该第三金属表面具有重叠区域A2，区域A2进一步与第一重叠区域A1的至少一部分重叠，以增加耦合器115的有效重叠表面区域(例如，假定第四金属补块124A具有重叠区域A4，且第五金属补块115A具有重叠区域A5)。特别地，虽然在示例性堆叠通孔实施例中，所有金属补块111A-115A重叠以占据衬底的相同区域(即，形成耦合第一对I/O信号路径的互相交叉电容器板的垂直堆栈)，各种金属耦合补块可被定位成不与其它互连级中的对应特征垂直对齐，例如以适应交错的通孔结构或其它布线限制，或仅仅作为调整互电容的另一手段。对于这样的实施例，金属表面的子集将与衬底的第一区域重叠，而金属表面的另一子集与衬底的第二区域重叠。
在实施例中，具有重叠垂直过渡段的信号路径用来实现在多于一个受害者-攻击者对中的串扰减少。如进一步在图1A-1C中示出的，第一垂直过渡段110也相邻于第三垂直过渡段130。在实施例中，第三垂直过渡段130是具有与垂直过渡段110相关的I/O通道的、形成第二串扰受害者-攻击者对的I/O通道路径的部分。设置在垂直过渡段110和130之间的第二耦合器125通过金属补块131A提供在合并第一和第三垂直过渡段110、130的通道路径之间的期望互电容，该金属补块131A具有占据与金属补块112A重叠的衬底的第四区域A”的第四金属表面。额外的互连层可用来提供更多的耦合区域(例如金属补块133A)，如前所述。如所示，可独立于第一耦合器115的电容来调整第二耦合器125的电容。
在实施例中，重叠垂直过渡段用来实现多于两个攻击者的串扰减少。特别地，与在依赖于基于边缘的方案(例如，粗短线等)的水平运行中使用传输线的技术不同，本文描述的垂直过渡段实施例可通过三维结构(沿着第三维中的垂直过渡段设置的大型的平行2D耦合表面)实现多于两个攻击者的串扰调整/消除。图2A、2B、2C、2D和2E根据本发明的实施例以具有对应的电容耦合区域的I/O通道引脚布局的平面图示出这个能力。
如图2A所示，布线201包括四个单端I/O通道的垂直过渡段210、220、230和240以及用于接地线的另一垂直过渡段250(为了清楚起见，省略了逐个字节隔离的其它接地)。在该领结形图案中，通道没有多于两个直接攻击者(例如，与过渡段210相关的通道和与过渡段220相关的通道以及与过渡段230相关的通道形成串扰攻击者-受害者对)。在每个相邻对的过渡段之间的是包括来自设置在衬底304的重叠区域之上的相邻互连级的金属特征的耦合区域(例如，215、225、235)。因此，具有独立调整的互电容的耦合区域设置在每个攻击者-牺牲者对之间。特别地，为了组装密度、制造限制等起见，可以以任何角度布置耦合区域215、225、235。
在图2B中，布线202包括四个单端I/O通道的垂直过渡段210、220、230和240。这个“眼”图案布局可能将三个攻击者引入到一个或多个受害者通道。例如，与过渡段210相关的通道可以是来自与垂直过渡段220、230或240相关的三个通道中的任一个的串扰的受害者。如进一步在图2B中示出的，耦合区域215、225和235可每个被实现有电连接到垂直过渡段210的第一金属互连特征和分开地分别电连接到垂直过渡段220、230和240之一的第二金属互连特征。这个布置也提供在耦合区域和受害者-攻击者对之间的1:1对应，用于独立的串扰消除/电容耦合调整。
在图2C和2D中，布线203和204都是能够有高的信号与接地线(S:G)之比的“六角形”图案，但具有对于与垂直过渡段210相关的通道而可能的六个攻击者(例如220、230、240、250、260、270)的最大值。这些重复的高对称图案可延伸到整个引脚场。理论上，如果理想的串扰减少可只通过耦合区域实现，则没有接地引脚需要用于隔离目的。因此，由耦合区域消耗的衬底区域可通过在专用于接地隔离的区域中的减少来抵消。虽然图2C示出具有在电容耦合区域和相邻受害者-攻击者对之间的1:1映射，然而图2D示出使用共享电容耦合区域的更紧凑的形式。例如，共享耦合区域280包括不同互连层的金属特征，每个互连层电连接在垂直过渡段210、260和270之一上。实施例204占据比图2C中的1:1映射更小的衬底区域，但减小了通过互电容消除的自由度。因此，布线204在不需要攻击者耦合的情况下是有利的。
特别地，虽然在图2A、2B、2C和2E中所示的所有实施例需要具有均匀间距的六角形图案(或其子集)，然而相同的原理可扩展到正方形图案或其它均匀或非均匀图案。例如，图2E示出一个示例性实施例，其中布线205包括九个垂直过渡段(210、220、230、240、250、260、270、290和295)，每个过渡段与九个单独的I/O通道相关，其中未示出接地。对于正方形布局，维持1:1耦合的区域与受害者-攻击者对。
图3A和3B根据示例性实施例示出在封装衬底、插入器、或形成I/O通道的部分的PCB(例如母板等)中实现的垂直过渡段。对于在图3A中示出的示例性实施例，微通孔在内建层中实现，但它们也可针对基于PTH和非PTH的核心而应用在核心层(例如315)中。如所示，集成系统301包括通过第一级互连(FLI)305固定到封装衬底308的IC芯片304。在实施例中，IC芯片304包括第一和第二单端I/O电路(例如DDR I/O)，每个单端电路连接到一个FLI305。封装衬底308包括具有机械地钻出的电镀穿孔(MTH)321、322的封装核心315。在核心315的两侧是内建层330A、330B，其中每个内建层包括由介入介电层(例如，5-6个有机层)分开的多个互连金属化层(例如，6-7个金属化层)。在示例性实施例中，第一垂直过渡段包括通过内建层330A形成的第一金属填充的微通孔堆栈331，该内建层330A与FLI 305连接，并通过MTH 321与第二微通孔堆栈341连接。连接到FLI 305的第二垂直过渡段类似地包括由PTH 322连接的第一和第二微通孔堆栈332、342。垂直过渡段穿过第二级互连(SLI)311、312延伸到印刷电路板310。根据实施例，SLI 311、312可以是引脚插座(例如LGA、PGA等)或任何其它常规互连。图3A所示的示例性实施例有利地在两个内建层330A、330B之间维持基本相同的图案，这利用(leverage)整个垂直过渡段长度，以提供由耦合器350和355占据的对衬底区域的高互电容，耦合器350和355从由通孔(例如360)单独链接的相邻互连级(例如351)形成。当然，电容耦合器只在内建层330A或330B之一中形成的单侧实施例也是可行的。
如图3B所示，集成系统302包括固定到封装衬底308的IC芯片304，该封装衬底308转而又固定到PCB 310。PCB 310还包括连接到SLI 311和312的垂直过渡段361、362。垂直过渡段361、362还包括一个或多个电容耦合器370，其占据衬底310的区域并包括由PCB 310中的单独(相邻)互连级提供的重叠金属表面。在一个这样的实施例中，提供电容耦合器370连同图3A所示的电容耦合器350和355。在其它实施例中，只有电容耦合器350、355和370之一设置在易受串扰影响的I/O通道之间。
在实施例中，一个或多个重叠金属表面是通孔焊盘。因此，不仅电容耦合器可由如在图1A-1C中所示的金属补块形成，而且耦合垂直过渡段也可从例如如图4A和4B所示的通孔焊盘形成。实际上，甚至未接地的通孔(如果从给定的制造工艺可得到)也可用来制造耦合器。图4A示出两个垂直过渡段405和410，每个垂直过渡段分别利用两组通孔过渡段415、425和420、430。每组通孔过渡段通过互连金属化418A、418B链接在一起，使得一个信号路径在一组中包括两个通孔过渡段。因此，第一通孔焊盘441由金属互连418A电连接到占据衬底的单独区域的通孔焊盘442。类似地，第二通孔焊盘451由金属互连418B电连接到占据衬底的单独区域的通孔焊盘452。可完成这样的布线，以在一个或多个互连级处电连接具有固定或可变的通孔焊盘直径的任何期望数量的通孔焊盘。如图4B所示，第一组互连的通孔过渡段415、425相对于第二组互连的通孔过渡段420、430被定位，以使一个或多个通孔焊盘441、442与由一个或多个通孔焊盘451、452占据的衬底304的区域重叠。在由图4B示出的示例中，提供一对重叠垂直电容耦合器460、470。每个耦合器460、470包括提供在使用过渡段的I/O信号路径之间的较大互电容的多个垂直互相交叉的通孔焊盘。
在另外的实施例中，一对或多对电容耦合垂直过渡段设置在与缺少重叠金属表面的其它垂直过渡段相同的衬底上。换句话说，并不预期给定衬底的每一和每个垂直过渡段都包括互连层中的与另一互连层中的其它金属特征重叠的金属特征，因为不是所有I/O都具有明显的串扰攻击者-受害者关系。
虽然可对很多高速信令应用实现本文描述的电容耦合垂直过渡段，然而图5A包括封装设备710的展开图501，其示出根据几个有利实施例的使用一个或多个电容耦合垂直过渡段的设备的功能方框图。图5B是根据实施例的使用图5A的系统的服务器的等距视图。图5C是根据实施例的使用图5A的系统的移动计算设备的等距视图。图5A、5B和5C中的附图标记有意与在本文中其它地方对可具有在相同的附图标记的上下文中以前描述的任何特征的那些元件/部件使用的附图标记相同。
参考图5A，在一个示例性实施例中，IC芯片304包括逻辑处理器核心606，并可例如是中央处理单元(CPU)。在示例性实施例中，至少一个可选的输入/输出(I/O)接口607(例如USB、SATA、PCIe等)耦合到进一步设置在系统501中(例如在母板110上)的存储器602(例如，DDR SDRAM)。在其它实施例中，IC芯片304是包括无线(RF)模块605以及至少一个逻辑处理器核心606(即，系统501的应用处理器)的片上系统(SoC)。RF或无线模块605以虚线示出，因为它不需要存在于所有实施例中，尽管这样的模块可在桌上型计算机和服务器实施例以及更普遍的移动设备实施例中找到。无线模块605可具有本领域已知的任何设计，且更具体地可操作于0.9GHz或更高(例如2.4GHz)的频率处。RF模块605包括RF信号接收机(Rx)、RF信号发射机(Tx)或具有基带处理器603和前端模块(FEM)604的RF信号收发机(Tx/Rx)，前端模块604还包括在接收路径上的低噪声放大器(LNA)608和在发射路径上的功率放大器(PA)609、以及在基带处理器603和天线640之间的滤波器、混频器、将信号频率从基带向上转换到RF带的上变频器、将信号频率从RF带向下转换到基带的下变频器等。
在实施例中，存储器602、逻辑处理器核心606、无线模块605和可选的I/O接口607中的至少一个通过在本文描述的电容耦合垂直过渡段的实施例电耦合到IC芯片304外的目的地。例如，在逻辑处理器核心606、存储器602、RF模块605和可选的I/O接口607中的任两个之间的高速通信链路可使用在本文描述的电容耦合垂直过渡段的实施例来实现。在存储器602需要通过DIMM连接器连接到电路板310的DDR SDRAM(例如DDR4兼容的)的一个示例性实施例中，由存储器602通信到IC芯片304的每个字节包含由单端或差分驱动器驱动的8DQ信号。使用被分成两个相等的组中的8个信号中的每个，可在它们之间使用本文描述的电容耦合垂直过渡段实现良好的串扰消除。使用本文描述的串扰消除技术，在例如IC芯片304上的处理器核心606和电路板310上的SDRAM 602之间较高的带宽连接是可能的。
在图5A中还示出的另一实施例中，LNA 608或前置放大器连接到差分输入信号布线610A，其布线在IC芯片304之外并布线到封装衬底308上。从封装衬底308中，信号例如通过将迹线布线在PCB 310上来进一步按规定路线发送到RF信号开关、平衡-不平衡转换器、或天线640的馈电线。RF信号开关例如可包括具有连接到本文描述的电容耦合垂直过渡段之一的信号终端的受控开关。在一个示例性实施例中，使用与在本文的其它地方描述的垂直过渡段一致的电容耦合垂直过渡段来实现在封装衬底308上的LNA输入信号布线。模拟发射路径也可与封装上发射路径610B的一部分一起被提供，该封装上发射路径610B位于在使用本文描述的电容耦合垂直过渡段的实施例的PA 609与天线640之间。在LNA 608包括差分输入的另一实施例中，使用电耦合到差分输入(例如差分驱动器)的一对平衡的信号线来实现与在本文描述的实施例一致的电容耦合垂直过渡段。
图5B是根据实施例的使用系统501的服务器800的等距视图。移动计算设备或平台700可以是配置成用于数据处理的任何计算设备，并包括一个或多个微处理器IC芯片和一个或多个存储器模块(例如SDRAM)。使用在本文描述的电容耦合垂直过渡段，可增加微处理器IC芯片的I/O引脚密度，和/或实现到存储器模块的较高的带宽连接。
图5C是根据实施例的使用系统501的移动计算设备700的等距视图。移动计算设备或平台700可以是配置成电子数据显示、电子数据处理和无线电子数据传输中的每个的任何便携式设备。例如，移动计算设备700可以是平板计算机、智能电话、膝上型计算机、其它预期设备等中的任一个，并包括显示屏705、系统501和电池713。使用在本文描述的电容耦合垂直过渡段，封装系统710的形状因子可相对于常规传输线电路被减小，从而能够使移动计算设备700具有附随地减小的形状因子或在给定设备形状因子内的较大区域，该较大区域可用于电池713在充电之间具有最长运行寿命或可用于诸如固态驱动器的存储器(未示出)具有最大功能。
因此在本文简洁地描述了示例性实施例。例如，实施例包括多个输入/输出(I/O)信号路径，该信号路径包括：穿过衬底的厚度并与I/O信号路径中的第一个相关的第一垂直过渡段，其中第一垂直过渡段包括在第一互连级处占据衬底的第一区域的第一金属表面；以及穿过衬底的厚度并与I/O信号路径中的第二个相关的第二垂直过渡段，其中第二垂直过渡段包括在与第一互连级相邻的第二互连级处占据衬底的第二区域的第二金属表面，且其中第一和第二区域至少部分地重叠以占据衬底的相同的第一重叠区域。
在另外的实施例中，第一垂直过渡段包括在与第二互连级相邻的第三互连级处且位于第二金属表面的与第一金属表面相对的一侧的第三金属表面，该第三金属表面占据衬底的第三区域，且第三区域与第一衬底区域的至少一部分重叠。
在另外的实施例中，第二垂直过渡段包括在与第三互连级相邻的第四互连级处占据衬底的第四区域的第四金属表面，且第四区域至少部分地与第三区域重叠，以占据衬底的相同的第二重叠区域。
在另外的实施例中，第一和第二重叠区域相重叠以在电容地耦合第一和第二I/O信号路径的第一、第二、第三和第四互连级中形成垂直堆栈的特征。
在另外的实施例中，存在穿过衬底的厚度的与I/O信号路径中的第三个相关的第三垂直过渡段。第三垂直过渡段包括在第一和第二互连级的一个或多个处占据衬底的第三区域的第三金属表面，且第三区域与第一和第二区域中的任一个都不重叠。第二垂直过渡段还包括在与第一和第二互连级中的一个或多个相邻的互连级处占据衬底的第四区域的第四金属表面，且第三和第四区域至少部分地重叠，以占据衬底的相同的第二重叠区域。
在另外的实施例中，第二和第三路径与具有攻击者-受害者关系的两个信号线相关，且其中第二重叠区域通过设置在第三和第四金属表面之间的介入电介质与在第二和第三垂直过渡段之间的互电容耦合相关。
在另外的实施例中，第一和第二垂直过渡段每个均包括穿过封装或印刷电路板(PCB)衬底的金属填充的通孔。
在另外的实施例中，第一金属表面包括第一通孔焊盘，且其中第二金属表面包括第二通孔焊盘。
在另外的实施例中，第一通孔焊盘通过金属互连电连接到占据衬底中的不与第一区域重叠的第三区域的第三通孔焊盘，第二通孔焊盘通过金属互连电连接到占据衬底中的不与第二区域重叠的第四区域的第四通孔焊盘；且第三和第四区域重叠。
在另外的实施例中，I/O信号路径中的第一个包括通过金属互连电连接第一通孔焊盘的第一电镀通孔，且第一电镀通孔不与第一区域重叠；以及I/O信号路径中的第二个包括通过金属互连电连接第二通孔焊盘的第二电镀通孔，且第二电镀通孔不与第二区域重叠。
在实施例中，系统包括集成电路(IC)封装衬底或印刷电路板(PCB)衬底中的至少一个；且多个输入/输出(I/O)信号路径还包括：穿过衬底的厚度并与I/O信号路径中的第一个相关的第一垂直过渡段，其中第一垂直过渡段包括在第一互连级处并占据衬底中的与第一垂直过渡段相邻的第一区域的第一金属表面；以及包括穿过衬底的厚度并与I/O信号路径中的第二个相关的第二垂直过渡段，其中第二垂直过渡段包括在与第一互连级相邻的第二互连级处占据衬底的第二区域的第二金属表面，且其中第一和第二区域至少部分地重叠以占据衬底的相同的第一重叠区域，其中第一垂直过渡段穿过IC封装衬底或PCB衬底中的第一金属填充的通孔延伸，且第二垂直过渡段穿过IC封装衬底或PCB衬底中的第二金属填充的通孔延伸。
在另外的实施例中，第一和第二垂直过渡段穿过IC封装衬底延伸；其中多个I/O路径中的第一个还包括：穿过PCB衬底的厚度的第三垂直过渡段，其中第三垂直过渡段包括在第一PCB互连级处占据PBC衬底的第一区域的第三金属表面；以及其中多个I/O路径中的第二个还包括：穿过PCB衬底的厚度的第四垂直过渡段，其中第四垂直过渡段包括在与第一PCB互连级相邻的第二PCB互连级处占据PBC衬底的第二区域的第四金属表面；且其中第一和第二PCB区域至少部分地重叠，以占据PCB衬底的相同的第一重叠区域。
在另外的实施例中，系统还包括固定到IC封装衬底的IC芯片，其中IC封装通过插座触头耦合到PCB，其中第一和第二路径将用于携载具有攻击者-受害者关系的串扰通信信号，且其中第一重叠区域给予在第一和第二垂直过渡段之间的互电容耦合，其减小串扰。
在另外的实施例中，IC芯片包括至少一个逻辑处理器核心，其中PCB管理(host)至少一个动态随机存取存储器(DRAM)，且其中串扰通信信号由耦合到DRAM的单端电路携载。
在另外的实施例中，IC芯片包括至少一个无线模块，其中PCB管理平衡-不平衡转换器，且其中串扰通信信号由耦合到平衡-不平衡转换器的差分电路携载。
在实施例中，一种制造电路的方法，该电路用于将设置在芯片上的集成电路(IC)的第一输入/输出(I/O)通道和第二输入/输出(I/O)通道耦合到芯片外连接点，该方法包括：形成穿过衬底的厚度并与第一I/O通道相关的第一垂直过渡段，其中第一垂直过渡段包括在第一互连级处占据衬底的第一区域的第一金属表面；形成穿过衬底的厚度并与第二I/O通道相关的第二垂直过渡段，其中第二垂直过渡段包括在与第一互连级相邻的第二互连级处占据衬底的第二区域的第二金属表面，且其中第一和第二区域至少部分地重叠，以占据衬底的相同的第一重叠区域。
在另外的实施例中，形成第一和第二垂直过渡段包括：形成穿过衬底的一对垂直堆叠或交错的通孔，其中重叠金属区在第一和第二通孔之外延伸。
在另外的实施例中，重叠金属区占据在衬底的第一和第二通孔之间的区域。
在另外的实施例中，形成第一垂直过渡段还包括形成穿过衬底的第一通孔和第三垂直堆叠的或交错的通孔；其中形成第二垂直过渡段还包括形成穿过衬底的第二通孔和第四垂直堆叠的或交错的通孔；以及其中形成重叠金属短柱还包括形成重叠通孔焊盘，每个通孔焊盘电连接到第一、第二、第三和第四通孔中的一个。
应理解，上面的描述被预期是例证性的而不是限制性的。例如，虽然附图中所示的流程图示出由本发明的某些实施例执行的操作的特定顺序，应理解，这样的顺序不是必需的(例如，可选的实施例可按不同的顺序执行操作，组合某些操作，重叠某些操作，等等)。此外，当阅读和理解了上面的描述时，很多其它实施例将对本领域技术人员而言是明显的。虽然参考特定的示例性实施例描述了本发明，将认识到，本发明不限于所描述的实施例，而是可在有所附权利要求的精神和范围内的修改和改变的情况下被实施。因此应参考所附权利要求以及这样的权利要求享有权利的等效形式的整个范围来确定本发明的范围。

Claims (20)

1.一种多个输入/输出(I/O)信号路径，所述信号路径包括：
第一垂直过渡段，其穿过衬底的厚度并与所述输入/输出信号路径中的第一个相关，其中所述第一垂直过渡段包括在第一互连级处的第一金属表面，所述第一金属表面占据所述衬底中的与所述第一垂直过渡段相邻的第一区域；以及
第二垂直过渡段，其穿过所述衬底的厚度并与所述输入/输出信号路径中的第二个相关，其中所述第二垂直过渡段包括在与所述第一互连级相邻的第二互连级处占据所述衬底的第二区域的第二金属表面，且其中所述第一区域和第二区域至少部分地重叠以占据所述衬底的相同的第一重叠区域。
2.如权利要求1所述的输入/输出信号路径，其中所述第一垂直过渡段包括在与所述第二互连级相邻的第三互连级处且位于所述第二金属表面的与所述第一金属表面相对的一侧的第三金属表面，所述第三金属表面占据所述衬底的第三区域，且其中所述第三区域与第一区域的至少一部分重叠。
3.如权利要求2所述的输入/输出信号路径，其中所述第二垂直过渡段包括在与所述第三互连级相邻的第四互连级处占据所述衬底的第四区域的第四金属表面，且其中所述第四区域至少部分地与所述第三区域重叠，以占据所述衬底的相同的第二重叠区域。
4.如权利要求3所述的输入/输出信号路径，其中所述第一重叠区域和第二重叠区域重叠以在电容地耦合第一输入/输出信号路径和第二输入/输出信号路径的所述第一互连级、所述第二互连级、所述第三互连级和所述第四互连级中形成垂直堆栈的特征。
5.如权利要求1所述的输入/输出信号路径，还包括穿过所述衬底的厚度并与所述输入/输出信号路径中的第三个相关的第三垂直过渡段，其中所述第三垂直过渡段包括在所述第一互连级和所述第二互连级中的一个或多个处占据所述衬底的第三区域的第三金属表面，且其中所述第三区域与所述第一区域和所述第二区域中的任一个都不重叠；以及
其中所述第二垂直过渡段还包括在与所述第一互连级和所述第二互连级中的一个或多个相邻的互连级处占据所述衬底的第四区域的第四金属表面，且其中所述第三区域和所述第四区域至少部分地重叠，以占据所述衬底的相同的第二重叠区域。
6.如权利要求5所述的输入/输出信号路径，其中所述输入/输出信号路径中的第二个和所述输入/输出信号路径中的第三个与具有攻击者-受害者关系的两个信号线相关，且其中所述第二重叠区域通过设置在所述第三金属表面和所述第四金属表面之间的介入电介质与在所述第二垂直过渡段和所述第三垂直过渡段之间的互电容耦合相关。
7.如权利要求1所述的输入/输出信号路径，其中所述第一垂直过渡段和所述第二垂直过渡段每个都包括穿过封装或印刷电路板(PCB)衬底的金属填充的通孔。
8.如权利要求7所述的输入/输出信号路径，其中所述第一金属表面包括第一通孔焊盘，且其中所述第二金属表面包括第二通孔焊盘。
9.如权利要求8所述的输入/输出信号路径，其中所述第一通孔焊盘通过金属互连电连接到占据所述衬底中的不与所述第一区域重叠的第三区域的第三通孔焊盘；
其中所述第二通孔焊盘通过金属互连电连接到占据所述衬底中的不与所述第二区域重叠的第四区域的第四通孔焊盘；以及
其中所述第三区域和第四区域重叠。
10.如权利要求9所述的输入/输出信号路径，其中所述输入/输出信号路径中的第一个包括通过金属互连电连接所述第一通孔焊盘的第一电镀通孔，且其中所述第一电镀通孔不与所述第一区域重叠；以及其中所述输入/输出信号路径中的第二个包括通过金属互连电连接所述第二通孔焊盘的第二电镀通孔，且其中所述第二电镀通孔不与所述第二区域重叠。
11.如权利要求1所述的输入/输出信号路径，其中所述输入/输出信号路径中的第一个和所述输入/输出信号路径中的第二个与具有攻击者-受害者串扰关系的两个信号线相关，且其中所述第一重叠区域通过设置在所述第一金属表面和所述第二金属表面之间的介入电介质与在所述第一垂直过渡段和所述第二垂直过渡段之间的互电容耦合相关。
12.一种集成系统，包括：
集成电路(IC)封装衬底或印刷电路板(PCB)衬底中的至少一个；以及
多个输入/输出(I/O)信号路径，还包括：
第一垂直过渡段，其穿过集成电路封装衬底或印刷电路板衬底的厚度并与所述输入/输出信号路径中的第一个相关，其中所述第一垂直过渡段包括在第一互连级处且占据所述集成电路封装衬底或印刷电路板衬底中的与所述第一垂直过渡段相邻的第一区域的第一金属表面；以及
第二垂直过渡段，其穿过所述集成电路封装衬底或印刷电路板衬底的厚度并与所述输入/输出信号路径中的第二个相关，其中所述第二垂直过渡段包括在与所述第一互连级相邻的第二互连级处占据所述集成电路封装衬底或印刷电路板衬底的第二区域的第二金属表面，且其中所述第一区域和第二区域至少部分地重叠以占据所述集成电路封装衬底或印刷电路板衬底的相同的第一重叠区域，其中所述第一垂直过渡段穿过所述集成电路封装衬底或所述印刷电路板衬底中的第一金属填充的通孔延伸，且所述第二垂直过渡段穿过所述集成电路封装衬底或所述印刷电路板衬底中的第二金属填充的通孔延伸。
13.如权利要求12所述的集成系统，其中所述第一垂直过渡段和所述第二垂直过渡段穿过集成电路封装衬底延伸；
其中所述多个输入/输出路径中的第一个还包括：
穿过所述印刷电路板衬底的厚度的第三垂直过渡段，其中所述第三垂直过渡段包括在第一印刷电路板互连级处占据所述印刷电路板衬底的第一区域的第三金属表面；以及
其中所述多个输入/输出路径中的第二个还包括：
穿过所述印刷电路板衬底的厚度的第四垂直过渡段，其中所述第四垂直过渡段包括在与所述第一印刷电路板互连级相邻的第二印刷电路板互连级处占据所述印刷电路板衬底的第二区域的第四金属表面，且其中所述第一印刷电路板区域和所述第二印刷电路板区域至少部分地重叠，以占据所述印刷电路板衬底的相同的第一重叠区域。
14.如权利要求12所述的集成系统，还包括固定到所述集成电路封装衬底的IC芯片，其中所述集成电路封装通过插座触头耦合到印刷电路板，其中所述输入/输出信号路径中的第一个和输入/输出信号路径中的第二个将用于携载具有攻击者-受害者关系的串扰通信信号，且其中所述第一重叠区域给予在所述第一垂直过渡段和所述第二垂直过渡段之间的互电容耦合，所述互电容耦合减小串扰。
15.如权利要求14所述的集成系统，其中所述IC芯片包括至少一个逻辑处理器核心，其中所述印刷电路板管理至少一个动态随机存取存储器(DRAM)，且其中所述串扰通信信号由耦合到所述DRAM的单端电路携载。
16.如权利要求14所述的集成系统，其中所述IC芯片包括至少一个无线模块，其中所述印刷电路板管理平衡-不平衡转换器，且其中所述串扰通信信号由耦合到所述平衡-不平衡转换器的差分电路携载。
17.一种制造电路的方法，所述电路用于将设置在芯片上的集成电路(IC)的第一输入/输出(I/O)通道和第二输入/输出(I/O)通道耦合到芯片外连接点，所述方法包括：
形成穿过衬底的厚度并与所述第一输入/输出通道相关的第一垂直过渡段，其中所述第一垂直过渡段包括在第一互连级处占据所述衬底的第一区域的第一金属表面；
形成穿过所述衬底的厚度并与所述第二输入/输出通道相关的第二垂直过渡段，其中所述第二垂直过渡段包括在与所述第一互连级相邻的第二互连级处占据所述衬底的第二区域的第二金属表面，且其中所述第一区域和第二区域至少部分地重叠以占据所述衬底的相同的第一重叠区域。
18.如权利要求17所述的方法，其中形成所述第一垂直过渡段和所述第二垂直过渡段包括：
形成穿过所述衬底的一对垂直堆叠的或交错的通孔，其中重叠金属区在第一通孔和第二通孔之外延伸。
19.如权利要求18所述的方法，其中所述重叠金属区占据在所述衬底的所述第一通孔与所述第二通孔之间的区域。
20.如权利要求18所述的方法，其中形成所述第一垂直过渡段还包括形成穿过所述衬底的所述第一通孔和第三垂直堆叠或交错的通孔；
其中形成所述第二垂直过渡段还包括形成穿过所述衬底的所述第二通孔和第四垂直堆叠或交错的通孔；并且
其中形成重叠金属短柱还包括形成重叠通孔焊盘，每个通孔焊盘电连接到所述第一通孔、所述第二通孔、所述第三垂直堆叠或交错的通孔或所述第四垂直堆叠或交错的通孔中的一个。
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