CN116682800B - 一种导体结构、半导体封装结构及电路板 - Google Patents
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Abstract
本发明涉及半导体封装技术领域，尤其涉及一种导体结构、半导体封装结构及电路板，所述导体结构包括两个相互平行的垂直互连导体结构，两个相互平行的垂直互连导体结构相互靠近的一侧均设置有冗余堆叠结构，所述冗余堆叠结构的任意层通过金属连接板与垂直互连导体结构连接；所述冗余堆叠结构包括至少一个冗余堆叠层，冗余堆叠结构用于产生电容，以通过所述电容抵消两个互相平行的垂直互连导体结构之间产生的远端串扰。本发明通过在两个相互平行的垂直互连导体结构相互靠近的一侧均设置有多个冗余堆叠层，冗余堆叠层使得两个垂直互连导体结构之间产生额外的电容性耦合，从而抵消信号路径上的感性耦合电流，达到有效改善远端串扰的效果。
Description
技术领域
本发明涉及半导体封装技术领域，尤其涉及一种导体结构、半导体封装结构及电路板。
背景技术
串扰是指当信号在信号线上传输时，因电磁耦合对相邻的信号线产生的不期望的电压噪声干扰，这种噪声干扰由于信号线之间的互感和互容耦合引起的，串扰包括近端串扰(Near-end cross talk，NEXT)和远端串扰(Far-end cross talk，FEXT)，沿导体中电流的流动方向，信号的输入端处产生的噪声干扰即为近端串扰，信号的输出端处产生的噪声干扰即为远端串扰，远端串扰随信号线之间的互感和互容耦合长度的增加而叠加，由于远端串扰存在这样的叠加特征，因此，相比于近端串扰，远端串扰对信号的传输过程产生的影响更加显著。
目前，传统采用的降低远端串扰方式包括减小耦合长度、减慢信号上升时间、增加信号线之间的间距和在信号线之间增加地隔离等，然而，对于减小耦合长度的方式，由于在多层电路板设计中，布局常常给定或者调整空间受限，导致信号之间的耦合长度是调整较为困难；对于减慢信号上升时间的方式，由于随着信号速率越来越高，为获得更好的信号眼图，通常需要更小的信号上升时间以获取更大的时序余量，因此，这种方式改善电路板的远端串扰效果不佳；对于增加信号线之间的间距和在信号线之间增加地隔离方式，随着半导体结构或者电路板的集成度越来越高，相邻的信号线之间的间距呈越来越小的趋势，拉开信号线之间的间距尚且较为困难，更无法设置地线进行改善；
综上，由于电路布局空间受到限制以及复杂电路系统的影响，传统采用的降低远端串扰方式都难以充分实施，使得改善的远端串扰效果有限。
发明内容
本发明提供一种导体结构、半导体封装结构及电路板，解决的技术问题是，传统降低电路板远端串扰的方式受电路布局空间受到限制以及复杂电路系统的影响，无法有效改善远端串扰。
为解决以上技术问题，本发明提供了一种导体结构、半导体封装结构及电路板。
第一方面，本发明提供了一种导体结构，包括两个相互平行的垂直互连导体结构，两个相互平行的垂直互连导体结构相互靠近的一侧均设置有冗余堆叠结构，所述冗余堆叠结构的任意层通过金属连接板与垂直互连导体结构连接；
所述冗余堆叠结构包括至少一个冗余堆叠层，冗余堆叠结构用于产生电容，以通过所述电容抵消两个互相平行的垂直互连导体结构之间产生的远端串扰。
在进一步的实施方案中，所述冗余堆叠结构对称设置于两个所述垂直互连导体结构的中心点连接线两侧且沿垂直互连导体结构的径向相对设置，以使所述冗余堆叠结构设置于两个所述垂直互连导体结构的信号传输路径之间。
在进一步的实施方案中，设置在两个所述垂直互连导体结构相对两侧的冗余堆叠结构之间具有预设冗余间隔；
所述预设冗余间隔与所述电容呈负相关。
在进一步的实施方案中，设置在两个所述垂直互连导体结构相对两侧的冗余堆叠结构之间的正对面积与所述电容呈正相关；
所述正对面积根据相对两侧的冗余堆叠结构正对区域的直径和高度确定。
在进一步的实施方案中，当冗余堆叠结构包括至少两个冗余堆叠层时，所述冗余堆叠结构中的所有所述冗余堆叠层位于同一水平面且呈直线、三角状或者菱形排列。
在进一步的实施方案中，所述冗余堆叠层包括设于内侧的冗余孔以及设于冗余金属孔外侧且间隔垂直堆叠设置的若干冗余孔盘；其中，所述冗余孔和冗余孔盘均由金属材料制成；
在任一冗余堆叠层中，沿竖直方向上，不同所述冗余孔盘的厚度相同，且相邻两个所述冗余孔盘之间的间距相等。
在进一步的实施方案中，当冗余堆叠结构包括至少两个冗余堆叠层时，相邻两个冗余堆叠层中的处于内侧的两个冗余孔相交。
在进一步的实施方案中，当冗余堆叠结构包括至少两个冗余堆叠层时，相邻两个冗余堆叠层中的处于外侧的两个冗余孔盘相交。
第二方面，本发明提供了一种半导体封装结构，所述半导体封装结构包括基底以及设置在所述基底上的如上述的导体结构。
第三方面，本发明提供了一种电路板，所述电路板包括封装基板以及设置在所述封装基板上的如上述的导体结构。
本发明提供了一种导体结构、半导体封装结构及电路板，所述导体结构包括两个相互平行的垂直互连导体结构，两个相互平行的垂直互连导体结构相互靠近的一侧均设置有冗余堆叠结构，所述冗余堆叠结构的任意层通过金属连接板与垂直互连导体结构连接；所述冗余堆叠结构包括至少一个冗余堆叠层，冗余堆叠结构用于产生电容，以通过所述电容抵消两个互相平行的垂直互连导体结构之间产生的远端串扰。与现有技术相比，本申请通过两个相互平行的垂直互连导体结构相互靠近的一侧均设置有包含至少一个冗余堆叠层的冗余堆叠结构，显著增强了信号传输路径之间产生的容性耦合，从而抵消掉信号路径上过强的感性耦合，有效改善了信号传输路径的远端串扰问题。
附图说明
图1是本发明实施例提供的导体结构示意图；
图2是本发明实施例提供的垂直互连导体结构和冗余堆叠结构整体示意图；
图3是本发明实施例提供的冗余堆叠结构局部示意图；
图4是本发明实施例提供的信号堆叠层和冗余堆叠结构的一种排列结构示意图；
图5是本发明实施例提供的信号堆叠层和冗余堆叠结构的一种排布结构排布示意图；
图6是本发明实施例提供的信号堆叠层和冗余堆叠结构的另一种排列结构示意图；
图7是本发明实施例提供的信号堆叠层和冗余堆叠结构的另一种排列结构排布示意图；
图8是本发明实施例提供的信号堆叠层与冗余堆叠结构之间通过金属连接板连接的结构示意图；
图9是本发明实施例提供的导体结构仰视示意图；
图10是本发明实施例提供的增加冗余堆叠结构前后的结构对比示意图；
图11是本发明实施例提供的增加冗余堆叠结构前后的远端串扰曲线示意图；
图12是本发明实施例提供的冗余堆叠结构包括一个冗余堆叠层的局部结构示意图；
图13是本发明实施例提供的冗余堆叠结构包括两个冗余堆叠层的局部结构示意图；
图14是本发明实施例提供的冗余堆叠结构包括三个冗余堆叠层的局部结构示意图；
图15是本发明实施例提供的半导体封装结构示意图；
图16是本发明实施例提供的电路板结构示意图。
具体实施方式
下面结合附图具体阐明本发明的实施方式，实施例的给出仅仅是为了说明目的，并不能理解为对本发明的限定，包括附图仅供参考和说明使用，不构成对本发明专利保护范围的限制，因为在不脱离本发明精神和范围基础上，可以对本发明进行许多改变。
参考图1，本发明实施例提供了一种导体结构，可应用于半导体封装结构和电路板，如图1所示，所述导体结构10包括两个相互平行的垂直互连导体结构，两个相互平行的垂直互连导体结构相互靠近的一侧均设置有冗余堆叠结构15，所述冗余堆叠结构的任意层通过金属连接板13与垂直互连导体结构连接，在本实施例中，所述垂直互连导体结构包括芯板通孔11（corevia，Plated Through Hole Via (core via)/PTH via）、芯板通孔孔盘12、信号堆叠层14、焊盘16、金属层18（metal layer），芯板通孔11的上表面形成有芯板通孔孔盘12，所述焊盘16上设置有锡球17。
所述冗余堆叠结构15包括至少一个冗余堆叠层，冗余堆叠结构用于产生电容，以通过所述电容抵消两个互相平行的垂直互连导体结构之间产生的远端串扰，在本实施例中，所述冗余堆叠结构对称设置于两个所述垂直互连导体结构的中心点连接线两侧且沿垂直互连导体结构的径向相对设置，本实施例将余堆叠结构沿垂直互连导体结构的径向相对设置，可以使所述冗余堆叠结构设置于两个所述垂直互连导体结构的信号传输路径之间，从而使多个垂直堆叠的冗余孔在信号路径结构之间产生额外的容性互感，进而抵消信号路径上的感性耦合电流。
在一个实施例中，设置在两个所述垂直互连导体结构相对两侧的冗余堆叠结构之间具有预设冗余间隔，其中，所述预设冗余间隔与所述电容呈负相关，在本实施例中，设置在两个所述垂直互连导体结构相对两侧的冗余堆叠结构相当于平板电容，当相对两侧的冗余堆叠结构之间的间隔越大，产生的电容越小，因此，本领域技术人员可以根据具体实施情况调整相对两侧的冗余堆叠结构之间的间隔，从而控制产生冗余堆叠结构之间产生的电容大小，从而抵消信号路径上的感性耦合电流，有效改善远端串扰。
在一个实施例中，设置在两个所述垂直互连导体结构相对两侧的冗余堆叠结构之间的正对面积与所述电容呈正相关，其中，所述正对面积根据相对两侧的冗余堆叠结构正对区域的直径和高度确定，在本实施例中，设置在两个所述垂直互连导体结构相对两侧的冗余堆叠结构相当于平板电容，当相对两侧的冗余堆叠结构的正对面积越大，电容越强，需要说明的是，正对面积与冗余堆叠结构正对区域的高度和直径成正比，比如：在相对两侧的冗余堆叠结构具有相同高度的情况下，若正对区域的直径长度越长，其正对面积越大，产生的电容越大，因此，本领域技术人员可以根据具体实施情况调整相对两侧的冗余堆叠结构的排列，以实现对相对两侧冗余堆叠结构的正对区域调整，从而通过调整正对区域大小控制产生冗余堆叠结构之间产生的电容大小，进而抵消信号路径上的感性耦合电流，改善远端串扰。
需要说明的是，当冗余堆叠结构包括至少两个冗余堆叠层时，所述冗余堆叠结构中的所有所述冗余堆叠层位于同一水平面，所述冗余堆叠结构中的冗余堆叠层呈直线、三角状或者菱形排列，尤其是冗余堆叠层呈直线时，在相对两侧的冗余堆叠结构具有相同高度的情况下，相对两侧的冗余堆叠结构正对区域的直径长度最长，但是由于直线排列不利于加工，且容易造成导体结构体积过大，增加成本，因此，如图13所示，本实施例优先以三角状或者菱形排列，以在降低加工成本和导体体积的情况下，改善远端串扰。
在本实施例中，所述冗余堆叠层包括设于内侧的冗余孔以及设于冗余金属孔外侧且间隔垂直堆叠设置的若干冗余孔盘；其中，所述冗余孔和冗余孔盘均由金属材料制成，在任一冗余堆叠层中，沿竖直方向上，不同所述冗余孔盘的厚度相同，且相邻两个所述冗余孔盘之间的间距相等。
本实施例设计冗余孔和冗余孔盘通过金属材料制成，使冗余堆叠层在信号路径结构之间产生额外的容性互感，进而抵消信号路径上的感性耦合电流，从而达到了改善远端串扰的效果，同时出于工艺考虑，将不同冗余孔盘之间的厚度以及相互之间的间距设置为相等，可以在保证改善远端串扰的同时，减少在加工工序，降低硬件成本。
在一个实施例中，当冗余堆叠结构包括至少两个冗余堆叠层时，相邻两个冗余堆叠层中的处于内侧的两个冗余孔相交，本实施例通过将处于内侧的两个冗余孔相交，可以使相邻两个冗余堆叠层接触，从而使冗余堆叠层相互之间接触导电，进而在信号路径结构之间产生额外的容性互感。
在另一个实施例中，当冗余堆叠结构包括至少两个冗余堆叠层时，相邻两个冗余堆叠层中的处于外侧的两个冗余孔盘相交，本实施例通过将处于外侧的两个冗余孔盘相交，可以使相邻两个冗余堆叠层接触，从而使冗余堆叠层相互之间接触导电，进而在信号路径结构之间产生额外的容性互感。
为了便于理解，在一个示例中，本实施例将对冗余堆叠层的局部构造进行具体说明，在本实施例中，如图2、图3所示，所述信号堆叠层14包括设于内侧的信号孔141以及设于信号孔外侧且间隔垂直堆叠设置的若干信号孔盘142，所述冗余堆叠层包括设于内侧的冗余孔151以及设于冗余孔外侧且间隔垂直堆叠设置的若干冗余孔盘152，在本实施例中，所述垂直互连导体结构中的孔盘厚度与所述冗余堆叠结构中的冗余孔盘厚度相同，所述垂直互连导体结构的高度与所述冗余堆叠结构的高度相同，需要说明的是，信号堆叠层和冗余堆叠层的高度根据实际互容需求构造，本发明实施例不作限制。
本实施例将冗余堆叠结构对称设置于两个信号堆叠层的中心点连接线两侧且沿信号堆叠层的径向相对设置，在实际应用过程中，为了便于加工生产，本实施例优先将信号堆叠层和冗余堆叠结构呈交替对称排列，并使所述冗余堆叠结构位于由所述信号堆叠层14形成的信号传输路径之间，如此，所述信号堆叠层和冗余堆叠结构可以共同形成菱形、十字型或者其它对称形状排列，使其在存在多个攻击线时，对受害线的综合远端串扰收益会叠加，使得远端串扰改善效果更加明显，图4、图5、图6、图7是本发明实施例提供的信号堆叠层和冗余堆叠结构的两种排列方式的结构及排布示意图。
本实施例以垂直堆叠的方式设置信号堆叠层和冗余堆叠层，不仅可以在一定程度上降低将电路对外部噪声的脆弱性，保证结构的紧凑性，而且可以减少对高速电路板布局的阻抗和串扰，需要说明的是，本实施例中的信号堆叠层与冗余堆叠结构之间通过金属连接板连接，金属连接板连接在信号堆叠层和冗余堆叠结构的任意层都可以，不局限于本实施例附图所示的连接位置。
同时本实施例优先通过呈菱形或者十字型排列的信号堆叠层和冗余堆叠层，能够显著增强信号堆叠层之间的容性耦合，以通过信号传输路径上产生的容性耦合、感性耦合以及引入的冗余堆叠层产生的容性耦合之间的干扰电流，抵消掉信号传输路径上过强的感性耦合，从而有效改善远端串扰问题，需要说明的是，本实施例提供的信号堆叠层和冗余堆叠结构相关的示意图所展示的孔径、孔间距、孔盘直径、堆叠高度、金属连接板延伸方向和冗余堆叠层环绕方向等结构参数均为示例性，不代表本发明产品的真实尺寸等结构参数，在实际应用中，本发明提供的产品的孔径、孔间距、孔盘直径、堆叠高度等参数可以根据仿真结果进行优化调整，不局限于本发明实施例。
如图8所示，所述封装基板的顶面上形成有焊盘16，所述焊盘上设置有锡球17，在本实施例中，所述信号堆叠层的上表面形成有金属层18（metal layer），所述金属层18的上表面通过增层19（Build Up Layers）连接所述焊盘16的下表面，其中，所述金属层优先采用金属铜皮连接信号堆叠层和增层，本实施过将冗余堆叠层堆叠到锡球焊盘的下方，可以在一定程度上降低在电路板pitch（间距）过小的设计中与焊盘短路的风险，避免电路板被烧坏，从而提高电路板的安全性。
对于由信号线之间的互感和互容耦合产生的干扰电流，由互容耦合产生的干扰电流通常分别向受扰线的近端和远端两个方向流动，而由互感耦合产生的干扰电流，通常从受扰线的远端流向近端，因此，本实施例在信号传输路径之间设置多个垂直堆叠的冗余堆叠层，实现对互容耦合强度的调节，即通过冗余堆叠层在信号传输路径之间产生额外的容性互感，从而使得互容耦合产生的流向受扰线远端的电流与互感耦合产生的电流相互抵消，进而改善远端串扰，图9是本发明实施例提供的在设置单个冗余堆叠层的情况下，导体结构仰视示意图，图10为增加冗余堆叠结构前后的对比示意图，图11为增加冗余堆叠结构前后的远端串扰曲线示意图，由图11可以看出，单路攻击线对于受害线远端串扰降低4dB@2GHz或者3dB@4GHz，达到了有效改善远端串扰的效果，需要说明的是，本实施例通过对冗余堆叠结构的调整优化，可以使其改善远端串扰的效果更加明显，图11只是其中一种示例性示意图。
图12、图13、图14分别为冗余堆叠结构包括一个冗余堆叠层、两个冗余堆叠层、三个冗余堆叠层的局部结构示意图，当然，本领域技术人员可以根据具体实施情况将冗余堆叠结构中的冗余堆叠层设置为更多数量，并从影响电容的因素（比如：正对面积等）以及工艺考虑，本实施例优先将所有的冗余堆叠层呈直线、三角状或者菱形排列，也可以将所有的冗余堆叠层设置为其它非规则形状，以实现对冗余堆叠结构的进一步优化，从而进一步改善远端串扰。
在一个实施例中，如图15所示，本实施例提供了一种半导体封装结构，所述半导体封装结构20包括基底21以及设置在所述基底21上的如上述的导体结构10，使用本发明实施例提供的改善远端串扰的导体结构的半导体封装结构，能够有效改善半导体封装结构中垂直互连导体结构产生的远端串扰。
在一个实施例中，如图16所示，本实施例提供了一种电路板30，所述电路板30包括封装基板31以及设置在所述封装基板上的如上述的导体结构10，使用本发明实施例提供的改善远端串扰的导体结构的电路板，可以有效改善远端串扰。
本发明实施例提供的一种导体结构、半导体封装结构及电路板，其中，所述导体结构包括两个相互平行的垂直互连导体结构，两个相互平行的垂直互连导体结构相互靠近的一侧均设置有冗余堆叠结构，冗余堆叠结构的任意层通过金属连接板与垂直互连导体结构连接；冗余堆叠结构包括至少一个冗余堆叠层，冗余堆叠结构用于产生电容，以通过所述电容抵消两个互相平行的垂直互连导体结构之间产生的远端串扰，解决了传统降低电路板远端串扰的方式受电路布局空间受到限制以及复杂电路系统的影响，无法有效改善远端串扰的问题，本发明实施例通过两个相互平行的垂直互连导体结构相互靠近的一侧均设置有多个垂直堆叠的冗余堆叠层，使得冗余堆叠层在信号传输路径之间产生额外的容性互感，从而抵消信号传输路径上的感性耦合电流，达到有效改善远端串扰的效果。
上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。
Claims (9)
1.一种导体结构，其特征在于：包括两个相互平行的垂直互连导体结构，所述垂直互连导体结构包括信号堆叠层，两个相互平行的垂直互连导体结构相互靠近的一侧均设置有冗余堆叠结构，所述冗余堆叠结构的任意层通过金属连接板与垂直互连导体结构的信号堆叠层连接，所有所述信号堆叠层和所述冗余堆叠结构呈交替对称排列且所述冗余堆叠结构位于由所述信号堆叠层形成的信号传输路径之间，所述信号堆叠层和所述冗余堆叠结构共同形成菱形或十字型；
所述冗余堆叠结构包括至少一个冗余堆叠层，所述冗余堆叠层和所述信号堆叠层均以垂直堆叠的方式设置，所述冗余堆叠层包括设于内侧的冗余孔以及设于冗余金属孔外侧且间隔垂直堆叠设置的若干冗余孔盘；冗余堆叠结构用于产生电容，通过所述电容在所述信号传输路径之间产生额外的容性互感，抵消所述信号传输路径上的感性耦合电流，进而抵消两个互相平行的垂直互连导体结构之间产生的远端串扰；
其中，设置在两个所述垂直互连导体结构相对两侧的冗余堆叠结构之间具有预设冗余间隔，所述预设冗余间隔与所述电容呈负相关；
或者，设置在两个所述垂直互连导体结构相对两侧的冗余堆叠结构之间的正对面积与所述电容呈正相关。
2.如权利要求1所述的一种导体结构，其特征在于：所述冗余堆叠结构对称设置于两个所述垂直互连导体结构的中心点连接线两侧且沿垂直互连导体结构的径向相对设置，以使所述冗余堆叠结构设置于两个所述垂直互连导体结构的信号传输路径之间。
3.如权利要求2所述的一种导体结构，其特征在于：所述正对面积根据相对两侧的冗余堆叠结构正对区域的直径和高度确定。
4.如权利要求3所述的一种导体结构，其特征在于：当冗余堆叠结构包括至少两个冗余堆叠层时，所述冗余堆叠结构中的所有所述冗余堆叠层位于同一水平面且呈直线、三角状或者菱形排列。
5.如权利要求1所述的一种导体结构，其特征在于：所述冗余孔和冗余孔盘均由金属材料制成；
在任一冗余堆叠层中，沿竖直方向上，不同所述冗余孔盘的厚度相同，且相邻两个所述冗余孔盘之间的间距相等。
6.如权利要求5所述的一种导体结构，其特征在于：当冗余堆叠结构包括至少两个冗余堆叠层时，相邻两个冗余堆叠层中的处于内侧的两个冗余孔相交。
7.如权利要求5所述的一种导体结构，其特征在于：当冗余堆叠结构包括至少两个冗余堆叠层时，相邻两个冗余堆叠层中的处于外侧的两个冗余孔盘相交。
8.一种半导体封装结构，其特征在于：所述半导体封装结构包括基底以及设置在所述基底上的如权利要求1至7任一项所述的导体结构。
9.一种电路板，其特征在于：所述电路板包括封装基板以及设置在所述封装基板上的如权利要求1至7任一项所述的导体结构。
Priority Applications (1)
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Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101154644A (zh) * | 2006-09-27 | 2008-04-02 | 国际商业机器公司 | 高速信号的电优化和结构保护的通孔结构及其制造方法 |
| US7897880B1 (en) * | 2007-12-07 | 2011-03-01 | Force 10 Networks, Inc | Inductance-tuned circuit board via crosstalk structures |
| CN104051425A (zh) * | 2013-03-13 | 2014-09-17 | 英特尔公司 | 用于减少通道串扰的耦合通孔 |
| CN107004668A (zh) * | 2014-12-18 | 2017-08-01 | 英特尔公司 | 用于串扰缓解的接地过孔群集 |
| CN215835591U (zh) * | 2021-06-29 | 2022-02-15 | 华为技术有限公司 | 印刷电路板和电子设备 |
| CN114430608A (zh) * | 2020-10-29 | 2022-05-03 | 华为技术有限公司 | 一种印制电路板及背板架构系统、通信设备 |
| CN114628356A (zh) * | 2022-03-11 | 2022-06-14 | 平头哥(上海)半导体技术有限公司 | 用于改善远端串扰的导电过孔结构 |
| CN115003008A (zh) * | 2022-05-25 | 2022-09-02 | 长鑫存储技术有限公司 | 用于改善远端串扰的导体结构、半导体封装结构和电路板 |
| CN115134997A (zh) * | 2021-03-26 | 2022-09-30 | 英特尔公司 | 用于减少串扰效应的通孔耦合结构 |
| CN115701651A (zh) * | 2021-08-02 | 2023-02-10 | 辉达公司 | 提高堆叠裸片内信号完整性的互连结构 |
-
2023
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Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101154644A (zh) * | 2006-09-27 | 2008-04-02 | 国际商业机器公司 | 高速信号的电优化和结构保护的通孔结构及其制造方法 |
| US7897880B1 (en) * | 2007-12-07 | 2011-03-01 | Force 10 Networks, Inc | Inductance-tuned circuit board via crosstalk structures |
| CN104051425A (zh) * | 2013-03-13 | 2014-09-17 | 英特尔公司 | 用于减少通道串扰的耦合通孔 |
| CN107004668A (zh) * | 2014-12-18 | 2017-08-01 | 英特尔公司 | 用于串扰缓解的接地过孔群集 |
| CN114430608A (zh) * | 2020-10-29 | 2022-05-03 | 华为技术有限公司 | 一种印制电路板及背板架构系统、通信设备 |
| CN115134997A (zh) * | 2021-03-26 | 2022-09-30 | 英特尔公司 | 用于减少串扰效应的通孔耦合结构 |
| CN215835591U (zh) * | 2021-06-29 | 2022-02-15 | 华为技术有限公司 | 印刷电路板和电子设备 |
| CN115701651A (zh) * | 2021-08-02 | 2023-02-10 | 辉达公司 | 提高堆叠裸片内信号完整性的互连结构 |
| CN114628356A (zh) * | 2022-03-11 | 2022-06-14 | 平头哥(上海)半导体技术有限公司 | 用于改善远端串扰的导电过孔结构 |
| CN115003008A (zh) * | 2022-05-25 | 2022-09-02 | 长鑫存储技术有限公司 | 用于改善远端串扰的导体结构、半导体封装结构和电路板 |
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