CN101154644A - 高速信号的电优化和结构保护的通孔结构及其制造方法 - Google Patents

高速信号的电优化和结构保护的通孔结构及其制造方法 Download PDF

Info

Publication number
CN101154644A
CN101154644A CN200710153744.7A CN200710153744A CN101154644A CN 101154644 A CN101154644 A CN 101154644A CN 200710153744 A CN200710153744 A CN 200710153744A CN 101154644 A CN101154644 A CN 101154644A
Authority
CN
China
Prior art keywords
floating
via hole
supporting member
reference planes
layered devices
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200710153744.7A
Other languages
English (en)
Inventor
保罗·M·哈维
河崎一茂
山田玄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN101154644A publication Critical patent/CN101154644A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/115Via connections; Lands around holes or via connections
    • H05K1/116Lands, clearance holes or other lay-out details concerning the surrounding of a via
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/66High-frequency adaptations
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0216Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H05K1/0219Printed shielding conductors for shielding around or between signal conductors, e.g. coplanar or coaxial printed shielding conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64Impedance arrangements
    • H01L2223/66High-frequency adaptations
    • H01L2223/6605High-frequency electrical connections
    • H01L2223/6616Vertical connections, e.g. vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/07Electric details
    • H05K2201/0776Resistance and impedance
    • H05K2201/0792Means against parasitic impedance; Means against eddy currents
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09536Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/096Vertically aligned vias, holes or stacked vias
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09718Clearance holes
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09809Coaxial layout
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4602Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明公开了一种在多层互连基底中对高速信号的电优化和结构保护的微通路孔结构。所述通路孔结构消除了触点与参考平面的重叠由此减小了通路孔电容并且因而减小了在所述通路孔结构中的阻抗失配。结果,电优化了所述通路孔结构。所述通路孔结构还包括一或多个浮置支撑构件,所述浮置支撑构件放置得接近于所述通路孔和参考平面之间的通路孔隔离区内的通路孔附近。所述浮置支撑构件在其既不与所述通路孔也不与参考平面接触的意义上是“浮置”的。因而,提供所述支撑构件不用于信号传播而仅用于结构支撑。所述浮置支撑构件可以通过一或多个微空腔结构相互连接。

Description

高速信号的电优化和结构保护的通孔结构及其制造方法
技术领域
本发明通常涉及改进的集成电路装置封装。更具体地,本发明涉及在多层互连基底中高速信号的电优化和结构保护的通孔结构、多层互连基底例如印刷电路板、多层陶瓷封装、和多层有机封装。
背景技术
当前的多层互连基底,例如多层有机封装或多层陶瓷封装,和印刷电路板(PCB)结构,在当今增加功能的要求,例如信号、电源和/或地,则需要一或多个外部导电层,例如电路和/或在其上安装元件的焊盘。为了提供元件和多层互连基底的导电电路之间的有效互连,采用了贯穿孔的应用,其中几个这样的孔贯穿多层互连基底并且以选择的方式电连接到内部和外部的导电元件。这样的孔典型地包括导体,例如铜,该导体可以填充或至少层叠该孔。导体还接触多层互连基底的所选层的电路和焊盘,所述基底也典型地由铜材料形成。
这里使用的术语“通孔”或简单地“孔”意味着包括导电和不导电的孔,可以延伸完全贯穿多层互连基底,或仅部分贯穿所述基底,包括在两个或多个内部层之间而不被暴露于外部的所述基底。这样的“通孔”或“孔”在本领域中经常被称为“通路孔”,因而此后在本描述中将使用术语“通路孔”。
在现代多层互连基底技术中,通路孔结构中典型地存在的问题是在传输线和通路孔结构之间的阻抗失配。这样的失配的出现归因于后述的通路孔结构中的电容效应。这样的阻抗失配引起信号不可以通过通路孔结构正确地传播。在阻抗失配较大的通路孔结构部分信号反射较大而在阻抗失配较小的通路孔结构部分信号反射较小。因而,重要的是尽可能地匹配跨过通路孔结构的阻抗,即在容许误差之内。
图1A和1B是在多层互连基底内的已知的通路孔布置的典型截面图,多层互连基底例如为印刷电路板、多层有机封装、或多层陶瓷封装。在该通路孔布置中,如此后将参考图1A和1B所讨论的,存在明显的阻抗失配。
如在图1A中所示出的,多层互连基底100包括多层110-170和贯穿各个层的通路孔结构180。层140是多层互连基底100的芯层,层110-130和150-170是构造层。在多层互连基底100的外表面上提供球栅阵列(BGA)焊盘190。
如在图1A中所示,层110-130是信号层,或信号平面,其中可以提供信号传输线。层150-170是提供电压或接地连接的参考层或参考平面。典型地,层150-170在电压和接地参考平面之间交替。通路孔结构180包括提供于各层的多个微通路孔182和镀覆通孔(PTH)184。微通路孔182相互连接并且连接到PTH 184,由此提供多层互连基底100的一层至另一层的导电路径。信号传输线195可以布置得与通路孔结构180接触,由此允许信号从多层互连结构基底100的一层传递到另一层或经由BGA焊盘190传递到外部安装的集成电路装置。BGA焊盘是必须的大的特征,以容纳作为IC封装和下一级电路之间的互连的大焊料球,下一级电路典型地是印刷电路板。
现在参考图1B,图1B提供了示出传统通路孔结构的简化截面图以说明结构对通路孔阻抗的效应。如在图1B中所示出的,信号电流沿信号传输线195并且通过通路孔结构180至BGA焊盘190传输。通路孔结构180具有电感Lvia。另外,由于BGA焊盘190与一或多个参考平面例如电压和/或接地层或平面重叠,通路孔结构180具有电容Cvia。可以使用下列关系式计算通路孔结构180的阻抗:
Zvia=sqrt(Lvia/Cvia)
其中Zvia是通路孔结构180的阻抗,Lvia是通过通路孔结构180的总电感,并且Cvia是通路孔结构180和参考平面之间的总电容。
Lvia的值由信号对接地通路孔间距决定。Cvia值主要由BGA焊盘190和参考平面之间的重叠面积决定。Cvia可以使用下列关系式近似:
Cvia≈ε(S/d)
其中ε是介电常数,d是BGA焊盘190和参考平面之间的电介质厚度,并且S是BGA焊盘190和参考平面之间的重叠面积。
在图1A和1B中的通路孔结构180对于通路孔Zvia的阻抗值具有显著的失配。例如,如果目标阻抗值是100ohms,该阻抗值可以在信号传输线195实现,因为在该点上在通路孔结构180中具有最小的电容效应。但是,在BGA焊盘190,由于BGA焊盘190和参考平面170之间的电容效应,即Cvia,使用对Zvia的以上方程,因为在通路孔结构180内的该点上电容较大,所以阻抗明显较小。因而,通路孔结构180的阻抗存在的失配引起在结构的某些点的反射比在其它点反射大。
从上面可以看出可以通过控制BGA焊盘190和参考平面之间的重叠量即控制重叠面积S,因而控制电容Cvia,从而控制通路孔阻抗Zvia。通过减小电容Cvia,减小了阻抗Zvia的失配。
为了控制通路孔阻抗Zvia,并且由此减小阻抗的失配,研发了替代的通路孔结构以最小化BGA焊盘和参考平面之间的重叠面积。图2是示出该已知替代通路孔结构的典型图。如在图2中所示出的,通路孔结构基本与在图1A中示出的结构相同,只是在参考平面250-270,即接地和电压参考平面和BGA焊盘290之间提供了大的隔离孔(clearance hole)。结果,在焊盘290和参考平面270之间没有重叠,并且因而减小了通路孔电容Cvia。
但是,在该替代通路孔结构中存在的问题是由于没有提供了金属材料的的大的介电材料区202和205,所以结构在机械上变弱。在图1A中所示出的结构中,因为存在金属结构即BGA焊盘190和金属参考层150-170的重叠,所以相对于可以施加在多层互连基底100上的力,结构在机械上强,例如当将外部集成电路装置与BGA焊盘190接触放置和/或将多层互连基底190放置在印刷电路板上时。另外,BGA焊盘190的结构稳定性是非常重要的,因为来自封装和电路板之间的互连的热循环的大多数机械力来自位于该连接点的上BGA球。但是,对于在图2中所示出的替代结构,在区202和205中金属的缺少使得当力施加到多层互连结构200时,整个结构易于断裂。
发明内容
示例实施例提供了多层互连基底内高速信号的电优化和结构保护的通路孔结构,例如印刷电路板(PCB)、多层有机(MLO)封装、多层陶瓷(MLC)封装C等。根据示例实施例的通路孔结构消除了球栅阵列BGA焊盘和参考平面之间的重叠,由此减小了通路孔电容并且因而减小了在通路孔结构中的阻抗失配。结果,电优化了通路孔结构。
通路孔结构还包括放置于通路孔附近的一或多个浮置支撑构件。这些浮置支撑构件可以提供于通路孔和参考平面之间的通路孔隔离区内。浮置支撑构件在其即不与通路孔也不与参考平面电接触的意义上是“浮置”的。因而,浮置支撑构件不提供信号传播的作用而仅起结构支撑的作用。
浮置支撑构件,在一示例实施例中,可以提供为例如一或多个环绕通路孔的金属材料圆形环。作为替代,可以使用其它类型的材料制造一或多个浮置支撑构件,尽管制造工艺可以比传统制造工艺更为困难。例如,可以使用任何具有与例如铜的金属材料的热膨胀系数相似的非金属材料制造浮置支撑构件。在一示例实施例中,浮置支撑构件包括多个环绕通路孔的金属环,各个金属环提供于多层互连基底的不同的层上。在这样的实施例中,可以提供平行于多层互连基底的参考平面的浮置支撑结构。
在提供了多浮置支撑结构的示例实施例中,浮置支撑构件可以使用一或多个浮置微通路孔结构而连接到相邻的浮置支撑构件。浮置微通路孔,与浮置支撑构件一样,在其不与信号传播或参考平面连接的意义上是“浮置”的,因而不提供信号传播的作用。相反,因为浮置微通路孔连接浮置支撑构件,所以浮置微通路孔在平行于参考平面的方向上和在垂直于参考平面的方向上提供附加的结构支撑。浮置支撑构件主要在垂直于参考平面的方向上提供附加的结构支撑。
在一示例实施例中,提供了一多层装置,包括至少一参考平面、连接多层装置中的至少一层与多层装置中的至少另一层的通路孔、和在多层装置的通路孔隔离区内提供的至少一浮置支撑构件。通路孔隔离区是通路孔和参考平面之间的区,其中该通路孔不与该至少一参考平面接触。该通路孔隔离区可以包括介电材料。浮置支撑构件可以不与通路孔或至少一参考平面电连接。
至少一浮置支撑构件可以具有环形配置。至少一浮置支撑构件可以环绕通路孔。此外,至少一浮置支撑构件可以包括多个通过一或多个浮置微通路孔结构连接的浮置支撑构件。此外,至少一浮置支撑构件可以使用结构刚性的材料制造,例如金属材料等。
多层装置还可以包括提供于多层装置一表面上的触点。在多层装置中,其中在触点和至少一参考平面之间存在基本为零的电容效应。触点相对于至少一参考平面定位使得触点与至少一参考平面基本上零重叠。
多层装置可以是多层有机(MLO)封装、多层陶瓷(MLC)封装、或印刷电路板(PCB)之一。至少一浮置支撑构件在通路孔隔离区内可以提供对抗施加到多层装置的外力的结构支撑。
在又一示意的实施例中,提供了一种多层装置的制造方法。所述方法可以包括提供至少一参考平面、提供连接多层装置中的至少一层与多层装置中的至少另一层的通路孔、并且提供在通路孔隔离区内提供的至少一浮置支撑构件。通路孔隔离区是通路孔和参考平面之间的区,其中至少一通路孔不与至少一参考平面接触。该通路孔隔离区可以包括介电材料。浮置支撑构件可以不与通路孔或至少一参考平面电连接。
至少一浮置支撑构件可以具有环形配置。至少一浮置支撑构件可以环绕通路孔。此外,至少一浮置支撑构件可以包括多个通过一或多个浮置微通路孔结构连接的浮置支撑构件。此外,至少一浮置支撑构件可以使用结构刚性的材料制造,例如金属材料等。
多层装置还可以包括提供于多层装置一表面上的触点。在多层装置中,其中在触点和至少一参考平面之间存在基本为零的电容效应。触点相对于至少一参考平面定位使得触点与至少一参考平面基本上零重叠。
多层装置可以是多层有机(MLO)封装、多层陶瓷(MLC)封装、或印刷电路板(PCB)之一。至少一浮置支撑构件在通路孔隔离区内可以提供对抗施加到多层装置的外力的结构支撑。
对于本领域的普通技术人员,参考下列对本发明典型实施例的详细描述,本发明的这些和其它特征和优点将变得更为显见。
附图说明
通过结合附图阅读下列对示例实施例的详细描述将更容易理解本发明及其应用的优选模式和进一步的目标和优点,其中:
图1A和1B是已知的多层互连基底中通路孔布置的典型截面图;
图2是示出替代的已知多层互连基底的通路孔布置的典型图,其中减小了阻抗失配;
图3A和3B是示出根据本发明一示例实施例的通路孔结构的典型截面图;
图4是根据本发明一示例实施例的通路孔结构的立体图;并且
图5是示出绘制了在上述图1-4中示出的各种通路孔结构的阻抗对比的曲线图的图。
具体实施方式
示例实施例提供了电优化和结构保护的通路孔结构。此后描述的通路孔结构和通路孔结构的制造方法可以用于制造集成电路芯片、多层有机(MLO)封装、多层陶瓷(MLC)封装、印刷电路板(PCB),或使用通路孔结构来电连接装置的层的其它装置。为了下列示例实施例的描述,假定采用具有MLO封装的通路孔结构。但是,这里描述的相同结构可以与任何多层互连基底一起使用而不仅局限于MLO封装。
尽管下列示例实施例的描述将参照具体的结构元件,但是应当所述理解结构元件及其配置仅是示意性的。可以进行许多对于示例实施例的改进而不偏离本发明的精神和范围。
例如,下列描述将参考球栅阵列(BGA)焊盘作为将通路孔结构与外部装置电连接的触点,但是本发明并不仅局限于此。而是任何适合于具体实施例的触点都可以与本发明的通路孔结构一起使用。如同本领域的普通技术人员所显见的,就在此提供的描述而言,可以进行其它的改进而不偏离本发明的精神和范围。
图3A和3B是示出根据一示例实施例的通路孔结构的典型截面图。图3A是绘制出根据一示例实施例的通路孔结构的结构布置的详细截面图而图3B是示出当与已知通路孔结构对比时通路孔结构的电特性的差别用的通路孔结构的简化截面图。
如同在图3A中所示出的,根据一示例实施例的通路孔结构395包括提供于各个构造层320、325、330、350、355和360内的多个微通路孔310。镀覆通孔(PTH)315提供于芯层340内。通路孔结构395连接在多层装置300的第一表面302上的信号传输线和在多层装置300的第二表面上的触点370。在一典型实施例中,触点370是球栅阵列(BGA)焊盘370。
构造层320、325和330提供基底,在其上提供具有信号传输线的信号平面322、328、332和338。构造层350、355和360提供基底,在其上可以提供电压和接地参考平面352、358、362和368。在现有技术中这样的层是已知的。
与对于图1A和1B中描述的通路孔结构相反,在图3A中示出的通路孔结构不具有任何触点370例如BGA焊盘370与参考平面352、358、362和368的重叠。而是,在具有宽度或直径大于触点370的宽度或直径的导电参考平面352、358和362内提供“孔”并且可以以介电材料填充。结果,在通路孔结构395和参考平面352、358、362和368之间产生包括介电材料的通路孔隔离区,如同用在图3A中的虚线包围的区所代表。
除了介电材料之外,可以在导电参考平面352、358和362中产生的该“孔”内提供一或多个浮置支撑构件380、385和390。一或多个浮置支撑构件380、385和390可以还具有一或多个相关的浮置微通路孔结构382、388、392和398。在绘制出的实例中,这些支撑构件和微通路孔结构提供于触点370的宽度或直径之内,但是不需要这样的布置。
在本说明书中,术语“浮置”的含义是元件不与结构中的其它元件电连接。因而,例如,浮置支撑构件380、385和390和浮置微通路孔结构382、388、392和398在所述实例中既不电连接到信号产生通路孔结构395也不电连接到参考平面352、358和362。
浮置支撑构件380、385和390,以及浮置微通路孔结构382、388、392和398,可以由任何可以对在导电参考平面352、358和362内产生的孔中的介电材料提供支撑的合适的结构刚性材料制成。在一示例实施例中,这样的合适的材料可以是金属材料,例如铜等。作为替代,其它类型的材料可以用于制造一或多个浮置支撑构件,即使制造工艺可以比传统制造工艺更为困难。例如,可以使用任何具有与例如铜的金属材料的热膨胀系数相似的非金属材料制造浮置支撑构件而不偏离本发明的精神和范围。
在所述实例中,提供了浮置支撑构件380、385和390作为环绕信号传输通路孔结构395的环。尽管在示例实施例中采用了环形结构,但是本发明并不局限于这样的配置。而是浮置支撑构件可以具有确定适于具体实施例的任何配置。例如,可以使用其它的几何形状配置,例如六边形配置而不偏离本发明的精神和范围。此外,各个浮置支撑构件可以不是集成的一片而可以是多片浮置材料,例如两片半月形浮置片或部件。
此外,浮置支撑结构可以根据具体的实施而具有不同的宽度和厚度。整个多层结构的最终坚固性可以主要由填充以浮置支撑结构的通路孔隔离区的部分所决定。
浮置支撑构件380、385和390对于在参考平面352、358和362内产生的孔内的介电材料区提供刚性。因而,当外力施加到所述多层装置时,浮置支撑构件380、385和390可以吸收该外部施加的力并且避免介电材料的断裂。用这种方式,在图3A中绘制的通路孔结构可以实现与在上面的图1A和图1B中所示出的结构相似的坚固性,而没有后述的阻抗失配的负效应。
参考图3B,具有示例实施例的通路孔结构,而不是图1A和1B的结构中由于BGA焊盘和参考平面的重叠而产生的相对较大的通路孔电容Cvia效应,示例实施例的结构具有由于浮置支撑构件380、385和390和浮置微通路孔结构382、388、392和398的存在的通路孔结构395和参考平面360之间的相对较小的通路孔电容Cvia’影响。由于在通路孔结构395内该相对较小的电容影响,最小化了通过通路孔结构395的阻抗失配。结果,由于通路孔结构395和参考平面之间的大的通路孔隔离,通路孔结构395被电优化,并且由于附加的浮置支撑构件380、385和390以及浮置微通路孔结构382、388、392和398的刚性材料而在结构上坚固。
图4是根据本发明一示例实施例的通路孔结构的立体图。图4的立体图示出了根据本发明一示例实施例的浮置支撑构件的环形配置。在所述实例中,以环绕通路孔结构420的环形配置提供了3个浮置支撑构件410-414,通路孔结构420经由BGA焊盘416连接多层结构400的信号层内的信号传输线至BGA元件440。为了更容易看到通路孔结构,在图4中未示出多层。浮置支撑构件410-414使用浮置微通路孔结构460-466连接到相邻的浮置支撑构件。
示出的在浮置支撑构件410-414周围的外环450代表在用介电材料填充的参考平面中产生的“孔”。如在图4中所示出的,浮置支撑构件410-414和浮置微通路孔结构460-466提供于“孔”450的区之内。即“孔”具有比环形浮置支撑构件410-416的直径大的直径。因而,浮置支撑构件410-414和浮置微通路孔结构460-466在“孔”区内提供附加的结构支撑,在孔区内介电材料可以在结构上相对较弱。
应当理解尽管图3A-3B和图4示出了通路孔布置,其中存在3个浮置支撑构件,但是本发明不仅局限于浮置支撑构的任何具体件数。优选浮置支撑构件数等于在整个装置内提供的参考平面数,但是本发明并不局限于此。而是可以使用任何数量的浮置支撑构件和浮置微通路孔结构而不偏离本发明的精神和范围。
图5是示出绘制了在上述图1-4中示出的各种通路孔结构的阻抗对比的曲线图的图。在图5的曲线图中设定通路孔结构的目标阻抗是100ohm,尽管这仅是示例性的并且不旨在限制本发明。
曲线图的各曲线示出了对于各个已知通路孔结构和根据示例实施例的通路孔结构对于时间的目标阻抗的偏差。曲线510代表在图1A和1B中示出的传统通路孔结构。曲线530代表在图2中所示出的没有BGA焊盘和参考平面重叠的传统通路孔结构。曲线520代表根据在此提出的示例实施例的通路孔结构。
如同在图5中所示出的,传统通路孔结构,即曲线510,提供了与目标阻抗的最大的偏差。没有BGA焊盘和参考平面重叠的传统通路孔结构,即曲线530,提供与目标阻抗最小的偏差。根据示例实施例的通路孔结构,即曲线520提供了与由曲线530所代表的没有重叠的传统通路孔结构近似的目标阻抗偏差。示例实施例的通路孔结构的阻抗偏差比没有重叠的传统通路孔结构(曲线530)的阻抗偏差稍大但是显著地小于传统通路孔结构(曲线510)。此外,已经确定示例实施例的通路孔结构接近与没有重叠的传统通路孔结构相同的s参数,即测量功率的反射和衰减的参数。因而,示例实施例的通路孔结构提供传统通路孔结构的结构支撑同时实现接近没有重叠的传统通路孔结构的与目标阻抗的阻抗偏差。
可以使用任何已知或后续研发的制造工艺来结合示例实施例的通路孔结构而制造多层装置,例如多层有机(MLO)封装、多层陶瓷(MLC)封装、印刷电路板(PCB)等。仅作为一实例,下面是可以用于生产例如上述结构的可能的制造方法。应当理解这仅是一典型的制造方法并且对该方法可以进行许多改进而不偏离本发明的精神和范围。
在一种已知的多层陶瓷封装制造工艺中,所述工艺包括:形成生或未焙烧的陶瓷层或片、形成导电浆料,在生陶瓷片上丝网印刷导电浆料,和将陶瓷片层叠、层压和烧制为最终的多层陶瓷结构。这些普通的工艺是该领域中已知的并且例如在授予Park的美国专利No.2,966,719中描述。
陶瓷生片通过称量合适比例的陶瓷粉末和玻璃料并且通过球磨或其它研磨技术混合颗粒而形成。随后在球磨机上将包括热塑树脂、可塑剂和溶剂的有机粘合剂与陶瓷和玻璃粉末混合搅拌。通过挤压或流延将浆料或浆浇铸成带的形式。随后浇铸片允许干燥掉粘合剂系统中的溶剂成份。在带完全干燥之后,切割为工作毛坯或片。
配准孔与在工作毛坯上选择性地打出的通路孔一起在毛坯内形成。通路孔最终被填充以导电组分以允许在多层互连基底内层与层的电连接。浮置支撑构件和浮置微通路孔结构可以通过电路化工艺的方式形成于围绕通路孔的区内,电路化工艺例如光刻蚀刻等,例如用于PCB、MLO封装等的形成。
多层互连基底中的布线层可以设计为层叠的三层配置,信号布线夹在上和下参考平面(典型地以vdd/gnd极性交替)之间。这些参考结构可以以规则的栅格结构形成网状从而允许信号和电源线的互连。该三层结构由允许高速信号传播的受控阻抗环境。
上述通路孔结构和通路孔结构的制造方法可以用于制造集成电路芯片、多层有机封装、多层陶瓷封装、印刷电路板,或任何使用通路孔结构电连接装置的层的其它装置。在集成电路芯片的情形,所得的集成电路芯片可以由制造商以原料晶片形式(即具有多个未封装的芯片的单个晶片)、以裸芯片,或以封装的形式而分派。在后者的情形,芯片安装在单芯片封装(例如塑料载体,具有固定在母板或其它较高级的载体上的引脚)内,或安装在多芯片封装(例如具有表面互连和埋藏互连之一或两者都具有的有机载体)内。在任何的情形,芯片随后与其它的芯片、分立电路元件、和/或作为比如母板的(a)中间产品的或(b)终端产品的任一部分的其它信号处理装置集成。终端产品可以是包括集成电路芯片的任何产品,范围从玩具和其它低端应用至具有显示器、键盘或其它输入装置,和中央处理器的先进的计算机。此外,其中提供了集成电路芯片的终端产品可以包括游戏机、游戏终端、手持计算装置、个人数字助理、通讯装置,例如无线电话等,膝上计算装置,桌上计算装置,服务器计算装置,或任何其它计算装置。
本发明的说明书是为了说明和描述的目的,不旨在以所公开的形式穷举和限制本发明。对本领域的普通技术人员许多改进和变更是显见的。选择和描述实施例以便最佳地解释本发明的原理、实际应用,并且以适于所考虑的具体应用的具有各种改进的各种实施例,使得本领域的其它普通技术人员理解本发明。

Claims (20)

1.一种多层装置,包括:
至少一参考平面;
连接在多层装置中的至少一层与在所述多层装置中的至少另一层的通路孔,其中所述通路孔具有在所述通路孔和至少一参考平面之间的通路孔隔离区,使得所述通路孔不与所述至少一参考平面接触,所述通路孔隔离区包括介电材料;和
在所述通路孔隔离区内提供的至少一浮置支撑构件,其中所述浮置支撑构件不与所述通路孔或至少一参考平面电连接。
2.根据权利要求1的多层装置,其中所述至少一浮置支撑构件具有环形配置,并且其中至少一浮置支撑构件环绕所述通路孔。
3.根据权利要求1的多层装置,其中所述至少一浮置支撑构件包括通过一或多个浮置微通路孔结构连接的多个浮置支撑构件。
4.根据权利要求1的多层装置,其中所述至少一浮置支撑构件使用结构刚性的材料制造。
5.根据权利要求1的多层装置,其中所述至少一浮置支撑构件使用金属材料制造。
6.根据权利要求1的多层装置,还包括提供于所述多层装置一表面上的触点。
7.根据权利要求6的多层装置,其中在所述触点和至少一参考平面之间存在基本为零的电容效应。
8.根据权利要求6的多层装置,其中所述触点相对于所述至少一参考平面定位使得所述触点与至少一参考平面基本上零重叠。
9.根据权利要求1的多层装置,其中所述多层装置是多层有机MLO封装、多层陶瓷MLC封装、或印刷电路板PCB之一。
10.根据权利要求1的多层装置,其中所述至少一浮置支撑构件在通路孔隔离区内提供了对抗施加到所述多层装置的外力的结构支撑。
11.一种多层装置的制造方法,包括
提供至少一参考平面;
提供连接在多层装置中的至少一层与在所述多层装置中的至少另一层的通路孔,其中所述通路孔具有在所述通路孔和至少一参考平面之间的通路孔隔离区,使得所述通路孔不与所述至少一参考平面接触,所述通路孔隔离区包括介电材料;并且
提供在所述通路孔隔离区内提供的至少一浮置支撑构件,其中所述浮置支撑构件不与所述通路孔或至少一参考平面电连接。
12.根据权利要求11的方法,其中所述至少一浮置支撑构件具有环形配置,并且其中至少一浮置支撑构件环绕所述通路孔。
13.根据权利要求11的方法,其中所述至少一浮置支撑构件包括通过一或多个浮置微通路孔结构连接的多个浮置支撑构件。
14.根据权利要求11的方法,其中所述至少一浮置支撑构件使用结构刚性的材料制造。
15.根据权利要求11的方法,其中所述至少一浮置支撑构件使用金属材料制造。
16.根据权利要求11的方法,还包括提供于所述多层装置一表面上的触点。
17.根据权利要求16的方法,其中在所述触点和至少一参考平面之间存在基本为零的电容效应。
18.根据权利要求16的方法,其中所述触点相对于所述至少一参考平面定位使得所述触点与至少一参考平面基本上零重叠。
19.根据权利要求11的方法,其中所述多层装置是多层有机MLO封装、多层陶瓷MLC封装、或印刷电路板PCB之一。
20.根据权利要求11的方法,其中所述至少一浮置支撑构件在通路孔隔离区内提供了对抗施加到所述多层装置的外力的结构支撑。
CN200710153744.7A 2006-09-27 2007-09-14 高速信号的电优化和结构保护的通孔结构及其制造方法 Pending CN101154644A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/535,700 US7687391B2 (en) 2006-09-27 2006-09-27 Electrically optimized and structurally protected via structure for high speed signals
US11/535,700 2006-09-27

Publications (1)

Publication Number Publication Date
CN101154644A true CN101154644A (zh) 2008-04-02

Family

ID=39247065

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200710153744.7A Pending CN101154644A (zh) 2006-09-27 2007-09-14 高速信号的电优化和结构保护的通孔结构及其制造方法

Country Status (2)

Country Link
US (2) US7687391B2 (zh)
CN (1) CN101154644A (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108770186A (zh) * 2018-05-25 2018-11-06 联合汽车电子有限公司 电压隔离电路及电子装置
CN111009503A (zh) * 2018-10-04 2020-04-14 力成科技股份有限公司 多层封装基板
US10892238B2 (en) 2019-03-21 2021-01-12 Global Unichip Corporation Circuit structure and chip package
CN112885811A (zh) * 2019-11-29 2021-06-01 联发科技股份有限公司 多层基板的垂直互连结构
JP2022545023A (ja) * 2019-09-16 2022-10-24 中興通訊股▲ふん▼有限公司 回路板
WO2023000464A1 (zh) * 2021-07-20 2023-01-26 长鑫存储技术有限公司 半导体结构
CN116682800B (zh) * 2023-06-08 2024-02-23 合芯科技有限公司 一种导体结构、半导体封装结构及电路板

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7649265B2 (en) * 2006-09-29 2010-01-19 Intel Corporation Micro-via structure design for high performance integrated circuits
JP5207659B2 (ja) * 2007-05-22 2013-06-12 キヤノン株式会社 半導体装置
US7897880B1 (en) * 2007-12-07 2011-03-01 Force 10 Networks, Inc Inductance-tuned circuit board via crosstalk structures
US8143976B2 (en) 2009-10-27 2012-03-27 Xilinx, Inc. High impedance electrical connection via
JP2013247307A (ja) * 2012-05-29 2013-12-09 Kyocer Slc Technologies Corp 配線基板
WO2014069061A1 (ja) * 2012-10-31 2014-05-08 株式会社村田製作所 高周波信号線路及びその製造方法
US10103054B2 (en) * 2013-03-13 2018-10-16 Intel Corporation Coupled vias for channel cross-talk reduction
WO2015122203A1 (ja) * 2014-02-12 2015-08-20 株式会社村田製作所 プリント基板
CN109945809B (zh) * 2019-02-26 2020-09-04 清华大学 一种用于多叶光栅系统的插接式位置传感装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2966719A (en) 1954-06-15 1961-01-03 American Lava Corp Manufacture of ceramics
JP2004153015A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置及びその製造方法
JP2004253738A (ja) * 2003-02-21 2004-09-09 Toshiba Corp パッケージ基板及びフリップチップ型半導体装置
TWI251920B (en) * 2003-10-17 2006-03-21 Phoenix Prec Technology Corp Circuit barrier structure of semiconductor package substrate and method for fabricating the same
JP4606776B2 (ja) * 2004-05-28 2011-01-05 ルネサスエレクトロニクス株式会社 半導体装置
TWI290014B (en) 2004-09-30 2007-11-11 Via Tech Inc Signal transmission structure and circuit substrate thereof

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108770186A (zh) * 2018-05-25 2018-11-06 联合汽车电子有限公司 电压隔离电路及电子装置
CN108770186B (zh) * 2018-05-25 2020-10-23 联合汽车电子有限公司 电压隔离电路及电子装置
CN111009503A (zh) * 2018-10-04 2020-04-14 力成科技股份有限公司 多层封装基板
CN111009503B (zh) * 2018-10-04 2021-07-30 力成科技股份有限公司 多层封装基板
US10892238B2 (en) 2019-03-21 2021-01-12 Global Unichip Corporation Circuit structure and chip package
JP2022545023A (ja) * 2019-09-16 2022-10-24 中興通訊股▲ふん▼有限公司 回路板
US11696399B2 (en) 2019-09-16 2023-07-04 Zte Corporation Circuit board
JP7353467B2 (ja) 2019-09-16 2023-09-29 中興通訊股▲ふん▼有限公司 回路板
CN112885811A (zh) * 2019-11-29 2021-06-01 联发科技股份有限公司 多层基板的垂直互连结构
WO2023000464A1 (zh) * 2021-07-20 2023-01-26 长鑫存储技术有限公司 半导体结构
CN116682800B (zh) * 2023-06-08 2024-02-23 合芯科技有限公司 一种导体结构、半导体封装结构及电路板

Also Published As

Publication number Publication date
US20080073796A1 (en) 2008-03-27
US7911049B2 (en) 2011-03-22
US20080272862A1 (en) 2008-11-06
US7687391B2 (en) 2010-03-30

Similar Documents

Publication Publication Date Title
CN101154644A (zh) 高速信号的电优化和结构保护的通孔结构及其制造方法
US7394027B2 (en) Multi-layer printed circuit board comprising a through connection for high frequency applications
US5530288A (en) Passive interposer including at least one passive electronic component
US6281446B1 (en) Multi-layered circuit board and method of manufacturing the same
US8373073B2 (en) Wiring board and method for manufacturing the same
US7754538B2 (en) Packaging substrate structure with electronic components embedded therein and method for manufacturing the same
US20130153266A1 (en) Printed circuit board and method of manufacturing the same
US6528734B2 (en) Semiconductor device and process for fabricating the same
US8785789B2 (en) Printed circuit board and method for manufacturing the same
US20140084955A1 (en) Fine pitch interposer structure
WO2006036282A1 (en) Circuit board assembly with reduced capacitive coupling
US8436463B2 (en) Packaging substrate structure with electronic component embedded therein and method for manufacture of the same
KR101586495B1 (ko) 인터포저 및 집적회로 칩 내장 인쇄회로기판
US20060097370A1 (en) Stepped integrated circuit packaging and mounting
CN107027238B (zh) 包括铜填充多径激光钻孔的元件载体
TWI520289B (zh) 三維波導元件
JP3408590B2 (ja) 多層プリント基板の配線構造
JP2014183085A (ja) マルチチップモジュール用基板、マルチチップモジュール用多層配線基板、マルチチップモジュール及びマルチチップ多層配線モジュール
KR101454080B1 (ko) 인쇄회로기판 및 인쇄회로기판 제조 방법
CN218957728U (zh) 一种封装基板及电子封装
CN113567838A (zh) 一种基于转接板的电路测试结构及其制备方法
KR102069623B1 (ko) 임피던스 조절용 패드 및 그를 구비한 기판
US20130081868A1 (en) Printed circuit board
CN116053251A (zh) 封装结构、芯片、电子设备及芯片封装方法
CN116053252A (zh) 一种封装基板及电子封装

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Open date: 20080402