JP4606776B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4606776B2
JP4606776B2 JP2004159589A JP2004159589A JP4606776B2 JP 4606776 B2 JP4606776 B2 JP 4606776B2 JP 2004159589 A JP2004159589 A JP 2004159589A JP 2004159589 A JP2004159589 A JP 2004159589A JP 4606776 B2 JP4606776 B2 JP 4606776B2
Authority
JP
Japan
Prior art keywords
conductor
signal line
layer
ball pad
ball
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004159589A
Other languages
English (en)
Other versions
JP2005340636A (ja
Inventor
正樹 渡辺
和之 中川
伸治 馬場
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2004159589A priority Critical patent/JP4606776B2/ja
Publication of JP2005340636A publication Critical patent/JP2005340636A/ja
Application granted granted Critical
Publication of JP4606776B2 publication Critical patent/JP4606776B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

この発明は多層配線基板及び半導体装置に関するものである。
従来の高周波用半導体パッケージ等では、高速信号を伝送する場合に、信号線の特性インピーダンスの制御や、電源/グランド導体のインダクタンスの低減のため、電源/グランド導体（Ｖ／Ｇプレーン）をパッケージ基板内に設けている。
図１９は、ボールグリッドアレイ型の一般的な半導体パッケージの構造を示す断面図である。一般にボールグリッドアレイ型の半導体パッケージは、図１９に示すように、下面にボール１１を配列した多層配線基板１０１の上に、接着剤１０８で接着したリング１０２を挟んで、ヒートスプレッダー１０３を載せている。その内部には、半導体チップ１０４をバンプ１０５を介して積層基板１０１の上面に接続し、半導体チップ１０４の上面は放熱性樹脂１０６によりヒートスプレッダー１０３に連結し、かつ半導体チップ１０４を積層基板１０１の上面にアンダーフィル樹脂１０７により封着し、ボールグリッド型の半導体パッケージ１０９を構成している。
図２０は、図１９に示した多層配線基板１０１について、一つのボール１１の両側を含む部分の断面図を示したものである。また、図２１は図２０に対応した基板部分の平面分解図である。図２０の断面図からわかるように、多層配線基板１０１は絶縁層３１の中に六つの導体層、即ち導体第一層１（導体層１と略称する）、導体第二層２（導体層２と略称する）、導体第三層３（導体層３と略称する）、導体第四層４（導体層４と略称する）、導体第五層５（導体層５と略称する）、導体第六層６（導体層６と略称する）を積層して構成されている。
導体層１では、図２１（１）を参照して、全体が電源/グランド導体２１の層になっている。導体層２では、図２１（２）を参照して、電源/グランド導体２１の一部を切り欠いて図面の右側へ信号線２３が伸びている。導体層３および導体層４では、図２１（３）、（４）を参照して、中央部のリング状の信号線２３の周りを電源/グランド導体２１が囲んでいる。導体層５では、図２１（５）を参照して、図面の中央から右側にややかたよった位置の信号線２３の周りを電源/グランド導体２１が囲んでいる。導体層６では、図２１（６）を参照して、中央部のボールパッド１２の周りを電源/グランド導体２１が囲んでいる。また、図２０からわかるように、各導体層２，３，４，５に現れる信号線２３は相互に接続され、さらに導体層５の信号線２３は導体層６のボールパッド１２に接続され、ボールパッド１２はボール１１に接続されている。
このような多層配線基板１０１を用いた従来の半導体パッケージでは、高速信号を伝送する場合に、信号線の特性インピーダンスの制御や、電源/グランド導体プレーン（Ｖ／Ｇプレーン）のインダクタンスの低減のため、電源/グランド導体２１をパッケージ基板内に設けている。そして、上述のようなボールグリッドアレイ型（ＢＧＡタイプ）のパッケージでは、ボールランド部とＶ／Ｇプレーンとの間、すなわち上記の例では、ボールパッド１２と電源/グランド導体２１との間に寄生容量がつき、信号伝送特性が低下するという課題があった。
このような課題に対する対策として、ボールランド部に対向する部分のＶ／Ｇプレーンを削除することで容量性負荷を減らす手段が考えられている（例えば特許文献１参照）。しかし、このような場合、Ｖ／Ｇプレーンを削除することによりその部分の導体密度が不均一になり加工精度の悪化や、温度衝撃に対してクラックが発生するなど、基板の加工性／信頼性を低下させるおそれがあった。
特開２００２−２９９５０２号公報
この発明は、上述のような課題を解決するためになされたもので、その目的は、ボールグリッドアレイ型の多層配線基板におけるボールランドの寄生容量による信号特性の低下を防止するとともに、導体密度の不均一性による基板の加工性、信頼性の低下を防止した多層配線基板を提供しようとするものである。
この発明に係る多層配線基板は、
絶縁層と、
前記絶縁層の中で第１表面の側に積層された第１多層配線構造と、
前記絶縁層の中で前記第１表面と反対側の第２表面の側に積層された第２多層配線構造と、
前記第２多層配線構造の表面のボールパッドとを備え、
前記第１多層配線構造において、
表面側の第１の導体層は、前記ボールパッドに対応する位置にフローティング導体と、前記フローティング導体を囲むように一定の間隙をおいた電源／グランド導体を有し、
前記第１の導体層より内面側の第２の導体層は、前記ボールパッドの周縁部分に対応する位置に信号線と、前記信号線と一定の間隙をおいて前記ボールパッドに対応する位置にフローティング導体と、前記信号線と前記フローティング導体を囲むように一定の間隙をおいた電源／グランド導体とを有し、
最も内面側の第３の導体層は、前記ボールパッドに対応する中央部分に信号線と、前記ボールパッドに対応する位置に前記信号線と一定の間隙をおいたフローティング導体と、前記信号線と前記フローティング導体を囲むように一定の間隙をおいた電源／グランド導体とを有し、
前記第２多層配線構造において、
最も内面側の第４の導体層は、前記ボールパッドに対応する中央部分に信号線と、前記ボールパッドに対応する位置に前記信号線と一定の間隙をおいたフローティング導体と、前記信号線と前記フローティング導体を囲むように一定の間隙をおいた電源／グランド導体とを有し、
前記第４の導体層より外面側の第５の導体層は、前記ボールパッドの周縁部分に対応する位置に信号線と、前記信号線層と一定の間隙をおいて前記ボールパッドに対応する位置にフローティング導体と、前記信号線と前記フローティング導体を囲むように一定の間隙をおいた電源／グランド導体とを有し、
表面側の第６の導体層は、前記ボールパッドと、このボールパッドのまわりに一定の間隙をおいた電源／グランド導体とを有し、
さらに、前記第２の導体層の信号線を前記第３の導体層の信号線に接続する信号線、前記第３の導体層の信号線を前記第４の導体層の信号線に前記絶縁層を貫通して接続する信号線、前記第４の導体層の信号線を前記第５の導体層の信号線を経て前記ボールパッドに接続する信号線と、
前記ボールパッドに接続され外部端子として機能するボールとを備え、
前記第１多層配線構造上に配置された半導体チップを有する、
ものである。
この発明によれば、ボールグリッドアレイ型の多層配線基板において、ボールランドの寄生容量による信号特性の低下を防止できる。また、基板内の導体密度の不均一性による基板の加工性、信頼性の低下を防止できる。
実施の形態１．
図１、図２は、この発明の実施の形態１にかかる多層配線基板（以下、基板と略称する）の構造を示す図であり、図１は基板の一部の断面図、図２は図１に対応した基板部分の平面分解図である。なお、この基板は、積層基板あるいは半導体パッケージ用基板と称してもよい。この発明の実施の形態の基板は、図９に示した基板１０１と同様に用いられるものであり、以下同じ符号１０１で示す。
図１は、基板１０１について、一つのボール１１の両側を含む部分の断面図を示したものである。なお、ここでボール１１は、半田ボール、ボール状端子などと称してもよい。
図１の断面図からわかるように、基板１０１は絶縁層３１の中に六つの導体層、即ち導体第一層１（導体層１と略称する）、導体第二層２（導体層２と略称する）、導体第三層３（導体層３と略称する）、導体第四層４（導体層４と略称する）、導体第五層５（導体層５と略称する）、導体第六層６（導体層６と略称する）を積層して構成されている。なお、絶縁層３１は、通常は多層の樹脂を積層して形成されている。
図２の（１）〜（６）は、それぞれ図１に示した導体層１〜６の構造を示す平面図である（以下の実施の形態でも同様）。導体層１は、図２（１）を参照して、中央の円形部にフローティング導体２２があり、その周辺を囲むように電源/グランド導体２１が残りの全面に形成されている。導体層２は、図２（２）を参照して、信号線２３が中央右よりの位置の端部から図面右側へ伸びるように形成されている。そして、円形の一部を切り欠いたフローティング導体２２が、その切欠部に信号線２３の端部を抱くようにして形成されている。さらに、信号線２３とフローティング導体２２を囲むように電源/グランド導体２１が残りの全面に形成されている。いうまでもないが、信号線２３、フローティング導体２２及び電源/グランド導体２１は、それぞれ一定の間隔をおいて絶縁層で分離されている。
導体層３および導体層４では、図２（３）、（４）を参照して、中央部の凸部を有するリング状の信号線２３の周りにフローティング導体２２が一部を切り欠いたリング状に形成されている。そして、信号線２３とフローティング導体２２とを囲むように、一定距離離間して電源/グランド導体２１が残りの全面に形成されている。
導体層５では、図２（５）を参照して、中央から図面の右側にややかたよった位置に信号線２３が形成されている。そして、信号線２３の図面左半分を抱くようにして円形の一部を切り欠いたフローティング導体２２が形成されている。そして、信号線２３とフローティング導体２２とを囲むように電源/グランド導体２１が残りの全面に形成されている。
導体層６では、図２（６）を参照して、円形に凸部を有する形状をした中央部のボールパッド１２の周りに、残り全面に電源/グランド導体２１が形成されている。
また、図１からわかるように、各導体層２，３，４，５に現れる信号線２３は相互に接続され、さらに導体層５の信号線２３は導体層６のボールパッド１２に接続され、ボールパッド１２はボール１１に接続されている。
上述した導体層１〜５のそれぞれのフローティング導体２２の形状と大きさは、ボールパッド１２に対応する形状と大きさでボールパッド１２の真上に位置するように形成されている。
図１、図２に示すように、この実施の形態の基板では、ボールパッド１２（ボールランド部）に対向する部分の電源/グランド導体２１（Ｖ／Ｇプレーン）を周囲と切り離して、フローティング導体２２がフローティング状態（絶縁されて電荷の出入りがない状態）になるように形成されている。こうすることにより、ボールパッド１２（ボールランド）の寄生容量を減らし、信号特性を向上させる。また、フローティング導体２２がなくて絶縁層で埋められているときにくらべて、フローティング導体２２が配置されているので、この部分にフローティング導体２２が周囲の電源グランド導体２１と同じ密度で存在することにより、導体密度を均一に保ち、基板の加工性／信頼性を向上させる効果がある。
実施の形態２．
図３、図４は、この発明の実施の形態２にかかる基板の構造を示す図であり、図３は基板の一部の断面図、図４は図３に示した各導体層の平面図である。この実施の形態では、基板内にビアがスタックされた構造の例を示す。
図３の断面図からわかるように、基板１０１は絶縁層３１の中に六つの導体層、即ち導体層１〜６を積層して構成されている。
そして、図３、図４を参照して、導体層２〜５の図面の中心付近には信号線２３がビア構造に形成され、導体層６の図面の中心にはボールパッド１２（ボールランド）が形成され、これらは相互に接続されている。また、ボールパッド１２にはボール１１が接続されている。そして、導体層１〜５において、ボールパッド１２の直上部にボールパッド１２とほぼ同じ大きさでそれぞれフローティング導体２２が形成されている。さらに、導体層１〜６において、信号線２３、フローティング導体２２、ボールパッド１２の周囲に電源/グランド導体２１が形成されている。
この実施の形態においても、実施の形態１と同様に、多層配線基板におけるボールランドの寄生容量による信号特性の低下を防止するとともに、導体密度の不均一性による基板の加工性、信頼性の低下を防止した多層配線基板が得られる。
実施の形態３．
図５、図６は、この発明の実施の形態３にかかる基板の構造を示す図であり、図５は基板の一部の断面図、図６は図５に示した各導体層の平面図である。この実施の形態では、基板にコア層が複数ある構造の例を示す。
図５の断面図からわかるように、基板１０１は絶縁層３１の中に八つの導体層、即ち導体層１〜８を積層して構成されている。
そして、図５、図６を参照して、導体層２〜７の図面の中心付近には信号線２３が形成され、導体層８の図面の中心にはボールパッド１２が形成され、これらは相互に接続されている。また、ボールパッド１２にはボール１１が接続されている。そして、導体層１〜７において、ボールパッド１２の直上部にフローティング導体２２が形成されている。さらに、導体層１〜８において、信号線２３、フローティング導体２２、ボールパッド１２の周囲に電源/グランド導体２１が形成されている。
この実施の形態においても、実施の形態１と同様に、ボールランドの寄生容量による信号特性の低下を防止するとともに、導体密度の不均一性による基板の加工性、信頼性の低下を防止した多層配線基板が得られる。
実施の形態４．
図７、図８は、この発明の実施の形態４にかかる基板の構造を示す図であり、図７は基板の一部の断面図、図８は図７に示した各導体層の平面図である。この実施の形態では、基板にコア層が複数ある構造の他の例を示す。
図７の断面図からわかるように、基板１０１は絶縁層３１の中に七つの導体層、即ち導体層１〜７を積層して構成されている。
そして、導体層２〜６の図面の中心付近には信号線２３が形成され、導体層７の図面の中心にはボールパッド１２が形成され、これらは相互に接続されている。また、ボールパッド１２にはボール１１が接続されている。そして、導体層１〜６において、ボールパッド１２の直上部にフローティング導体２２が形成されている。さらに、導体層１〜７において、信号線２３、フローティング導体２２、ボールパッド１２の周囲に電源/グランド導体２１が形成されている。
この実施の形態においても、実施の形態１と同様に、ボールランドの寄生容量による信号特性の低下を防止するとともに、導体密度の不均一性による基板の加工性、信頼性の低下を防止した多層配線基板が得られる。
実施の形態５．
図９、図１０は、この発明の実施の形態５にかかる基板の構造を示す図であり、図９は基板の一部の断面図、図１０は図９の破断線から左側の各導体層の平面図である。この実施の形態では、基板内で配線層がコア層にある構造の例を示す。
図９の断面図からわかるように、基板１０１は絶縁層３１の中に七つの導体層、即ち導体層１〜７を積層して構成されている。
そして、導体層２〜６の図面の中心付近には信号線２３が形成され、導体層７の図面の中心にはボールパッド１２が形成され、これらは相互に接続されている。また、ボールパッド１２にはボール１１が接続されている。そして、導体層１〜６において、ボールパッド１２の直上部にフローティング導体２２が形成されている。さらに、導体層１〜７において、信号線２３、フローティング導体２２、あるいはボールパッド１２の周囲に電源/グランド導体２１が形成されている。
この実施の形態においても、実施の形態１と同様に、ボールランドの寄生容量による信号特性の低下を防止するとともに、導体密度の不均一性による基板の加工性、信頼性の低下を防止した多層配線基板が得られる。
実施の形態６．
図１１、図１２は、この発明の実施の形態６にかかる基板の構造を示す図であり、図１１は基板の一部の断面図、図１２は図１１の破断線から左側の各導体層の平面図である。この実施の形態では、基板内で配線層がコア層にある構造の他の例を示す。
図１１の断面図からわかるように、基板１０１は絶縁層３１の中に七つの導体層、即ち導体層１〜７を積層して構成されている。
そして、導体層２〜６の図面の中心付近には信号線２３が形成され、導体層７の図面の中心にはボールパッド１２が形成され、これらは相互に接続されている。また、ボールパッド１２にはボール１１が接続されている。そして、導体層１〜６において、ボールパッド１２の直上部にフローティング導体２２が形成されている。さらに、導体層１〜７において、信号線２３、フローティング導体２２、あるいはボールパッド１２の周囲に電源/グランド導体２１が形成されている。
この実施の形態においても、実施の形態１と同様に、ボールランドの寄生容量による信号特性の低下を防止するとともに、導体密度の不均一性による基板の加工性、信頼性の低下を防止した多層配線基板が得られる。
実施の形態７．
図１３、図１４は、この発明の実施の形態７にかかる基板の構造を示す図であり、図１３は基板の一部の断面図、図１４は図１３に示した各導体層の平面図である。この実施の形態では、基板内のフローティング導体の代わりに、電源/グランド導体にラインメッシュを入れた構造の例を示す。
図１３の断面図からわかるように、基板１０１は絶縁層３１の中に六つの導体層、即ち導体層１〜６を積層して構成されている。
この実施の形態の場合、図１３、図１４を参照して、導体層１は全面が電源/グランド導体２１となっている。そして、導体層２〜５の図面の中心付近には信号線２３が形成され、導体層６の図面の中心にはボールパッド１２が形成され、これらは相互に接続されている。また、ボールパッド１２にはボール１１が接続されている。
そして、導体層２〜５において、電源/グランド導体２１には、ボールパッド１２の直上部においてメッシュ状部２２ａが形成されている。また、導体層７において、ボールパッド１２の周囲に電源/グランド導体２１が形成されている。このように、この実施の形態においては、ボールパッド１２の直上部において、電源/グランド導体２１が分離されてフローティング導体とされているのではなく、電源/グランド導体２１と連続してラインメッシュ状に形成され、ボールパッド１２の寄生容量を減らしている。なお、このメッシュ状部２２ａはボールパッド１２の直上部でボールパッド１２とほぼ同じ大きさの範囲で形成されている。
この実施の形態においても、実施の形態１と同様に、ボールランドの寄生容量による信号特性の低下を防止するとともに、導体密度の不均一性による基板の加工性、信頼性の低下を防止した多層配線基板が得られる。
実施の形態８．
図１５、図１６は、この発明の実施の形態８にかかる基板の構造を示す図であり、図１５は基板の一部の断面図、図１６は図１５に示した各導体層の平面図である。この実施の形態では、基板内のフローティング導体の代わりに、電源/グランド導体にラインメッシュを入れた構造の他の例を示す。
図１５の断面図からわかるように、基板１０１は絶縁層３１の中に六つの導体層、即ち導体層１〜６を積層して構成されている。
そして、図１５、図１６を参照して、導体層２〜５の図面の中心付近には信号線２３が形成され、導体層６の図面の中心にはボールパッド１２が形成され、これらは相互に接続されている。また、ボールパッド１２にはボール１１が接続されている。そして、導体層２と５において、電源/グランド導体２１には、ボールパッド１２の直上部においてメッシュ状部２２ａが形成されている。また、導体層１，３，４においては、ボールパッド１２の直上部にフローティング導体２２が形成されている。さらに、導体層１，３，４，６において、フローティング導体２２、信号線２３、あるいはボールパッド１２の周囲に電源/グランド導体２１が形成されている。
このようにこの実施の形態では、電源/グランド導体２１が、ボールパッド１２の直上部でフローティング状態に分離されている層と、メッシュ状で連続している層とが混在している。
この実施の形態においても、実施の形態１と同様に、ボールランドの寄生容量による信号特性の低下を防止するとともに、導体密度の不均一性による基板の加工性、信頼性の低下を防止した多層配線基板が得られる。
実施の形態９．
図１７、図１８は、この発明の実施の形態９にかかる基板の構造を示す図であり、図１７は基板の一部の断面図、図１８は図１７に示した各導体層の平面図である。この実施の形態では、基板内に差動ペア配線を有する構造の例を示す。
図１７の断面図からわかるように、基板１０１は絶縁層３１の中に七つの導体層、即ち導体層１〜７を積層して構成されている。
そして、導体層４〜６の図面の中心付近には信号線２３が形成され、導体層７の図面の中心にはボールパッド１２が形成され、これらは相互に接続されている。また、ボールパッド１２にはボール１１が接続されている。そして、導体層１〜６において、ボールパッド１２の直上部にフローティング導体２２が形成されている。さらに、導体層１〜７において、信号線２３、フローティング導体２２、あるいはボールパッド１２の周囲に電源/グランド導体２１が形成されている。なお、図２（４）に示した導体層４は、図２（４Ｒ）に示す導体層４Ｒのように形成してもよい。
この実施の形態では、基板内で信号線の構造が対称的にペア形成されている。このような信号線の構造は、今後高速伝送に有利な差動配線に応用できる。
この実施の形態においても、実施の形態１と同様に、ボールランドの寄生容量による信号特性の低下を防止するとともに、導体密度の不均一性による基板の加工性、信頼性の低下を防止した多層配線基板が得られる。
この発明の実施の形態１における多層配線基板の断面構造を示す図である。 図１の多層配線基板における各導電層の平面構造を示す図である。 この発明の実施の形態２における多層配線基板の断面構造を示す図である。 図３の多層配線基板における各導電層の平面構造を示す図である。 この発明の実施の形態３における多層配線基板の断面構造を示す図である。 図５の多層配線基板における各導電層の平面構造を示す図である。 この発明の実施の形態４における多層配線基板の断面構造を示す図である。 図７の多層配線基板における各導電層の平面構造を示す図である。 この発明の実施の形態５における多層配線基板の断面構造を示す図である。 図９の多層配線基板における各導電層の平面構造を示す図である。 この発明の実施の形態６における多層配線基板の断面構造を示す図である。 図１１の多層配線基板における各導電層の平面構造を示す図である。 この発明の実施の形態７における多層配線基板の断面構造を示す図である。 図１３の多層配線基板における各導電層の平面構造を示す図である。 この発明の実施の形態８における多層配線基板の断面構造を示す図である。 図１５の多層配線基板における各導電層の平面構造を示す図である。 この発明の実施の形態９における多層配線基板の断面構造を示す図である。 図１７の多層配線基板における各導電層の平面構造を示す図である。 ボールグリッドアレイ型の半導体パッケージの一般的な構造を示す断面図である。 従来の多層配線基板の断面構造を示す図である。 図２０の多層配線基板における各導電層の平面構造を示す図である。
符号の説明
１ 導体第一層（導体１層）、 ２ 導体第二層（導体２層）、 ３ 導体第三層（導体３層）、 ４ 導体第四層（導体４層）、 ５ 導体第五層（導体５層）、 ６ 導体第六層（導体６層）、 １１ ボール、 １２ ボールパッド、 ２１ 電源／グランド導体、 ２２ フローティング導体、 ２２ａ メッシュ状部、 ２３ 信号線、 ３１ 絶縁層、 １０１ 多層配線基板。

Claims (1)

  1. 絶縁層と、
    前記絶縁層の中で第１表面の側に積層された第１多層配線構造と、
    前記絶縁層の中で前記第１表面と反対側の第２表面の側に積層された第２多層配線構造と、
    前記第２多層配線構造の表面のボールパッドとを備え、
    前記第１多層配線構造において、
    表面側の第１の導体層は、前記ボールパッドに対応する位置にフローティング導体と、前記フローティング導体を囲むように一定の間隙をおいた電源／グランド導体を有し、
    前記第１の導体層より内面側の第２の導体層は、前記ボールパッドの周縁部分に対応する位置に信号線と、前記信号線と一定の間隙をおいて前記ボールパッドに対応する位置にフローティング導体と、前記信号線と前記フローティング導体を囲むように一定の間隙をおいた電源／グランド導体とを有し、
    最も内面側の第３の導体層は、前記ボールパッドに対応する中央部分に信号線と、前記ボールパッドに対応する位置に前記信号線と一定の間隙をおいたフローティング導体と、前記信号線と前記フローティング導体を囲むように一定の間隙をおいた電源／グランド導体とを有し、
    前記第２多層配線構造において、
    最も内面側の第４の導体層は、前記ボールパッドに対応する中央部分に信号線と、前記ボールパッドに対応する位置に前記信号線と一定の間隙をおいたフローティング導体と、前記信号線と前記フローティング導体を囲むように一定の間隙をおいた電源／グランド導体とを有し、
    前記第４の導体層より外面側の第５の導体層は、前記ボールパッドの周縁部分に対応する位置に信号線と、前記信号線層と一定の間隙をおいて前記ボールパッドに対応する位置にフローティング導体と、前記信号線と前記フローティング導体を囲むように一定の間隙をおいた電源／グランド導体とを有し、
    表面側の第６の導体層は、前記ボールパッドと、このボールパッドのまわりに一定の間隙をおいた電源／グランド導体とを有し、
    さらに、前記第２の導体層の信号線を前記第３の導体層の信号線に接続する信号線、前記第３の導体層の信号線を前記第４の導体層の信号線に前記絶縁層を貫通して接続する信号線、前記第４の導体層の信号線を前記第５の導体層の信号線を経て前記ボールパッドに接続する信号線と、
    前記ボールパッドに接続され外部端子として機能するボールとを備え、
    前記第１多層配線構造上に配置された半導体チップを有する半導体装置。
JP2004159589A 2004-05-28 2004-05-28 半導体装置 Expired - Fee Related JP4606776B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004159589A JP4606776B2 (ja) 2004-05-28 2004-05-28 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004159589A JP4606776B2 (ja) 2004-05-28 2004-05-28 半導体装置

Publications (2)

Publication Number Publication Date
JP2005340636A JP2005340636A (ja) 2005-12-08
JP4606776B2 true JP4606776B2 (ja) 2011-01-05

Family

ID=35493833

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004159589A Expired - Fee Related JP4606776B2 (ja) 2004-05-28 2004-05-28 半導体装置

Country Status (1)

Country Link
JP (1) JP4606776B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4957013B2 (ja) * 2006-02-24 2012-06-20 凸版印刷株式会社 半導体素子搭載用基板
US7687391B2 (en) * 2006-09-27 2010-03-30 International Business Machines Corporation Electrically optimized and structurally protected via structure for high speed signals
JPWO2011018938A1 (ja) * 2009-08-12 2013-01-17 日本電気株式会社 多層プリント配線板
US9532442B2 (en) * 2009-08-19 2016-12-27 Nec Corporation Feed line structure, circuit board using same, and EMI noise reduction method
KR101366934B1 (ko) 2012-02-03 2014-02-25 삼성전기주식회사 회로기판
JP6114577B2 (ja) 2013-03-06 2017-04-12 ルネサスエレクトロニクス株式会社 半導体装置
WO2023286475A1 (ja) * 2021-07-13 2023-01-19 株式会社村田製作所 回路基板及び電子部品

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233938A (ja) * 1998-02-17 1999-08-27 Sharp Corp 多層印刷配線板の製造方法
JP2002271040A (ja) * 2001-03-07 2002-09-20 Ibiden Co Ltd 多層プリント配線板の製造方法
JP2003078065A (ja) * 2001-09-06 2003-03-14 Kyocera Corp 半導体素子搭載用基板および光半導体素子収納用パッケージ
JP2003273525A (ja) * 2002-03-15 2003-09-26 Kyocera Corp 配線基板
JP2005019730A (ja) * 2003-06-26 2005-01-20 Kyocera Corp 配線基板およびそれを用いた電子装置
JP2005072503A (ja) * 2003-08-27 2005-03-17 Kyocera Corp 配線基板およびそれを用いた電子装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233938A (ja) * 1998-02-17 1999-08-27 Sharp Corp 多層印刷配線板の製造方法
JP2002271040A (ja) * 2001-03-07 2002-09-20 Ibiden Co Ltd 多層プリント配線板の製造方法
JP2003078065A (ja) * 2001-09-06 2003-03-14 Kyocera Corp 半導体素子搭載用基板および光半導体素子収納用パッケージ
JP2003273525A (ja) * 2002-03-15 2003-09-26 Kyocera Corp 配線基板
JP2005019730A (ja) * 2003-06-26 2005-01-20 Kyocera Corp 配線基板およびそれを用いた電子装置
JP2005072503A (ja) * 2003-08-27 2005-03-17 Kyocera Corp 配線基板およびそれを用いた電子装置

Also Published As

Publication number Publication date
JP2005340636A (ja) 2005-12-08

Similar Documents

Publication Publication Date Title
JP4185499B2 (ja) 半導体装置
JP4916300B2 (ja) 多層配線基板
US10109576B2 (en) Capacitor mounting structure
US7078794B2 (en) Chip package and process for forming the same
JP2008010859A (ja) 半導体装置
JP2010010492A (ja) 半導体装置および半導体集積回路
US8604601B2 (en) Semiconductor device having wiring layers with power-supply plane and ground plane
JP2008004736A (ja) 半導体パッケージ
JP4606776B2 (ja) 半導体装置
WO2011058688A1 (ja) 半導体装置及びノイズ抑制方法
JP2004056144A (ja) プリント配線板
US10212807B2 (en) Electrical interface for package and die
JP2009212400A (ja) 高周波パッケージ
JP2006073625A (ja) 電子部品
US8242608B2 (en) Universal bump array structure
JP7104260B1 (ja) 半導体パッケージおよび高周波モジュール
US7952453B2 (en) Structure design for minimizing on-chip interconnect inductance
JP6419022B2 (ja) 高周波回路モジュール
US20240196515A1 (en) Substrate including a reference voltage layer having an impedance calibrator
JP2009004528A (ja) 半導体装置
US11658374B2 (en) Quasi-coaxial transmission line, semiconductor package including the same, and method of manufacturing the same
US7999370B2 (en) Semiconductor chip capable of increased number of pads in limited region and semiconductor package using the same
JP7037292B2 (ja) 半導体装置
JP5388081B2 (ja) 半導体装置
JP2006339563A (ja) 回路基板およびそれを用いた半導体パッケージ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070518

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091222

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100218

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100222

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100521

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100803

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100810

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100913

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101005

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101006

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131015

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees