JP4916300B2

JP4916300B2 - 多層配線基板

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Publication number: JP4916300B2
Application number: JP2006341778A
Authority: JP
Inventors: 英一平川
Original assignee: Shinko Electric Industries Co Ltd
Current assignee: Shinko Electric Industries Co Ltd
Priority date: 2006-12-19
Filing date: 2006-12-19
Publication date: 2012-04-11
Anticipated expiration: 2026-12-19
Also published as: JP2008153542A; US8076588B2; TW200833213A; KR20080057153A; TWI423753B; US20080173469A1

Description

本発明は多層回路基板に係り、特に信号、グランド、及び電源の各配線が高密度に設けられた多層回路基板に関する。

近年、電子装置の高速化に伴い、その動作周波数が４ＧＨｚを越える高集積化された高周波用半導体素子（以下、高周波用素子という）が出現している。そして、このような高周波用素子を搭載する配線基板は、ノイズ混入が少なく、また高周波特性に優れたものが要求されている。一方、高周波用素子が搭載される電子装置に対しては小型化の強い要望があり、このため高周波用素子を搭載する配線基板においても高密度化及び小型化を図る必要がある．
一般に、高周波用半導体素子を搭載する配線基板は多層構造とされており、各層に信号配線，グランド配線，電源配線等が形成されている（以下、多層の配線基板を多層配線基板という）。また、各層間における電気的な接続は、ビアを用いて行う構成とされている。

この構成の多層配線基板において小型化（小面積化）を図るには、信号配線，グランド配線，電源配線の各配線を狭ピッチとなるよう近接させ、高密度化を図る必要がある。また、高周波素子を搭載する多層配線基板は信号配線に高周波信号を流すため、伝送効率を高めるためにはマイクロストリップライン構造やコプレナー構造とすることにより信号配線の特性インピーダンスのマッチングを図る必要がある（例えば、特許文献１，２参照）。

図８乃至図１０は、従来用いられていたこの種の多層配線基板の一例を示している。図８及び図９は、第１従来例である多層配線基板１００Ａを示している。図８（Ａ）は多層配線基板１００Ａの半導体チップ１０１が実装される位置の近傍を拡大して示している。また、図８（Ｂ）は、図８（Ａ）におけるＢ１−Ｂ１線に沿う断面（半導体チップ１０１が実装された状態の断面）を示している。

図８に示されるように、第１従来例の多層配線基板１００Ａは、半導体チップ１０１をフリップチップ接合により実装する構成とされている。従って、多層配線基板１００Ａの上面には、半導体チップ１０１に配設されたバンプ１０２が接合される信号電極１１５，電源電極１１６，グランド電極１１７が形成されている。信号電極１１５には、信号配線１２５が接続されており、電源電極１１６には電源配線１２６が接続されており、グランド電極１１７にはグランド配線１２７が接続されている（電源配線１２６，グランド配線１２７は図８には現れず）。

多層配線基板１００Ａは、図９に示すように多層構造とされている。具体的には、図９（Ｂ）に断面を示すように、多層配線基板１００Ａは４層構造を有しており、最上層より第１配線層１１２Ａ、第１絶縁層１１１Ａ、第２配線層１１２Ｂ、第２絶縁層１１１Ｂ、第３配線層１１２Ｃ、第３絶縁層１１１Ｃ、第４配線層１１２Ｄの各層が積層された構成とされている。

図９（Ａ）は、第１絶縁層１１１Ａ上に形成された第１配線層１１２Ａを示している。第１配線層１１２Ａは、信号電極１１５，電源電極１１６，グランド電極１１７、及びこれに電気的に接続した信号配線１２５，グランド配線１２７等がパターン形成された構成とされている。

図１０は、第２従来例である多層配線基板１００Ｂを示している。この多層配線基板１００Ｂは、３層構造とされている。具体的には、図１０（Ｃ）に断面を示すように、最上層より第１配線層１１２Ａ、第１絶縁層１１１Ａ、第２配線層１１２Ｂ、第２絶縁層１１１Ｂ、第３配線層１１２Ｃが積層された構成とされている。

図１０（Ａ）は、第１配線層１１２Ａを示している。同図に示すように、第１配線層１１２Ａにおいては、一対のグランド配線１２７の間に信号配線１２５が形成された構成とされており、コプレナー構造とされている。

また、図１０（Ｂ）は、第２配線層１１２Ｂを示している。同図に示すように、第２配線層１１２Ｂには信号配線１２５,電源配線１２６，グランド配線１２７が混在した構成とされている。

上記のように回路基板を多層化し多層配線基板１００Ａ，１００Ｂとすることにより、配線密度を高めることができる。また、図９（Ｂ）に示すように、第１配線層１１２Ａと第２配線層１１２Ｂとの間では信号配線１２５とグランド配線１２７がマイクロストリップライン構造となる。更に、図１０（Ｃ）に示すように、第２配線層１１２Ｂ，第３配線層１１２Ｃの間では、信号配線１２５がグランド配線１２７と電源配線１２６との間に挟まれた構成となりストリップライン構造となる。よって、従来構成の多層配線基板１００Ａ，１００Ｂであっても、インピーダンス整合が適正に行われ、電気的特性の向上を図ることができる。
特開２００２−０９３９４０号公報特開２００４−１４０２９５号公報

しかしながら、従来の多層配線基板１００Ａ，１００Ｂは、特に半導体チップ１０１のバンプ１０２が接合される各電極１１５，１１６，１１７の配置については特に考慮されておらず、フリップチップのデザインにより規則性なく決定されていた。従って、図９（Ａ）に示すように、グランド配線１２７をバンプ１０２が接合される信号電極１１５の近傍まで延出させることができず、この信号電極１１５の近傍では図９（Ｂ）に示すように信号配線１２５が隣接した構成となってしまう。このため、隣接する信号配線１２５間でクロストークが発生し、電気特性が劣化してしまうという問題点があった。

また、図１０に示す多層配線基板１００Ｂでは、各配線層１１２Ａ，１１２Ｂ上においてはコプレナー構造となっているものの、第１配線層１１２Ａと第２配線層１１２Ｂとの層間関係に注目すると、信号配線１２５が上下に対向した状態となる場合があり、クロストークやリアクタンスが発生し、やはり電気特性が劣化してしまうという問題点があった。

本発明は上記の点に鑑みてなされたものであり、高密度化されても電気的特性の劣化を防止しうる多層配線基板を提供することを目的とする。

上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。

請求項１記載の発明は、
信号電極を有する信号配線、グランド電極を有するグランド配線、又は電源電極を有する電源配線の内、一又は複数種の配線が形成された配線層と、絶縁層が交互に積層された構造を有する多層配線基板において、前記配線層のなかで最上層となる第１配線層が、信号電極と電源電極とが交互に形成された第１の列と、前記第１の列に隣接して配設されグランド電極が形成された第２の列とを有し、さらに、前記第１配線層には、前記第１の列に形成された信号電極に接続する信号配線と、前記第１の列に形成された電源電極に接続する電源配線とがコプレナー構造となるように形成され、前記第１配線層の下層に第２配線層である、グランド配線のプレーン層が配設された構成としたことを特徴とする多層配線基板である。

本発明によれば、信号パッド、グランドパッド、及び電源パッドの近傍位置においても、信号配線はグランド配線及び電源配線によりストリップライン、マイクロストリップ、或いは共平面型のインピーダンス整合を行うことができ、また信号配線間におけるクロストークも抑制でき、高密度化された多層配線基板においても電気特性の向上を図ることができる。

次に、本発明を実施するための最良の形態について図面と共に説明する。

図１は、本発明の第１実施例である多層配線基板１０Ａを説明するための図である。尚、本発明は多層配線基板１０Ａの内部構造に特徴があり、外観的には図８に示した内容と大きく異なるところはないため、その図示は省略するものとする。

図１（Ａ），（Ｂ）は、多層配線基板１０Ａの半導体チップ１０１が実装される位置近傍を拡大して示している。この図示された部位は、図８に矢印Ｐで示す領域に対応している。また、図１（Ａ）は多層配線基板１０Ａの第１配線層１２Ａを示しており、図１（Ｂ）は第２配線層１２Ｂを示している。更に、図１（Ｃ）は、図１（Ａ）におけるＡ１−Ａ１線に沿う断面を示している。

多層配線基板１０Ａは、図１（Ｃ）に示すように多層構造とされている。具体的には、多層配線基板１０Ａは４層構造を有しており、最上層より第１配線層１２Ａ、第１絶縁層１１Ａ、第２配線層１２Ｂ、第２絶縁層１１Ｂ、第３配線層１２Ｃ、第３絶縁層１１Ｃ、第４配線層１２Ｄの各層が積層された構成とされている。

この多層配線基板１０Ａは、半導体チップ１０１（図８参照）をフリップチップ接合により実装する構成とされている。従って、多層配線基板１０Ａの最上層となる第１配線層１２Ａには、半導体チップ１０１に配設されたバンプ１０２が接合される信号電極１５，電源電極１６，グランド電極１７が複数個規則的に形成されている。尚、第１配線層１２Ａは、図１（Ｃ）に示すように、第１絶縁層１１Ａ上に形成されている。

第１配線層１２Ａには複数の電極１５〜１７が形成されるが、その内で最も内側にはグランド電極１７が形成されている（説明中、この電極１７を最内周電極という場合もある）。尚、図１（Ａ），（Ｂ）においては、図中右側が内側となり、左側が外側となる（図８に矢印Ｐで示した領域を参照）。

また、最内周電極１７よりも１列外側には、図１（Ａ），（Ｂ）における左右方向（図中、矢印Ｘで示す方向。以下、この方向を内外方向という）に対して直交する方向（図中、矢印Ｙで示す上下方向。以下、この方向を直交方向という）には、信号電極１５と電源電極１６が交互に形成されている（説明中、この電極１５，１６を１列外側電極という場合もある）。

また、最内周電極１７よりも２列外側には、グランド電極１７が形成された構成とされている（説明中、この電極１７を２列外側電極という場合もある）。更に、最内周電極１７よりも３列外側には、信号電極１５と電源電極１６が直交方向（Ｙ方向）に交互に形成された構成とされている（説明中、この電極１５，１６を３列外側電極という場合もある）。

尚、第１配線層１２Ａに形成された複数の電極１５〜１７は、その下層の各配線層とビアにより電気的に接続するため、積層方向に対しては同種（信号、電源、グランド）の電極が位置することとなる。

第１絶縁層１１Ａ上に形成された第１配線層１２Ａでは、この３列外側電極である信号電極１５と電源電極１６に接続する信号配線２５，電源配線２６のみが形成された構成とされている。前記のように、３列外側電極である信号電極１５と電源電極１６は直交方向（Ｙ方向）に交互に形成されており、よってこれに接続された信号配線２５と電源配線２６も交互に形成された構成となる。

従って、第１配線層１２Ａにおいては、隣接する一対の信号配線２５の間には、必ず電源配線２６が介在する構成となり、コプレナー（共平面型のインピーダンス整合）構造となる。また、隣接する一対の信号配線２５が直接的に隣り合うことがないため、クロストークの発生を抑制することができる。よって、本実施例の構成とすることにより、第１配線層１２Ａの電気的特性を向上させることができる。

尚、最内周電極１７、１列外側電極１５，１６、及び２列外側電極１７は、ビアを用いて下層の各電極に電気的に接続された構成とされている。

図１（Ｂ）は、第２配線層１２Ｂを示している。この第２配線層１２Ｂは、図１（Ｃ）に示すように、第２絶縁層１１Ｂ上に形成されている。本実施例では、第２配線層１２Ｂはグランド配線２７のプレーン層とされている。

この第２配線層１２Ｂに形成された２列外側電極となる信号電極１５，１６は、グランド配線２７と絶縁されている。また、第１配線層１２Ａの最内周電極１７及び２列外側電極１７は、ビアを介して第２配線層１２Ｂのグランド電極１７と接続されており、この各グランド電極１７はグランド配線２７と一体化した構成となっている。

ここで、第１配線層１２Ａと第２配線層１２Ｂに注目すると、第２配線層１２Ｂは第１配線層１２Ａの下層でプレーン層を形成している。このため、第１配線層１２Ａと第２配線層１２Ｂはマイクロストリップライン構造となり、信号配線２５のインピーダンス整合を行うことができ第１配線層１２Ａの電気的特性を向上させることができる。

第３配線層１２Ｃ（図示せず）は、直交方向（Ｙ方向）に交互に形成された信号電極１５と電源電極１６を有している。よって、この信号電極１５，電源電極１６に接続された信号配線２５，２６も、直交方向（Ｙ方向）に交互に形成された構成となっている。

よって、第３配線層１２Ｃにおいても、第１配線層１２Ａと同様に、隣接する一対の信号配線２５の間には、必ず電源配線２６が介在する構成となり、インピーダンス整合及びクロストーク抑制を図ることができ、第３配線層１２Ｃの電気的特性を向上させることができる。

更に、第４配線層１２Ｄ（図示せず）は、第２配線層１２Ｂと略同一の構成とされている。即ち、第４配線層１２Ｄはグランド配線２７のプレーン層とされており、各配線層１２Ａ〜１２Ｃの最内周電極１７とビアを介して接続されている。

このため、信号電極１５を有する第３配線層１２Ｃは、第２配線層１２Ｂと第４配線層１２Ｄとの間に挟まれたストリップライン構造となる。これにより、第３配線層１２Ｃにおける信号配線２５のインピーダンス整合を行うことができ、第３配線層１２Ｃの電気的特性を向上させることができる。

このように本実施例に係る多層配線基板１０Ａによれば、半導体チップ１０１が接合される信号電極１５，電源電極１６，及びグランド電極１７の近傍位置においても、信号配線２５は電源配線２６或いはグランド配線２７によりストリップライン、マイクロストリップ、或いはコプレナーによるインピーダンス整合を行うことができ、また信号配線２５間におけるクロストークも抑制でき、多層配線基板１０Ａの高密度化を図っても電気特性の向上を図ることができる。

次に、図２乃至図７を用いて本発明の他の実施例について説明する。尚、図２乃至図７において、図１に示した構成と対応する構成については同一部号を付して、その説明を省略するものとする。

図２は、本発明の第２実施例である多層配線基板１０Ｂを示している。図２（Ａ）は第１配線層１２Ａを示しており、図２（Ｂ）は第２配線層１２Ｂを示しており、
図２（Ｃ）は第３配線層１２Ｃを示しており、図２（Ｄ）は図２（Ａ）におけるＡ２−Ａ２線に沿う断面を示している。

本実施例に係る多層配線基板１０Ｂは、最上層となる第１配線層１２Ａに最内周電極、１列外側電極、及び２列外側電極が形成されている。最内周電極は信号電極１５と電源電極１６とにより構成され、前記した直交方向（Ｙ方向）に信号電極１５と電源電極１６は交互に形成された構成とされている。

また、１列外側電極は信号電極１５とグランド電極１７とにより構成され、これも直交方向（Ｙ方向）に交互に形成された構成とされている。更に、２列外側電極は信号電極１５と電源電極１６とにより構成され、これも直交方向（Ｙ方向）に交互に形成された構成とされている。

一方、内外方向（Ｘ方向）に注目すると、内側から信号電極１５，グランド電極１７,信号電極１５の順で一組をなす第１の群と、内側から電源電極１６，信号電極１５，電源電極１６の順で一組をなす第２の群とが存在する。そして、この第１の群と第２の群は、直交方向（Ｙ方向）に交互に形成された構成となっている。このように、本実施例においても、各電極１５〜１７は所定の順序で規則正しく形成されている。

また、第１配線層１２Ａでは、２列外側電極を構成する信号電極１５と電源電極１６にのみ信号配線２５と電源配線２６が接続されている。従って、信号配線２５と電源配線２６も、直交方向（Ｙ方向）に交互に形成された構成となっている。

図２（Ｂ）は、第２配線層１２Ｂを示している。この第２配線層１２Ｂは、図２（Ｄ）に示すように、第２絶縁層１１Ｂ上に形成されている。

第２配線層１２Ｂは、最内周電極と１列外側電極を有している。最内周電極は信号電極１５と電源電極１６とにより構成され、１列外側電極は信号電極１５とグランド電極１７とにより構成されている。

また、第２配線層１２Ｂでは、１列外側電極を構成する信号電極１５とグランド電極１７にのみ信号配線２５とグランド配線２７が接続されている。従って、第２配線層１２Ｂにおいて、信号配線２５とグランド配線２７も直交方向（Ｙ方向）に交互に形成された構成となっている。

図２（Ｃ）は、第３配線層１２Ｃを示している。この第３配線層１２Ｃは、図２（Ｄ）に示すように、第３絶縁層１１Ｃ上に形成されている。

第３配線層１２Ｃは、最内周電極のみを有している。最内周電極は信号電極１５と電源電極１６とにより構成され、この信号電極１５と電源電極１６にのみ信号配線２５と電源配線２６が接続されている。従って、第３配線層１２Ｃにおいて、信号配線２５と電源配線２６も直交方向（Ｙ方向）に交互に形成された構成となっている。

上記したように、本実施例に係る多層配線基板１０Ｂは、第１乃至第３配線層１２Ａ〜１２Ｃのいずれの配線層においても、信号配線２５は一対の電源配線２６或いはグランド配線２７の間に挟まれた構成となり、コプレナー構造となる。

また、積層方向に注目すると、図２（Ｄ）に示すように，信号配線２５の直上又は直下に位置する配線層は、電源配線２６或いはグランド配線２７となり、信号配線２５が積層方向に対向することはない。これは、最内周電極における信号電極１５の位置と、１列外側電極における信号電極１５の位置と、２列外側電極における信号電極１５の位置が千鳥状となるよう配置され、内外方向（Ｘ方向）に並んで配設されないよう形成したことによるものである。

上記構成とすることにより、本実施例に係る多層配線基板１０Ｂにおいても、インピーダンス整合を行うことができ、また信号配線２５間におけるクロストークも抑制でき、多層配線基板１０Ｂの高密度化を図っても電気特性の向上を図ることが可能となる。

図３は、本発明の第３実施例である多層配線基板１０Ｃを示している。図３（Ａ）は多層配線基板１０Ｃの平面図である。同図に示すように、多層配線基板１０Ｃは第１配線層１２Ａの上面に半導体チップ１０１と接合する電極１５〜１７が形成されており、他の部位はソルダーレジスト２９により被覆されている。

図３（Ｂ）は、最上層となる第１配線層１２Ａを示している。この第１配線層１２Ａには、最内周電極、１列外側電極、及び２列外側電極が形成されている。

最内周電極は、信号電極１５と電源電極１６とにより構成されている。この信号電極１５と電源電極１６は、直交方向（Ｙ方向）に交互に形成された構成とされている。

１列外側電極は、信号電極１５とグランド電極１７とにより構成されている。この信号電極１５と１７は、直交方向（Ｙ方向）に交互に形成された構成とされている。また、２列外側電極は信号電極１５と電源電極１６とにより構成されており、この信号電極１５と電源電極１６も直交方向（Ｙ方向）に交互に形成された構成とされている。更に、最内周電極における信号電極１５の位置と、１列外側電極における信号電極１５の位置と、２列外側電極における信号電極１５の位置は千鳥状となるよう配置され、かつ、内外方向（Ｘ方向）に並んで配設されないよう形成されている。

この第１配線層１２Ａでは、２列外側電極を構成する信号電極１５と電源電極１６にのみ信号配線２５と電源配線２６が接続されている。本実施例では、電源配線２６はプレーン層となっており、信号配線２５はこのプレーン層とされた電源配線２６内に形成された絶縁エリア（第１絶縁層１１Ａが露出した部位）内に形成されることにより、電源配線２６に対して絶縁された構成となっている。このように、電源配線２６をプレーン層としても、実質的に信号配線２５と電源配線２６は直交方向（Ｙ方向）に交互に形成された構成となる。

図３（Ｃ）は、第２配線層１２Ｂを示している。第２配線層１２Ｂは、最内周電極と１列外側電極を有している。最内周電極は信号電極１５と電源電極１６とにより構成され、１列外側電極は信号電極１５とグランド電極１７とにより構成されている。

また、第２配線層１２Ｂでは、１列外側電極を構成する信号電極１５とグランド電極１７にのみ信号配線２５とグランド配線２７が接続されている。また、グランド配線２７は、プレーン層とされている。従って、第２配線層１２Ｂにおいて、信号配線２５とグランド配線２７は実質的に直交方向（Ｙ方向）に交互に形成された構成となる。

図３（Ｄ）は、第３配線層１２Ｃを示している。第３配線層１２Ｃは、最内周電極のみを有している。最内周電極は信号電極１５と電源電極１６とにより構成され、この信号電極１５と電源電極１６にのみ信号配線２５と電源配線２６が接続されている。また、電源配線２６は、プレーン層とされている。従って、第３配線層１２Ｃにおいても、信号配線２５と電源配線２６は実質的に直交方向（Ｙ方向）に交互に形成された構成となる。

上記したように、本実施例に係る多層配線基板１０Ｃにおいても、第１乃至第３配線層１２Ａ〜１２Ｃのいずれの配線層においても、信号配線２５は一対の電源配線２６或いはグランド配線２７の間に挟まれた構成となり、コプレナー構造となる。また、最内周電極における信号電極１５の位置と、１列外側電極における信号電極１５の位置と、２列外側電極における信号電極１５の位置が千鳥状とされているため、第２実施例と同様に信号配線２５の直上又は直下に位置する配線層は、電源配線２６或いはグランド配線２７となる。

よって、本実施例に係る多層配線基板１０Ｃにおいても、インピーダンス整合を行うことができ、また信号配線２５間におけるクロストークも抑制でき、多層配線基板１０Ｃの高密度化を図っても電気特性の向上を図ることが可能となる。

図４は、本発明の第４実施例である多層配線基板１０Ｄを示している。図４（Ａ）は多層配線基板１０Ｄの平面図である。同図に示すように、多層配線基板１０Ｄも第１配線層１２Ａの上面に、半導体チップ１０１と接合する電極１５〜１７が形成されており、他の部位はソルダーレジスト２９により被覆されている。

図４（Ｂ）は、最上層となる第１配線層１２Ａを示している。この第１配線層１２Ａには、最内周電極、１列外側電極、及び２列外側電極が形成されている。

最内周電極は、信号電極１５と電源電極１６とにより構成されている。この信号電極１５と電源電極１６は、直交方向（Ｙ方向）に交互に形成された構成とされている。１列外側電極は、グランド電極１７のみが形成された構成とされている。また、２列外側電極は信号電極１５と電源電極１６とにより構成されており、この信号電極１５と電源電極１６も直交方向（Ｙ方向）に交互に形成された構成とされている。

この第１配線層１２Ａでは、２列外側電極を構成する信号電極１５と電源電極１６にのみ信号配線２５と電源配線２６が接続されている。電源配線２６はプレーン層となっており、よって信号配線２５と電源配線２６は実質的に直交方向（Ｙ方向）に交互に形成された構成となっている。

図４（Ｃ）は、第２配線層１２Ｂを示している。第２配線層１２Ｂは、グランド配線２７のみを有した構成とされている。グランド配線２７はプレーン層とされており、最内周電極となる信号電極１５及び電源電極１６は、第２絶縁層１１Ｂが露出された部分においてグランド電極１７と絶縁されている。

図４（Ｄ）は、第３配線層１２Ｃを示している。第３配線層１２Ｃは、最内周電極のみを有している。最内周電極は信号電極１５と電源電極１６とにより構成され、この信号電極１５と電源電極１６にのみ信号配線２５と電源配線２６が接続されている。また、電源配線２６は、プレーン層とされている。従って、第３配線層１２Ｃにおいても、信号配線２５と電源配線２６は実質的に直交方向（Ｙ方向）に交互に形成された構成となる。

上記したように、本実施例に係る多層配線基板１０Ｄは、第１及び第３配線層１２Ａ，１２Ｃのいずれの配線層においても、信号配線２５は電源配線２６の間に挟まれた構成となり、コプレナー構造となる。また、第１配線層１２Ａに形成された信号配線２５と第２配線層１２Ｂに形成されたグランド配線２７、及び第３配線層１２Ｃに形成された信号配線２５と第２配線層１２Ｂに形成されたグランド配線２７はマイクロストリップ構造となる。

よって、本実施例に係る多層配線基板１０Ｄにおいても、インピーダンス整合を行うことができ、また信号配線２５間におけるクロストークも抑制でき、多層配線基板１０Ｄの高密度化を図っても電気特性の向上を図ることが可能となる。

図５は、本発明の第５実施例である多層配線基板１０Ｅを示している。図５（Ａ）は多層配線基板１０Ｅの平面図である。同図に示すように、多層配線基板１０Ｅも第１配線層１２Ａの上面に、半導体チップ１０１と接合する電極１５〜１７が形成されており、他の部位はソルダーレジスト２９により被覆されている。

図５（Ｂ）は、最上層となる第１配線層１２Ａを示している。この第１配線層１２Ａには、最内周電極、１列外側電極、２列外側電極、３列外側電極、及び４列外側電極が形成されている。

最内周電極は、電源電極１６のみにより構成されている。１列外側電極は、信号電極１５のみにより構成とされている。２列外側電極はグランド電極１７のみにより構成されている。３列外側電極は信号電極１５のみにより構成されている。更に、４列外側電極は電源電極１６のみのより構成されている。

この第１配線層１２Ａでは、３列外側電極を構成する信号電極１５と４列外側電極を構成する電源電極１６にのみに信号配線２５と電源配線２６が接続されている。電源配線２６はプレーン層となっており、よって信号配線２５と電源配線２６は実質的に直交方向（Ｙ方向）に交互に形成された構成となっている。

図５（Ｃ）は、第２配線層１２Ｂを示している。第２配線層１２Ｂは、グランド配線２７のみを有した構成とされている。グランド配線２７はプレーン層とされており、最内周電極となる信号電極１５及び電源電極１６は、第２絶縁層１１Ｂが露出された部分においてグランド電極１７と絶縁されている。

図５（Ｄ）は、第３配線層１２Ｃを示している。第３配線層１２Ｃは、１列外側電極を構成する信号電極１５と最内周電極を構成する電源電極１６にのみに信号配線２５と電源配線２６が接続されている。電源配線２６はプレーン層となっており、よって信号配線２５と電源配線２６は実質的に直交方向（Ｙ方向）に交互に形成された構成となっている。

上記したように本実施例に係る多層配線基板１０Ｅは、第１及び第３配線層１２Ａ，１２Ｃのいずれの配線層においても、信号配線２５は電源配線２６の間に挟まれた構成となり、コプレナー構造となる。また、第１配線層１２Ａに形成された信号配線２５と第２配線層１２Ｂに形成されたグランド配線２７、及び第３配線層１２Ｃに形成された信号配線２５と第２配線層１２Ｂに形成されたグランド配線２７はマイクロストリップ構造又はストリップ構造となる。

よって、本実施例に係る多層配線基板１０Ｅにおいても、インピーダンス整合を行うことができ、また信号配線２５間におけるクロストークも抑制でき、多層配線基板１０Ｅの高密度化を図っても電気特性の向上を図ることが可能となる。

図６は、本発明の第６実施例である多層配線基板１０Ｆを示している。図６（Ａ）は多層配線基板１０Ｆの平面図である。同図に示すように、多層配線基板１０Ｆは第１配線層１２Ａの上面に、半導体チップ１０１と接合する電極１５ａ，１５ｂ，１６が形成されており、他の部位はソルダーレジスト２９により被覆されている。

図６（Ｂ）は、最上層となる第１配線層１２Ａを示している。この第１配線層１２Ａには、最内周電極、１列外側電極が形成されている。

最内周電極は、信号電極１５ａ，１５ｂと電源電極１６が形成されている。この各電極は、直交方向（Ｙ方向）に対して電源電極１６、信号電極１５ｂ、信号電極１５ａの順序で形成されている。

また、１列外側電極も信号電極１５ａ，１５ｂと電源電極１６が形成されており、直交方向（Ｙ方向）に対して電源電極１６、信号電極１５ｂ、信号電極１５ａの順序で形成されている。但し、１列外側電極の各電極の並びと、最内周電極の各電極の並びでは、直交方向（Ｙ方向）に２ピッチ分ずれた構成となっている。

この第１配線層１２Ａでは、最内周電極及び１列外側電極を構成する信号電極１５ａが差動対信号配線２５ａに接続され、信号電極１５ｂが差動対信号配線２５ｂに接続され、更に電源電極１６が電源配線２６に接続された構成とされている。本実施例では、差動対信号配線２５ａと差動対信号配線２５ｂが差動対（ディファレンシャルペア）を構成している。また、電源配線２６はプレーン層となっており、よって差動対を構成する一対の差動対信号配線２５ａ，２５ｂと電源配線２６は実質的に直交方向（Ｙ方向）に交互に形成された構成となっている。尚、第２配線層１２Ｂも上記した第１配線層１２Ａと略同一構成となるため、その図示及び説明は省略するものとする。

上記したように、本実施例に係る多層配線基板１０Ｆは、対をなす差動対信号配線２５ａ，２５ｂが電源配線２６の間に挟まれた構成となり、コプレナー構造となる。更に、本実施例では信号配線として対をなす差動対信号配線２５ａ，２５ｂを用いている。よって、本実施例に係る多層配線基板１０Ｆによれば、インピーダンス整合を行うことができ、また差動対信号配線２５ａ，２５ｂのクロストークも抑制でき、多層配線基板１０Ｅの高密度化を図っても電気特性の向上を図ることが可能となる。

図７は、本発明の第７実施例である多層配線基板１０Ｇを示している。図７（Ａ）は多層配線基板１０Ｇの平面図である。同図に示すように、多層配線基板１０Ｅも第１配線層１２Ａの上面に、半導体チップ１０１と接合する電極１５ａ，１５ｂ，１６，１７が形成されており、他の部位はソルダーレジスト２９により被覆されている。

図７（Ｂ）は、最上層となる第１配線層１２Ａを示している。この第１配線層１２Ａには、最内周電極、１列外側電極、２列外側電極、３列外側電極、及び４列外側電極が形成されている。

最内周電極は、信号電極１５ａ，１５ｂと電源電極１６により構成されている。１列外側電極は、グランド電極１７のみにより構成とされている。２列外側電極は信号電極１５ａ，１５ｂと電源電極１６により構成されている。３列外側電極はグランド電極１７のみにより構成されている。更に、４列外側電極は信号電極１５ａ，１５ｂと電源電極１６により構成されている。

この第１配線層１２Ａでは、４列外側電極を構成する信号電極１５ａが差動対信号配線２５ａと、信号電極１５ｂが差動対信号配線２５ｂと、更に電源電極１６が電源配線２６と接続されている。本実施例においても、差動対信号配線２５ａと差動対信号配線２５ｂが差動対（ディファレンシャルペア）を構成している。また、電源配線２６はプレーン層となっており、よって差動対を構成する一対の差動対信号配線２５ａ，２５ｂと電源配線２６は実質的に直交方向（Ｙ方向）に交互に形成された構成となっている。

図７（Ｃ）は、第２配線層１２Ｂを示している。第２配線層１２Ｂは、グランド配線２７のみを有した構成とされている。グランド配線２７はプレーン層とされており、最内周電極となる信号電極１５ａ，１５ｂ及び電源電極１６は、第２絶縁層１１Ｂが露出された部分においてグランド電極１７と絶縁されている。

図７（Ｄ）は、第３配線層１２Ｃを示している。この第３配線層１２Ｃでは、
３列外側電極を構成する信号電極１５ａが差動対信号配線２５ａと、信号電極１５ｂが差動対信号配線２５ｂと、更に電源電極１６が電源配線２６と接続されている。差動対信号配線２５ａと差動対信号配線２５ｂは、第１配線層１２Ａと同様に差動対（ディファレンシャルペア）を構成している。また、電源配線２６はプレーン層となっており、よって差動対を構成する一対の差動対信号配線２５ａ，２５ｂと電源配線２６は実質的に直交方向（Ｙ方向）に交互に形成された構成となっている。

上記したように、本実施例に係る多層配線基板１０Ｇは、第１配線層１２Ａ及び第３配線層１２Ｃにおいて、対をなす差動対信号配線２５ａ，２５ｂが電源配線２６の間に挟まれた構成となりコプレナー構造となる。更に、本実施例では信号配線として対をなす差動対信号配線２５ａ，２５ｂを用いている。よって、本実施例に係る多層配線基板１０Ｇによれば、インピーダンス整合を行うことができ、また差動対信号配線２５ａ，２５ｂのクロストークも抑制でき、多層配線基板１０Ｇの高密度化を図っても電気特性の向上を図ることが可能となる。

尚、上記した実施例では、電子装置として半導体装置を用い、高周波素子用の基板としての多層配線基板を例に挙げて説明したが、本発明の適用は半導体装置に限定されるものではなく、高周波を用いる各種電子装置及び高周波素子用基板に適用が可能なものである。また、電極及び配線のレイアウトは、あくまでも実施例として一例を示したに過ぎず、本明細書に記載されたレイアウトに限定されるものでないことは勿論である。

図１は、本発明の第１実施例に係る多層配線基板を説明するための図であり、（Ａ）は第１配線層を示す図、（Ｂ）第２配線層を示す図、（Ｃ）は多層配線基板の断面図（図１（Ａ）におけるＡ１−Ａ１線に沿う断面図）である。図２は、本発明の第２実施例に係る多層配線基板を説明するための図であり、（Ａ）は第１配線層を示す図、（Ｂ）第２配線層を示す図、（Ｃ）第３配線層を示す図、（Ｄ）は多層配線基板の断面図（図２（Ａ）におけるＡ２−Ａ２線に沿う断面図）である。図３は、本発明の第３実施例に係る多層配線基板を説明するための図であり、（Ａ）は平面図、（Ｂ）は第１配線層を示す図、（Ｃ）は第２配線層を示す図、（Ｄ）第３配線層を示す図である。図４は、本発明の第４実施例に係る多層配線基板を説明するための図であり、（Ａ）は平面図、（Ｂ）は第１配線層を示す図、（Ｃ）は第２配線層を示す図、（Ｄ）第３配線層を示す図である。図５は、本発明の第５実施例に係る多層配線基板を説明するための図であり、（Ａ）は平面図、（Ｂ）は第１配線層を示す図、（Ｃ）は第２配線層を示す図、（Ｄ）第３配線層を示す図である。図６は、本発明の第６実施例に係る多層配線基板を説明するための図であり、（Ａ）は平面図、（Ｂ）は第１配線層を示す図である。図７は、本発明の第７実施例に係る多層配線基板を説明するための図であり、（Ａ）は平面図、（Ｂ）は第１配線層を示す図、（Ｃ）は第２配線層を示す図、（Ｄ）第３配線層を示す図である。図８は、第１従来例である多層配線基板を説明するための図であり、（Ａ）は半導体チップの搭載位置近傍を拡大して示す平面図であり、（Ｂ）はその断面図（図８（Ａ）におけるＢ１−Ｂ１線に沿う断面図）である。図９は、第１従来例である多層配線基板を説明するための図であり、（Ａ）は第１配線層を示す図、（Ｂ）は多層配線基板の断面図（図９（Ａ）におけるＢ２−Ｂ２線に沿う断面図）である。図１０は、第２従来例である多層配線基板を説明するための図であり、（Ａ）は第１配線層を示す図、（Ｂ）は第２配線層を示す図、（Ｃ）は多層配線基板の断面図（図１０（Ａ）におけるＢ３−Ｂ３線に沿う断面図）である。

符号の説明

１０Ａ〜１０Ｇ多層配線基板
１１Ａ第１絶縁層
１１Ｂ第２絶縁層
１１Ｃ第３絶縁層
１２Ａ第１配線層
１２Ｂ第２配線層
１２Ｃ第３配線層
１２Ｄ第４配線層
１５，１５ａ，１５ｂ信号電極
１６電源電極
１７グランド電極
２５信号配線
２５ａ，２５ｂ差動対信号配線
２６電源配線
２７グランド配線

Claims

信号電極を有する信号配線、グランド電極を有するグランド配線、又は電源電極を有する電源配線の内、一又は複数種の配線が形成された配線層と、絶縁層が交互に積層された構造を有する多層配線基板において、
前記配線層のなかで最上層となる第１配線層が、信号電極と電源電極とが交互に形成された第１の列と、前記第１の列に隣接して配設されグランド電極が形成された第２の列とを有し、
さらに、前記第１配線層には、前記第１の列に形成された信号電極に接続する信号配線と、前記第１の列に形成された電源電極に接続する電源配線とがコプレナー構造となるように形成され、
前記第１配線層の下層に第２配線層である、グランド配線のプレーン層が配設された構成としたことを特徴とする多層配線基板。