JP2004140295A - 高周波素子用基板及び電子装置 - Google Patents
高周波素子用基板及び電子装置 Download PDFInfo
- Publication number
- JP2004140295A JP2004140295A JP2002305914A JP2002305914A JP2004140295A JP 2004140295 A JP2004140295 A JP 2004140295A JP 2002305914 A JP2002305914 A JP 2002305914A JP 2002305914 A JP2002305914 A JP 2002305914A JP 2004140295 A JP2004140295 A JP 2004140295A
- Authority
- JP
- Japan
- Prior art keywords
- ground
- substrate
- signal
- frequency
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Structure Of Printed Boards (AREA)
Abstract
【課題】本発明は信号配線とグランド配線がコプレナーライン構造を有する高周波素子用基板及び電子装置に関し、２層構造としコプレナーライン構造を採用しても所望の電気的特性を得ることを課題とする。
【解決手段】基板本体２０に、信号配線２３Ａ，２３Ｂ、グランド配線２４，信号ビア２５Ａ，２５Ｂ、グランドビア２６Ａ，２６Ｂ等が配設された高周波素子用基板において、信号配線２３Ａ，２３Ｂとグランド配線２４とがコプレナーライン構造となるよう配置する。また、グランド配線２４に複数のグランドビア２６Ａ，２６Ｂを形成し、グランドビア２６Ａを一対の信号ビア２５Ａ，２５Ｂの間位置に配設する。更に、グランドビア２６Ｂを、グランドビア２６Ａの配設位置よりも半導体素子１１から離間した位置（基板本体２０の外周縁２８に近い位置）に配設する。
【選択図】 図６
【解決手段】基板本体２０に、信号配線２３Ａ，２３Ｂ、グランド配線２４，信号ビア２５Ａ，２５Ｂ、グランドビア２６Ａ，２６Ｂ等が配設された高周波素子用基板において、信号配線２３Ａ，２３Ｂとグランド配線２４とがコプレナーライン構造となるよう配置する。また、グランド配線２４に複数のグランドビア２６Ａ，２６Ｂを形成し、グランドビア２６Ａを一対の信号ビア２５Ａ，２５Ｂの間位置に配設する。更に、グランドビア２６Ｂを、グランドビア２６Ａの配設位置よりも半導体素子１１から離間した位置（基板本体２０の外周縁２８に近い位置）に配設する。
【選択図】 図６
Description
【０００１】
【発明の属する技術分野】
本発明は高周波素子用基板及び電子装置に係り、特に信号配線とグランド配線がコプレナーライン構造を有する高周波素子用基板及び電子装置に関する。
【０００２】
近年、電子装置の高速化に伴い、その動作周波数が４ＧＨｚを越える高集積化された高周波用半導体素子、及びこれに対応した各種高周波用素子（以下、これらを纏めて高周波用素子という）が出現している。そして、このような高周波用素子を搭載する高周波素子用基板は、ノイズ混入が少なく、また高周波特性に優れたものが要求されている。
【０００３】
また、これに合わせて、電子装置の小型化及び低コスト化に対しても強い要望がある。このため、高周波用素子を搭載する高周波素子用基板においても、小型化及び低コスト化を図る必要がある．
【従来の技術】
一般に、高周波用半導体素子を搭載する高周波素子用基板は、多層構造（例えば、４層構造）とされており、各層に信号配線，グランド配線，電源配線等が形成されており、また各層間はビアにより層間接続される構成とされている。また、上記のように高周波用半導体素子が組み込まれる電子機器は小型化が図られており、これに伴い高周波素子用基板も小型化（小面積化）する必要がある。
【０００４】
従って、高周波素子用基板の小型化を図るには、信号配線，グランド配線，電源配線の各配線を狭ピッチとなるよう近接させ、高密度化を図る必要がある。また、高周波素子用基板は信号配線に高周波信号を流すため、これを伝送効率よく伝えるためには、その信号配線のインナーリード部分とアウターリード部分とのパターン幅を略同一幅に形成する必要がある。そして、その信号配線の特性インピーダンスのマッチングを図る必要がある（例えば、特許文献１参照）。
【０００５】
このため、従来の高周波素子用基板は、信号配線の伝送効率を向上するためマイクロストリップライン構造が採用されていた。また、このマイクロストリップライン構造とするため、高周波素子用基板は４層以上の多層構造とされていた。
【０００６】
【特許文献１】
特開平８−７８７９７号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記した従来の高周波素子用基板は、マイクロストリップライン構造を採ることにより、信号配線の伝送効率及びインピーダンスのマッチング等の電気的特性については所望の特性を得られる。しかしながら、従来の高周波素子用基板では、電気的特性を得るために４層以上の多層構造となるため、基板の製造工程が複雑になると共に基板材料も多く必要となるため、高周波素子用基板のコストが上昇してしまうという問題点があった。
【０００８】
これを解決するためには、高周波素子用基板を２層とする必要があるが、この構成ではマイクロストリップライン構造を採用するのが困難で、よってコプレナーライン構造を採用する必要がある。しかしながら、従来一般に行なわれている単に信号配線と隣接するようグランド配線を配設する方法では、上記のように小型が図られることにより信号配線間のピッチが狭い構成では十分な電気的特性を得ることができないという問題点があった。
【０００９】
更に、ビアを用いて信号配線を信号配線形成面と反対側の面に引き出す場合には、この信号ビアにおいて反射ノイズやクロストークノイズが発生し、信号劣化や信号遅延が生じるという問題点がある。
【００１０】
本発明は上記の点に鑑みてなされたものであり、２層構造としコプレナーライン構造を採用しても所望の電気的特性を得ることができる高周波素子用基板及び電子装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００１２】
請求項１記載の発明は、
高周波素子が搭載される基板本体と、
該基板本体に形成されたグランド配線と、
前記基板本体を貫通して形成されており、一端が前記グランド配線と接続されると共に、他端がグランド層に接続されたグランドビアと、
前記基板本体に形成され、高周波信号が流される信号配線と、
前記基板本体を貫通して形成されており、一端が前記信号配線と接続された信号ビアとを有する高周波素子用基板において、
前記信号配線に隣接して前記グランド配線を配置するコプレナーライン構造となるよう前記信号配線と前記グランド配線とを配置し、
前記グランド配線に複数のグランドビアを形成し、
前記複数のグランドビアの内、一のグランドビアを、前記グランド配線を挟んで形成された異なる一対の信号配線に形成された信号ビアの間位置に配設し、
かつ、他のクランドビアの少なくともひとつを、前記信号ビアの間に配設された前記グランドビアの配設位置よりも、前記高周波素子から離間した位置に配設したことを特徴とするものである。
【００１３】
上記発明によれば、配線をコプレナーライン構造としても、二つの信号ビアの間にグランド電位とされたグランドビアが配置されているため、この各信号ビア間でクロストーク等の電気的障害が発生することを防止でき、よって信号配線及び信号ビアを流れる信号に劣化が発生することを防止できる。
【００１４】
また、信号ビアの間に配設されたグランドビアの配設位置よりも、高周波素子から離間した位置に他のグランドビアが配設されるため、グランド配線のスタブ長を短くすることができる。よって、これによっても信号線に信号ノイズが混入することを防止することができる。
【００１５】
また、請求項２記載の発明は、
請求項１記載の高周波用基板において、
前記基板本体の第１面に、前記グランド配線と前記グランド配線とを形成し、前記基板本体の前記第１面と反対側の第２面に、前記グランドビアと接続されるグランド層と、前記信号ビアと接続される電極部とを形成したことを特徴とするものである。
【００１６】
上記発明によれば、基板本体の第１面（例えば、表面）にグランド配線とグランド配線とが形成され、この第１面と反対側の第２面（背面）にグランドビアと接続されるグランド層と電極部とが形成されるため、この高周波用基板は２層基板となる。２層基板は従来の４層基板に比べて製造工程が容易で、かつ少ない材料で製造できるため、上記のように電気的特性の良好な高周波用基板を低コストで製造することができる。
【００１７】
また、請求項３記載の発明は、
請求項１または２記載の高周波用基板において、
前記グランド配線に形成される複数のグランドビアの内、前記高周波素子から最も遠い位置にあるグランドビアは、前記基板本体の外周縁近傍に形成位置が選定されていることを特徴とするものである。
【００１８】
上記発明によれば、グランド配線に形成される高周波素子から最も遠い位置にあるグランドビアは基板本体の外周縁近傍に形成されるため、スタブ長を極めて短くすることが可能となり、よってノイズの侵入を確実に防止することができる。
【００１９】
また、請求項４記載の発明に係る電子装置は、
請求項１乃至３のいずれか１項に記載の高周波用基板と、
該高周波用基板に搭載されると共に、前記グランド配線及び信号配線に接続される高周波素子と、
前記高周波用基板に前記信号配線と接続するよう形成された外部接続用端子とを設けてなることを特徴とするものである。
【００２０】
上記発明によれば、小型化，低コスト化，及び高周波特性に優れる高周波用基板を用いたことにより、小型化，低コスト化を図れると共に電気的特性に優れた電子装置を実現することができる。
【００２１】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
【００２２】
図１は、本発明の一実施例である半導体装置１０の概略構成図である。この半導体装置１０はＰＢＧＡ（Ｐｌａｓｔｉｃ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）構造の半導体装置であり、大略すると半導体素子１１，高周波用基板１２，封止樹脂１３，及び半田ボール１４等により構成されている。
【００２３】
半導体素子１１は、例えば駆動周波数が数百ＭＨｚ〜数ＧＨｚの高周波半導体素子である。この半導体素子１１は高周波用基板１２上に搭載されており、高周波用基板１２に形成された後述する各種配線２３，２４等にワイヤ１５により接続された構成となっている。
【００２４】
封止樹脂１３は例えばエポキシ樹脂であり、高周波用基板１２の上面２１を覆うよう形成されている。これにより、半導体素子１１，ワイヤ１５，及び高周波用基板１２に形成された配線２３，２４は、封止樹脂１３により保護される。
【００２５】
半田ボール１４は外部接続端子となるものであり、高周波用基板１２の下面２２に配設されている。具体的には、高周波用基板１２の下面２２には電極３１が形成されており、半田ボール１４はこの電極３１に接合された構成とされている。
【００２６】
次に、図２乃至図５を参照して、高周波用基板１２について説明する。
図２は高周波用基板１２の断面を拡大して示しており、図３は高周波用基板１２の上面ソルダーレジスト２７を設けていない状態の平面を示している。また、図４は高周波用基板１２の上面２１に形成された各配線２３，２４を拡大して示す図であり、図５は高周波用基板１２の下面２２に形成された電極３１及び再配線３２を拡大して示す図である。尚、図３及び図４においては上面ソルダーレジスト２７の図示を、また図５においては下面ソルダーレジスト３０の図示を省略している。
【００２７】
高周波用基板１２は、基板本体２０に信号配線２３，グランド配線２４，信号ビア２５，グランドビア２６，上面ソルダーレジスト２７，グランド層２９，及び下面ソルダーレジスト３０等を配設した構成とされている。基板本体２０は、絶縁性を有した樹脂（例えばＢＴ樹脂等）により形成されている。
【００２８】
この基板本体２０の上面２１には、図３及び図４に示されるように、信号配線２３，グランド配線２４，電源配線（図示せす），及び上面ソルダーレジスト２７が形成されている。また、基板本体２０の下面２２には、図５に示されるように、グランド層２９，下面ソルダーレジスト３０，電極３１，及び再配線３２が形成される。
【００２９】
信号配線２３は、内側端部が半導体素子１１とワイヤ１５により接続される。また、信号配線２３の所定位置には、基板本体２０を上下に貫通する信号ビア２５が形成されている。この信号ビア２５は、基板本体２０に上下貫通するよう形成された孔の内壁に導電膜を形成した構成とされている。
【００３０】
この信号ビア２５は、上端部が高周波用基板１２の上面２１に形成された信号配線２３に接続されると共に、下端部は下面２２に形成された再配線３２に接続されている。この再配線３２は半田ボール１４が配設される位置まで延出形成されている。
【００３１】
そして、この半田ボール１４が配設される位置には、半田ボール１４を接合するための電極３１が形成されている。このように、再配線３２を形成することにより、信号ビア２５に直接半田ボール１４を接合する必要がなくなり、半田ボール１４のレイアウトに自由度を持たせることができると共に、半田ボール１４の接合性を高めることができる。
【００３２】
グランド配線２４は、内側端部が半導体素子１１とワイヤ１５により接続される。また、グランド配線２４の所定位置には、基板本体２０を上下に貫通する複数のグランドビア２６が形成されている。このグランドビア２６も信号ビア２５と同様に、基板本体２０に上下貫通するよう形成された孔の内壁に導電膜を形成した構成とされている。
【００３３】
このグランドビア２６は、上端部が高周波用基板１２の上面２１に形成されたグランド配線２４に接続されると共に、下端部は下面２２に形成されたグランド層２９に接続された構成とされている。このグランド層２９は、電極３１及び再配線３２の形成位置を除き、高周波用基板１２の下面２２に広く形成されている。図５において、黒く示されている部分がグランド層２９である。
【００３４】
このグランド層２９には、下面ソルダーレジスト３０が被膜形成されており、外部に対して絶縁処理がされている。また、グランド層２９の所要部位は、下面ソルダーレジスト３０に設けられた開口から露出して電極３１を形成しており、この電極３１には半田ボール１４が接合される。
【００３５】
ところで、上記した高周波用基板１２に配設される信号配線２３及びグランド配線２４は、高周波用基板１２の製造工程上めっきが施されるため、このめっき用の電極と電気的接続を取る必要がある。このため、高周波用基板１２の外周縁２８まで信号配線２３及びグランド配線２４を引き出している。このような理由により、電気特性上問題となるスタブが発生していた（尚、スタブについては後に詳述するものとする）。
【００３６】
上記した説明から明らかなように、本実施例で用いている高周波用基板１２は、基板本体２０の上面２１に各配線２３，２４が形成されると共に下面２２にグランド層２９，電極３１，再配線３２が形成され、かつこれらの配線等が各ビア２５，２６で接続された、いわゆる２層基板である。２層基板は、従来用いられていた４層基板に比べて製造工程が容易で、かつ少ない材料で製造できるため、高周波用基板１２を低コストで製造することができる。
【００３７】
しかしながら、本実施例で用いている半導体素子１１は、高周波半導体素子である。このため伝送効率の低減等を防止するため、信号配線２３の特性インピーダンスのマッチングを図る必要がある。従来の高周波素子用基板は、４層構造であるためマイクロストリップライン構造を採ることが可能であり、よって信号配線の伝送効率及びインピーダンスのマッチング等の電気的特性については所望の特性を得ることができた。
【００３８】
しかしながら、本実施例のように高周波用基板１２を２層構造とした場合、マイクロストリップライン構造を採用するのが困難で、よってコプレナーライン構造を採用する必要がある。そこで本実施例においても、信号配線２３とグランド配線２４はコプレナーライン構造で配置された構成とされている。即ち、信号配線２３と隣接するようグランド配線２４が形成された構成となっている。尚、理解を容易にするため、図４及び図５において信号配線２３を白抜きで示し、グランド配線２４を黒く塗り潰して示している。
【００３９】
ところが、図示されるように各配線２３，２４が高密度に配設された構成構成では、単にコプレナーライン構造を採用しても配線間ピッチが狭くなり、高周波に対する十分な電気的特性維持を得ることがでず、また信号ビアにおいて反射ノイズやクロストークノイズが発生して信号劣化や信号遅延が生じてしまうことは前述した通りである。
【００４０】
ここで、本実施例における信号配線２３とグランド配線２４の配設位置、及び信号配線２３に形成された信号ビア２５とグランド配線２４に形成されたグランドビア２６の形成位置に注目する。
上記したように本実施例では高周波対策としてコプレナーライン構造を採用しているため、一対の信号配線２３の間にグランド配線２４が位置するよう構成されている。尚、配線レイアウト上、全てをコプレナーライン構造とするのは困難で、損失の少ない一部においてはコプレナーライン構造を採用していない部分もある。
【００４１】
先ず、一対の信号配線２３に夫々形成された信号ビア２５と、グランド配線２４に形成されたグランドビア２６の位置関係に注目する。すると図４に示されるように、一対の信号ビア２５の間にグランドビア２６が位置するよう構成されている。即ち、一対の信号ビア２５の中心位置とグランドビア２６は、略直線状に配置された構成とされている。
【００４２】
更に、ここで図４に矢印Ａで示す直線上に位置する各ビア２５，２６を有する各配線２３，２４を図６に拡大して示す。尚、説明を容易とするため、図６において上方に位置する信号配線２３を特に信号配線２３Ａと示し、図６において下方に位置する信号配線２３を特に信号配線２３Ｂと示し説明するものとする。
【００４３】
また、上記のようにグランド配線２４は複数（本実施例では２個）のグランドビア２６を設けているが、半導体素子１１に近い側（図中、左側）に位置するグランドビア２６を特にグランドビア２６Ａと示し、半導体素子１１に対しグランドビア２６Ａより遠い側（図中、右側）に位置のグランドビア２６を特にグランドビア２６Ｂとして示し説明するものとする。
【００４４】
本実施例では、図６に拡大して示すように、一対の信号ビア２５Ａ，２５Ｂの間にグランドビア２６Ａが位置した構成とされている。これにより、一対の信号ビア２５Ａ，２５Ｂとグランドビア２６Ａは、直線Ａ上に配置された構成となっている。図７は、この直線Ａにおいて高周波用基板１２を切断した断面図である。
【００４５】
同図に示されるように、一対の信号ビア２５Ａ，２５Ｂの間にグランドビア２６Ａが並列することとなり、一対の信号ビア２５Ａ，２５Ｂ間でクロストーク等の電気的障害が発生することを防止できる。よって、信号配線２３Ａ，２３Ｂ及び信号ビア２５Ａ，２５Ｂを流れる信号に劣化が発生することを防止でき、半導体装置１０の信頼性や高周波特性を高めることができる。
【００４６】
更に本実施例では、上記したようにグランド配線２４が複数のグランドビア２６を設けており、半導体素子１１に対しグランドビア２６Ａより遠い位置にグランドビア２６Ｂを形成している。
【００４７】
これにより、グランド配線２４のスタブ長を短くすることができ、信号配線２３Ａ，２３Ｂに信号ノイズが混入することを防止することができる。即ち、仮にグランドビア２６Ｂが存在しないと仮定すると、グランドビア２６Ａの形成位置から外周縁２８に到るグランド配線２４（図６に矢印Ｌで示す部分）は電気的に浮いた状態となり、またアンテナと同等の機能するため外部ノイズを拾ってしまう。
【００４８】
しかしながら、半導体素子１１に対しグランドビア２６Ａより遠い位置にグランドビア２６Ｂを形成することにより、グランドビア２６Ａからグランドビア２６Ｂに到るまでのグランド配線２４（図６に矢印Ｌで示す部分のグランド配線２４）もグランド電位とされる。これにより、グランド配線２４がアンテナとして機能することはなくなり、信号配線２３を流れる信号にノイズが混入することを防止することができる。
【００４９】
また本実施例では、グランドビア２６Ｂの形成位置は、可納な限り基板本体２０の外周縁２８に近い位置となるよう構成している。この構成とすることにより、グランド配線２４に形成される高周波用の半導体素子１１から最も遠い位置にあるグランドビア２６Ｂが基板本体２０の外周縁２８に近い位置に形成されるため、スタブ長を極めて短くすることが可能となり、よってノイズの侵入を確実に防止することができる。
【００５０】
また、本実施例では高周波用基板１２の下面２２にグランド層２９を設けているため、信号配線２３をグランド付きコプレナー線路として設計することも可能である。
【００５１】
尚、上記した説明において、スタブ長とはビアから高周波用基板の外周縁までの配線経路長をいう。
【００５２】
また、上記した実施例では、電子装置として半導体装置を用い、高周波素子用基板として半導体装置用の基板を例に挙げて説明したが、本発明の適用は半導体装置に限定されるものではなく、高周波を用いる各種電子装置及び高周波素子用基板に適用が可能なものである。
【００５３】
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
【００５４】
請求項１記載の発明によれば、信号ビア間でクロストーク等の電気的障害が発生することを防止でき、よって信号配線及び信号ビアを流れる信号に劣化が発生することを防止できると共に、グランド配線のスタブ長を短くすることができるためこれによっても信号線に信号ノイズが混入することを防止することができる。
【００５５】
また、請求項２記載の発明によれば、高周波用基板は２層基板となるため、製造工程の容易化を図れると共に、かつ少ない材料で製造できるため電気的特性に優れた高周波用基板を低コストで製造することができる。
【００５６】
また、請求項３記載の発明によれば、スタブ長を極めて短くすることができるため、ノイズの侵入を確実に防止することができる。
【００５７】
また、請求項４記載の発明によれば、小型化及び電気的特性に優れた電子装置を低コストで実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体装置を示す断面図である。
【図２】本発明の一実施例である高周波素子用基板の断面図である。
【図３】本発明の一実施例である高周波素子用基板の平面図である。
【図４】本発明の一実施例である高周波素子用基板の上面を拡大して示す図である。
【図５】本発明の一実施例である高周波素子用基板の下面を拡大して示す図である。
【図６】一対の信号配線の間にグランド配線が配設された構成を拡大して示す図である。
【図７】図６に矢印Ａで示す線に沿った断面図である。
【符号の説明】
１０ 半導体装置
１１ 半導体素子
１２ 高周波用基板
１４ 半田ボール
２０ 基板本体
２１ 上面
２２ 下面
２３，２３Ａ，２３Ｂ 信号配線
２４ グランド配線
２５，２５Ａ，２５Ｂ 信号ビア
２６，２６Ａ，２６Ｂ グランドビア
２７ 上面ソルダーレジスト
２８ 外周縁
２９ グランド層
３０ 下面ソルダーレジスト
３１ 電極
３２ 再配線
【発明の属する技術分野】
本発明は高周波素子用基板及び電子装置に係り、特に信号配線とグランド配線がコプレナーライン構造を有する高周波素子用基板及び電子装置に関する。
【０００２】
近年、電子装置の高速化に伴い、その動作周波数が４ＧＨｚを越える高集積化された高周波用半導体素子、及びこれに対応した各種高周波用素子（以下、これらを纏めて高周波用素子という）が出現している。そして、このような高周波用素子を搭載する高周波素子用基板は、ノイズ混入が少なく、また高周波特性に優れたものが要求されている。
【０００３】
また、これに合わせて、電子装置の小型化及び低コスト化に対しても強い要望がある。このため、高周波用素子を搭載する高周波素子用基板においても、小型化及び低コスト化を図る必要がある．
【従来の技術】
一般に、高周波用半導体素子を搭載する高周波素子用基板は、多層構造（例えば、４層構造）とされており、各層に信号配線，グランド配線，電源配線等が形成されており、また各層間はビアにより層間接続される構成とされている。また、上記のように高周波用半導体素子が組み込まれる電子機器は小型化が図られており、これに伴い高周波素子用基板も小型化（小面積化）する必要がある。
【０００４】
従って、高周波素子用基板の小型化を図るには、信号配線，グランド配線，電源配線の各配線を狭ピッチとなるよう近接させ、高密度化を図る必要がある。また、高周波素子用基板は信号配線に高周波信号を流すため、これを伝送効率よく伝えるためには、その信号配線のインナーリード部分とアウターリード部分とのパターン幅を略同一幅に形成する必要がある。そして、その信号配線の特性インピーダンスのマッチングを図る必要がある（例えば、特許文献１参照）。
【０００５】
このため、従来の高周波素子用基板は、信号配線の伝送効率を向上するためマイクロストリップライン構造が採用されていた。また、このマイクロストリップライン構造とするため、高周波素子用基板は４層以上の多層構造とされていた。
【０００６】
【特許文献１】
特開平８−７８７９７号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記した従来の高周波素子用基板は、マイクロストリップライン構造を採ることにより、信号配線の伝送効率及びインピーダンスのマッチング等の電気的特性については所望の特性を得られる。しかしながら、従来の高周波素子用基板では、電気的特性を得るために４層以上の多層構造となるため、基板の製造工程が複雑になると共に基板材料も多く必要となるため、高周波素子用基板のコストが上昇してしまうという問題点があった。
【０００８】
これを解決するためには、高周波素子用基板を２層とする必要があるが、この構成ではマイクロストリップライン構造を採用するのが困難で、よってコプレナーライン構造を採用する必要がある。しかしながら、従来一般に行なわれている単に信号配線と隣接するようグランド配線を配設する方法では、上記のように小型が図られることにより信号配線間のピッチが狭い構成では十分な電気的特性を得ることができないという問題点があった。
【０００９】
更に、ビアを用いて信号配線を信号配線形成面と反対側の面に引き出す場合には、この信号ビアにおいて反射ノイズやクロストークノイズが発生し、信号劣化や信号遅延が生じるという問題点がある。
【００１０】
本発明は上記の点に鑑みてなされたものであり、２層構造としコプレナーライン構造を採用しても所望の電気的特性を得ることができる高周波素子用基板及び電子装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００１２】
請求項１記載の発明は、
高周波素子が搭載される基板本体と、
該基板本体に形成されたグランド配線と、
前記基板本体を貫通して形成されており、一端が前記グランド配線と接続されると共に、他端がグランド層に接続されたグランドビアと、
前記基板本体に形成され、高周波信号が流される信号配線と、
前記基板本体を貫通して形成されており、一端が前記信号配線と接続された信号ビアとを有する高周波素子用基板において、
前記信号配線に隣接して前記グランド配線を配置するコプレナーライン構造となるよう前記信号配線と前記グランド配線とを配置し、
前記グランド配線に複数のグランドビアを形成し、
前記複数のグランドビアの内、一のグランドビアを、前記グランド配線を挟んで形成された異なる一対の信号配線に形成された信号ビアの間位置に配設し、
かつ、他のクランドビアの少なくともひとつを、前記信号ビアの間に配設された前記グランドビアの配設位置よりも、前記高周波素子から離間した位置に配設したことを特徴とするものである。
【００１３】
上記発明によれば、配線をコプレナーライン構造としても、二つの信号ビアの間にグランド電位とされたグランドビアが配置されているため、この各信号ビア間でクロストーク等の電気的障害が発生することを防止でき、よって信号配線及び信号ビアを流れる信号に劣化が発生することを防止できる。
【００１４】
また、信号ビアの間に配設されたグランドビアの配設位置よりも、高周波素子から離間した位置に他のグランドビアが配設されるため、グランド配線のスタブ長を短くすることができる。よって、これによっても信号線に信号ノイズが混入することを防止することができる。
【００１５】
また、請求項２記載の発明は、
請求項１記載の高周波用基板において、
前記基板本体の第１面に、前記グランド配線と前記グランド配線とを形成し、前記基板本体の前記第１面と反対側の第２面に、前記グランドビアと接続されるグランド層と、前記信号ビアと接続される電極部とを形成したことを特徴とするものである。
【００１６】
上記発明によれば、基板本体の第１面（例えば、表面）にグランド配線とグランド配線とが形成され、この第１面と反対側の第２面（背面）にグランドビアと接続されるグランド層と電極部とが形成されるため、この高周波用基板は２層基板となる。２層基板は従来の４層基板に比べて製造工程が容易で、かつ少ない材料で製造できるため、上記のように電気的特性の良好な高周波用基板を低コストで製造することができる。
【００１７】
また、請求項３記載の発明は、
請求項１または２記載の高周波用基板において、
前記グランド配線に形成される複数のグランドビアの内、前記高周波素子から最も遠い位置にあるグランドビアは、前記基板本体の外周縁近傍に形成位置が選定されていることを特徴とするものである。
【００１８】
上記発明によれば、グランド配線に形成される高周波素子から最も遠い位置にあるグランドビアは基板本体の外周縁近傍に形成されるため、スタブ長を極めて短くすることが可能となり、よってノイズの侵入を確実に防止することができる。
【００１９】
また、請求項４記載の発明に係る電子装置は、
請求項１乃至３のいずれか１項に記載の高周波用基板と、
該高周波用基板に搭載されると共に、前記グランド配線及び信号配線に接続される高周波素子と、
前記高周波用基板に前記信号配線と接続するよう形成された外部接続用端子とを設けてなることを特徴とするものである。
【００２０】
上記発明によれば、小型化，低コスト化，及び高周波特性に優れる高周波用基板を用いたことにより、小型化，低コスト化を図れると共に電気的特性に優れた電子装置を実現することができる。
【００２１】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
【００２２】
図１は、本発明の一実施例である半導体装置１０の概略構成図である。この半導体装置１０はＰＢＧＡ（Ｐｌａｓｔｉｃ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）構造の半導体装置であり、大略すると半導体素子１１，高周波用基板１２，封止樹脂１３，及び半田ボール１４等により構成されている。
【００２３】
半導体素子１１は、例えば駆動周波数が数百ＭＨｚ〜数ＧＨｚの高周波半導体素子である。この半導体素子１１は高周波用基板１２上に搭載されており、高周波用基板１２に形成された後述する各種配線２３，２４等にワイヤ１５により接続された構成となっている。
【００２４】
封止樹脂１３は例えばエポキシ樹脂であり、高周波用基板１２の上面２１を覆うよう形成されている。これにより、半導体素子１１，ワイヤ１５，及び高周波用基板１２に形成された配線２３，２４は、封止樹脂１３により保護される。
【００２５】
半田ボール１４は外部接続端子となるものであり、高周波用基板１２の下面２２に配設されている。具体的には、高周波用基板１２の下面２２には電極３１が形成されており、半田ボール１４はこの電極３１に接合された構成とされている。
【００２６】
次に、図２乃至図５を参照して、高周波用基板１２について説明する。
図２は高周波用基板１２の断面を拡大して示しており、図３は高周波用基板１２の上面ソルダーレジスト２７を設けていない状態の平面を示している。また、図４は高周波用基板１２の上面２１に形成された各配線２３，２４を拡大して示す図であり、図５は高周波用基板１２の下面２２に形成された電極３１及び再配線３２を拡大して示す図である。尚、図３及び図４においては上面ソルダーレジスト２７の図示を、また図５においては下面ソルダーレジスト３０の図示を省略している。
【００２７】
高周波用基板１２は、基板本体２０に信号配線２３，グランド配線２４，信号ビア２５，グランドビア２６，上面ソルダーレジスト２７，グランド層２９，及び下面ソルダーレジスト３０等を配設した構成とされている。基板本体２０は、絶縁性を有した樹脂（例えばＢＴ樹脂等）により形成されている。
【００２８】
この基板本体２０の上面２１には、図３及び図４に示されるように、信号配線２３，グランド配線２４，電源配線（図示せす），及び上面ソルダーレジスト２７が形成されている。また、基板本体２０の下面２２には、図５に示されるように、グランド層２９，下面ソルダーレジスト３０，電極３１，及び再配線３２が形成される。
【００２９】
信号配線２３は、内側端部が半導体素子１１とワイヤ１５により接続される。また、信号配線２３の所定位置には、基板本体２０を上下に貫通する信号ビア２５が形成されている。この信号ビア２５は、基板本体２０に上下貫通するよう形成された孔の内壁に導電膜を形成した構成とされている。
【００３０】
この信号ビア２５は、上端部が高周波用基板１２の上面２１に形成された信号配線２３に接続されると共に、下端部は下面２２に形成された再配線３２に接続されている。この再配線３２は半田ボール１４が配設される位置まで延出形成されている。
【００３１】
そして、この半田ボール１４が配設される位置には、半田ボール１４を接合するための電極３１が形成されている。このように、再配線３２を形成することにより、信号ビア２５に直接半田ボール１４を接合する必要がなくなり、半田ボール１４のレイアウトに自由度を持たせることができると共に、半田ボール１４の接合性を高めることができる。
【００３２】
グランド配線２４は、内側端部が半導体素子１１とワイヤ１５により接続される。また、グランド配線２４の所定位置には、基板本体２０を上下に貫通する複数のグランドビア２６が形成されている。このグランドビア２６も信号ビア２５と同様に、基板本体２０に上下貫通するよう形成された孔の内壁に導電膜を形成した構成とされている。
【００３３】
このグランドビア２６は、上端部が高周波用基板１２の上面２１に形成されたグランド配線２４に接続されると共に、下端部は下面２２に形成されたグランド層２９に接続された構成とされている。このグランド層２９は、電極３１及び再配線３２の形成位置を除き、高周波用基板１２の下面２２に広く形成されている。図５において、黒く示されている部分がグランド層２９である。
【００３４】
このグランド層２９には、下面ソルダーレジスト３０が被膜形成されており、外部に対して絶縁処理がされている。また、グランド層２９の所要部位は、下面ソルダーレジスト３０に設けられた開口から露出して電極３１を形成しており、この電極３１には半田ボール１４が接合される。
【００３５】
ところで、上記した高周波用基板１２に配設される信号配線２３及びグランド配線２４は、高周波用基板１２の製造工程上めっきが施されるため、このめっき用の電極と電気的接続を取る必要がある。このため、高周波用基板１２の外周縁２８まで信号配線２３及びグランド配線２４を引き出している。このような理由により、電気特性上問題となるスタブが発生していた（尚、スタブについては後に詳述するものとする）。
【００３６】
上記した説明から明らかなように、本実施例で用いている高周波用基板１２は、基板本体２０の上面２１に各配線２３，２４が形成されると共に下面２２にグランド層２９，電極３１，再配線３２が形成され、かつこれらの配線等が各ビア２５，２６で接続された、いわゆる２層基板である。２層基板は、従来用いられていた４層基板に比べて製造工程が容易で、かつ少ない材料で製造できるため、高周波用基板１２を低コストで製造することができる。
【００３７】
しかしながら、本実施例で用いている半導体素子１１は、高周波半導体素子である。このため伝送効率の低減等を防止するため、信号配線２３の特性インピーダンスのマッチングを図る必要がある。従来の高周波素子用基板は、４層構造であるためマイクロストリップライン構造を採ることが可能であり、よって信号配線の伝送効率及びインピーダンスのマッチング等の電気的特性については所望の特性を得ることができた。
【００３８】
しかしながら、本実施例のように高周波用基板１２を２層構造とした場合、マイクロストリップライン構造を採用するのが困難で、よってコプレナーライン構造を採用する必要がある。そこで本実施例においても、信号配線２３とグランド配線２４はコプレナーライン構造で配置された構成とされている。即ち、信号配線２３と隣接するようグランド配線２４が形成された構成となっている。尚、理解を容易にするため、図４及び図５において信号配線２３を白抜きで示し、グランド配線２４を黒く塗り潰して示している。
【００３９】
ところが、図示されるように各配線２３，２４が高密度に配設された構成構成では、単にコプレナーライン構造を採用しても配線間ピッチが狭くなり、高周波に対する十分な電気的特性維持を得ることがでず、また信号ビアにおいて反射ノイズやクロストークノイズが発生して信号劣化や信号遅延が生じてしまうことは前述した通りである。
【００４０】
ここで、本実施例における信号配線２３とグランド配線２４の配設位置、及び信号配線２３に形成された信号ビア２５とグランド配線２４に形成されたグランドビア２６の形成位置に注目する。
上記したように本実施例では高周波対策としてコプレナーライン構造を採用しているため、一対の信号配線２３の間にグランド配線２４が位置するよう構成されている。尚、配線レイアウト上、全てをコプレナーライン構造とするのは困難で、損失の少ない一部においてはコプレナーライン構造を採用していない部分もある。
【００４１】
先ず、一対の信号配線２３に夫々形成された信号ビア２５と、グランド配線２４に形成されたグランドビア２６の位置関係に注目する。すると図４に示されるように、一対の信号ビア２５の間にグランドビア２６が位置するよう構成されている。即ち、一対の信号ビア２５の中心位置とグランドビア２６は、略直線状に配置された構成とされている。
【００４２】
更に、ここで図４に矢印Ａで示す直線上に位置する各ビア２５，２６を有する各配線２３，２４を図６に拡大して示す。尚、説明を容易とするため、図６において上方に位置する信号配線２３を特に信号配線２３Ａと示し、図６において下方に位置する信号配線２３を特に信号配線２３Ｂと示し説明するものとする。
【００４３】
また、上記のようにグランド配線２４は複数（本実施例では２個）のグランドビア２６を設けているが、半導体素子１１に近い側（図中、左側）に位置するグランドビア２６を特にグランドビア２６Ａと示し、半導体素子１１に対しグランドビア２６Ａより遠い側（図中、右側）に位置のグランドビア２６を特にグランドビア２６Ｂとして示し説明するものとする。
【００４４】
本実施例では、図６に拡大して示すように、一対の信号ビア２５Ａ，２５Ｂの間にグランドビア２６Ａが位置した構成とされている。これにより、一対の信号ビア２５Ａ，２５Ｂとグランドビア２６Ａは、直線Ａ上に配置された構成となっている。図７は、この直線Ａにおいて高周波用基板１２を切断した断面図である。
【００４５】
同図に示されるように、一対の信号ビア２５Ａ，２５Ｂの間にグランドビア２６Ａが並列することとなり、一対の信号ビア２５Ａ，２５Ｂ間でクロストーク等の電気的障害が発生することを防止できる。よって、信号配線２３Ａ，２３Ｂ及び信号ビア２５Ａ，２５Ｂを流れる信号に劣化が発生することを防止でき、半導体装置１０の信頼性や高周波特性を高めることができる。
【００４６】
更に本実施例では、上記したようにグランド配線２４が複数のグランドビア２６を設けており、半導体素子１１に対しグランドビア２６Ａより遠い位置にグランドビア２６Ｂを形成している。
【００４７】
これにより、グランド配線２４のスタブ長を短くすることができ、信号配線２３Ａ，２３Ｂに信号ノイズが混入することを防止することができる。即ち、仮にグランドビア２６Ｂが存在しないと仮定すると、グランドビア２６Ａの形成位置から外周縁２８に到るグランド配線２４（図６に矢印Ｌで示す部分）は電気的に浮いた状態となり、またアンテナと同等の機能するため外部ノイズを拾ってしまう。
【００４８】
しかしながら、半導体素子１１に対しグランドビア２６Ａより遠い位置にグランドビア２６Ｂを形成することにより、グランドビア２６Ａからグランドビア２６Ｂに到るまでのグランド配線２４（図６に矢印Ｌで示す部分のグランド配線２４）もグランド電位とされる。これにより、グランド配線２４がアンテナとして機能することはなくなり、信号配線２３を流れる信号にノイズが混入することを防止することができる。
【００４９】
また本実施例では、グランドビア２６Ｂの形成位置は、可納な限り基板本体２０の外周縁２８に近い位置となるよう構成している。この構成とすることにより、グランド配線２４に形成される高周波用の半導体素子１１から最も遠い位置にあるグランドビア２６Ｂが基板本体２０の外周縁２８に近い位置に形成されるため、スタブ長を極めて短くすることが可能となり、よってノイズの侵入を確実に防止することができる。
【００５０】
また、本実施例では高周波用基板１２の下面２２にグランド層２９を設けているため、信号配線２３をグランド付きコプレナー線路として設計することも可能である。
【００５１】
尚、上記した説明において、スタブ長とはビアから高周波用基板の外周縁までの配線経路長をいう。
【００５２】
また、上記した実施例では、電子装置として半導体装置を用い、高周波素子用基板として半導体装置用の基板を例に挙げて説明したが、本発明の適用は半導体装置に限定されるものではなく、高周波を用いる各種電子装置及び高周波素子用基板に適用が可能なものである。
【００５３】
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
【００５４】
請求項１記載の発明によれば、信号ビア間でクロストーク等の電気的障害が発生することを防止でき、よって信号配線及び信号ビアを流れる信号に劣化が発生することを防止できると共に、グランド配線のスタブ長を短くすることができるためこれによっても信号線に信号ノイズが混入することを防止することができる。
【００５５】
また、請求項２記載の発明によれば、高周波用基板は２層基板となるため、製造工程の容易化を図れると共に、かつ少ない材料で製造できるため電気的特性に優れた高周波用基板を低コストで製造することができる。
【００５６】
また、請求項３記載の発明によれば、スタブ長を極めて短くすることができるため、ノイズの侵入を確実に防止することができる。
【００５７】
また、請求項４記載の発明によれば、小型化及び電気的特性に優れた電子装置を低コストで実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体装置を示す断面図である。
【図２】本発明の一実施例である高周波素子用基板の断面図である。
【図３】本発明の一実施例である高周波素子用基板の平面図である。
【図４】本発明の一実施例である高周波素子用基板の上面を拡大して示す図である。
【図５】本発明の一実施例である高周波素子用基板の下面を拡大して示す図である。
【図６】一対の信号配線の間にグランド配線が配設された構成を拡大して示す図である。
【図７】図６に矢印Ａで示す線に沿った断面図である。
【符号の説明】
１０ 半導体装置
１１ 半導体素子
１２ 高周波用基板
１４ 半田ボール
２０ 基板本体
２１ 上面
２２ 下面
２３，２３Ａ，２３Ｂ 信号配線
２４ グランド配線
２５，２５Ａ，２５Ｂ 信号ビア
２６，２６Ａ，２６Ｂ グランドビア
２７ 上面ソルダーレジスト
２８ 外周縁
２９ グランド層
３０ 下面ソルダーレジスト
３１ 電極
３２ 再配線
Claims (4)
- 高周波素子が搭載される基板本体と、
該基板本体に形成されたグランド配線と、
前記基板本体を貫通して形成されており、一端が前記グランド配線と接続されると共に、他端がグランド層に接続されたグランドビアと、
前記基板本体に形成され、高周波信号が流される信号配線と、
前記基板本体を貫通して形成されており、一端が前記信号配線と接続された信号ビアとを有する高周波素子用基板において、
前記信号配線に隣接して前記グランド配線を配置するコプレナーライン構造となるよう前記信号配線と前記グランド配線とを配置し、
前記グランド配線に複数のグランドビアを形成し、
前記複数のグランドビアの内、一のグランドビアを、前記グランド配線を挟んで形成された異なる一対の信号配線に形成された信号ビアの間位置に配設し、
かつ、他のクランドビアの少なくともひとつを、前記信号ビアの間に配設された前記グランドビアの配設位置よりも、前記高周波素子から離間した位置に配設したことを特徴とする高周波素子用基板。 - 請求項１記載の高周波用基板において、
前記基板本体の第１面に、前記グランド配線と前記グランド配線とを形成し、
前記基板本体の前記第１面と反対側の第２面に、前記グランドビアと接続されるグランド層と、前記信号ビアと接続される電極部とを形成したことを特徴とする高周波素子用基板。 - 請求項１または２記載の高周波用基板において、
前記グランド配線に形成される複数のグランドビアの内、前記高周波素子から最も遠い位置にあるグランドビアは、前記基板本体の外周縁近傍に形成位置が選定されていることを特徴とする高周波素子用基板。 - 請求項１乃至３のいずれか１項に記載の高周波用基板と、
該高周波用基板に搭載されると共に、前記グランド配線及び信号配線に接続される高周波素子と、
前記高周波用基板に前記信号配線と接続するよう形成された外部接続用端子とを設けてなることを特徴とする電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002305914A JP2004140295A (ja) | 2002-10-21 | 2002-10-21 | 高周波素子用基板及び電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002305914A JP2004140295A (ja) | 2002-10-21 | 2002-10-21 | 高周波素子用基板及び電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004140295A true JP2004140295A (ja) | 2004-05-13 |
Family
ID=32452873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002305914A Pending JP2004140295A (ja) | 2002-10-21 | 2002-10-21 | 高周波素子用基板及び電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004140295A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010041376A1 (ja) * | 2008-10-08 | 2010-04-15 | パナソニック株式会社 | インターポーザ基板及び半導体装置 |
| US8076588B2 (en) | 2006-12-19 | 2011-12-13 | Shinko Electric Industries Co., Ltd. | Multilayer wiring board |
| JPWO2019234828A1 (ja) * | 2018-06-05 | 2020-06-25 | 三菱電機株式会社 | 多層プリント回路基板 |
-
2002
- 2002-10-21 JP JP2002305914A patent/JP2004140295A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8076588B2 (en) | 2006-12-19 | 2011-12-13 | Shinko Electric Industries Co., Ltd. | Multilayer wiring board |
| WO2010041376A1 (ja) * | 2008-10-08 | 2010-04-15 | パナソニック株式会社 | インターポーザ基板及び半導体装置 |
| JPWO2010041376A1 (ja) * | 2008-10-08 | 2012-03-01 | パナソニック株式会社 | インターポーザ基板及び半導体装置 |
| US8213185B2 (en) | 2008-10-08 | 2012-07-03 | Panasonic Corporation | Interposer substrate including capacitor for adjusting phase of signal transmitted in same interposer substrate |
| CN101889341B (zh) * | 2008-10-08 | 2012-12-26 | 松下电器产业株式会社 | 中介层基板以及半导体装置 |
| JPWO2019234828A1 (ja) * | 2018-06-05 | 2020-06-25 | 三菱電機株式会社 | 多層プリント回路基板 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7436056B2 (en) | Electronic component package | |
| US6573600B2 (en) | Multilayer wiring substrate having differential signal wires and a general signal wire in different planes | |
| US8354975B2 (en) | Electromagnetic band gap element, and antenna and filter using the same | |
| US8841771B2 (en) | Semiconductor device | |
| US8076588B2 (en) | Multilayer wiring board | |
| TW200818451A (en) | Semiconductor device | |
| JP2008010859A (ja) | 半導体装置 | |
| JP4005451B2 (ja) | 多層基板及び半導体装置 | |
| JP2004112468A (ja) | 電子装置 | |
| JP4222943B2 (ja) | 高周波信号伝送に適合する電子デバイス・キャリア | |
| JP2002252298A (ja) | 配線基板及びそれを用いた半導体装置 | |
| JP2001203300A (ja) | 配線用基板と半導体装置および配線用基板の製造方法 | |
| JP2002252300A (ja) | 基板および半導体チップパッケージ | |
| JP2004140295A (ja) | 高周波素子用基板及び電子装置 | |
| US8385084B2 (en) | Shielding structures for signal paths in electronic devices | |
| JP2005005409A (ja) | 半導体装置 | |
| US6538316B2 (en) | High frequency semiconductor device housing package | |
| US8363421B2 (en) | Semiconductor device having wiring formed on wiring board and electric conductor formed in wiring board and conductor chip formed over wiring | |
| US11984637B2 (en) | Transmission line and electronic device | |
| JP2003243439A (ja) | 半導体装置およびその製造方法 | |
| JP7455730B2 (ja) | 配線基板 | |
| JP2006114623A (ja) | 基板モジュール及び印刷配線板並びにこれを用いた電子装置 | |
| TW202401601A (zh) | 配線基板及安裝構造體 | |
| JP5440898B2 (ja) | 高周波伝送線路およびそれを用いた回路基板 | |
| JP2006165381A (ja) | 半導体装置 |