KR20230031546A - 반도체 모듈용 모듈 기판 및 반도체 메모리 모듈 - Google Patents

반도체 모듈용 모듈 기판 및 반도체 메모리 모듈 Download PDF

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Abstract

상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시 예들에 따른 반도체 모듈용 모듈 기판은, 순차적으로 적층된 복수 개의 절연층들, N개의 신호들을 각각 전송하고, 상기 복수 개의 절연층들을 적어도 부분적으로 관통하고 평면도에서 보았을 때 N각형의 형태로 배열되는 N개의 비아들을 갖는 N개의 신호 라인들, 및 상기 N개의 신호 라인들 사이에 용량 결합(capacitive coupling)을 제공하도록 구비되고, 상기 N개의 비아들 중에서 서로 인접한 제1 및 제2 비아들 사이에서 상기 용량 결합을 제공하기 위한 제1 소자 및 상기 N개의 비아들 중에서 서로 인접하지 않는 제3 및 제4 비아들 사이에서 상기 용량 결합을 제공하기 위한 제2 소자를 갖는 커패시터 소자를 포함하고, 상기 제1 소자는 상기 제1 비아로부터 상기 제2 비아를 향하여 연장하는 제1 용량 패턴 및 상기 제2 비아로부터 상기 제1 비아를 향하여 연장하는 제2 용량 패턴을 포함하고, 상기 제2 소자는 상기 제3 비아로부터 상기 제4 비아를 향하여 연장하는 제3 용량 패턴 및 상기 제4 비아로부터 상기 제3 비아를 향하여 연장하는 제4 용량 패턴을 포함하고, 상기 제1 및 제2 용량 패턴들은 상기 복수 개의 절연층들에서 서로 다른 절연층들에 각각 위치하고 평면도에서 보았을 때 서로 중첩되는 영역을 갖고, 상기 제3 및 제4 용량 패턴들은 상기 복수 개의 절연층들에서 서로 다른 절연층들에 각각 위치하고 평면도에서 보았을 때 서로 중첩되는 영역을 갖는다.

Description

반도체 모듈용 모듈 기판 및 반도체 메모리 모듈{MODULE SUBSTRATE FOR SEMICONDUCTOR MODULE AND SEMOCONDUCTOR MEMORY MODULE}
본 발명은 반도체 모듈용 모듈 기판 및 이를 포함하는 반도체 메모리 모듈에 관한 것으로, 보다 상세하게는 반도체 메모리 패키지들이 실장되는 모듈 기판 및 이를 포함하는 반도체 메모리 모듈에 관한 것이다.
반도체 메모리 모듈 제품이 보다 높은 사양을 요구하게 됨에 따라 반도체 제품 내의 신호 간의 밀집도가 증가하게 된다. 이에 따라 신호 간의 간섭 현상인 크로스토크(crosstalk)가 발생하게 되고 신호가 왜곡되어 제품의 특성을 저하시킨다. 종래에는 크로스토크를 방지하기 위하여 신호가 전달되는 배선 간의 거리를 최대한 이격시키는 방법을 채택하였으나 공간적인 한계가 존재하는 문제점이 있다.
본 발명의 일 과제는 신호 라인들 사이의 간섭 현상을 방지할 수 있는 반도체 모듈용 모듈 기판을 제공하는 데 있다.
본 발명의 다른 과제는 상술한 모듈 기판을 포함하는 반도체 메모리 모듈을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시 예들에 따른 반도체 모듈용 모듈 기판은, 순차적으로 적층된 복수 개의 절연층들, N개의 신호들을 각각 전송하고, 상기 복수 개의 절연층들을 적어도 부분적으로 관통하고 평면도에서 보았을 때 N각형의 형태로 배열되는 N개의 비아들을 갖는 N개의 신호 라인들, 및 상기 N개의 신호 라인들 사이에 용량 결합(capacitive coupling)을 제공하도록 구비되고, 상기 N개의 비아들 중에서 서로 인접한 제1 및 제2 비아들 사이에서 상기 용량 결합을 제공하기 위한 제1 소자 및 상기 N개의 비아들 중에서 서로 인접하지 않는 제3 및 제4 비아들 사이에서 상기 용량 결합을 제공하기 위한 제2 소자를 갖는 커패시터 소자를 포함하고, 상기 제1 소자는 상기 제1 비아로부터 상기 제2 비아를 향하여 연장하는 제1 용량 패턴 및 상기 제2 비아로부터 상기 제1 비아를 향하여 연장하는 제2 용량 패턴을 포함하고, 상기 제2 소자는 상기 제3 비아로부터 상기 제4 비아를 향하여 연장하는 제3 용량 패턴 및 상기 제4 비아로부터 상기 제3 비아를 향하여 연장하는 제4 용량 패턴을 포함하고, 상기 제1 및 제2 용량 패턴들은 상기 복수 개의 절연층들에서 서로 다른 절연층들에 각각 위치하고 평면도에서 보았을 때 서로 중첩되는 영역을 갖고, 상기 제3 및 제4 용량 패턴들은 상기 복수 개의 절연층들에서 서로 다른 절연층들에 각각 위치하고 평면도에서 보았을 때 서로 중첩되는 영역을 갖는다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 모듈용 모듈 기판은, 수직 방향으로 순차적으로 적층된 복수 개의 절연층들, N개(N은 3보다 큰 자연수)의 신호들을 각각 전송하고, 상기 복수 개의 절연층들을 적어도 부분적으로 관통하고 평면도에서 보았을 때 N각형의 형태로 배열되는 N개의 비아들을 갖는 N개의 신호 라인들, 및 상기 N개의 비아들 중에서 제1 비아로부터 제1 수평 방향으로 연장하는 제1 용량 패턴 및 상기 N개의 비아들 중에서 제2 비아로부터 상기 제1 수평 방향과 평행한 제2 수평 방향으로 연장하는 제2 용량 패턴을 포함하며, 상기 제1 용량 패턴과 함께 상기 제1 비아와 상기 제2 비아 사이에 용량 결합을 제공하는 적어도 하나의 커패시터 소자를 포함하고, 상기 제1 및 제2 용량 패턴들은 상기 복수 개의 절연층들에서 서로 다른 절연층들에 각각 위치하고, 상기 제1 및 제2 용량 패턴들은 평면도에서 보았을 때, 상기 N각형의 외부로 나가지 않도록 연장한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 메모리 모듈은, 수직 방향으로 적층된 복수 개의 층들을 갖는 모듈 기판, 및 상기 모듈 기판의 상부에 배치되는 메모리 패키지들을 포함하고, 상기 모듈 기판은, 상기 모듈 기판을 상기 수직 방향으로 관통하고 기 설정된 간격으로 원주 방향을 따라 배열되는 복수 개의 비아들을 갖는 복수 개의 신호 라인들, 및 상기 신호 라인들 사이에 용량 결합(capacitive coupling)을 제공하도록 상기 원주 방향으로 서로 연속되는 제1 및 제2 비아들 사이에서 상기 용량 결합을 제공하는 제1 소자, 및 상기 원주 방향으로 서로 연속되지 않는 제3 및 제4 비아들 사이에서 상기 용량 결합을 제공하는 제2 소자를 포함하고, 상기 제1 소자는 상기 제1 비아로부터 상기 제2 비아를 향하여 연장되는 제1 용량 패턴 및 상기 제2 비아로부터 상기 제1 비아를 향하여 연장되는 제2 용량 패턴을 포함하고, 상기 제2 소자는 상기 제3 비아로부터 상기 제4 비아를 향하여 연장되는 제3 용량 패턴 및 상기 제4 비아로부터 상기 제3 비아를 향하여 연장되는 제4 용량 패턴을 포함하고, 상기 제1 용량 패턴 및 상기 제2 용량 패턴은 상기 복수 개의 층에서 서로 다른 층들에 위치되고 상기 서로 다른 층들에 수직한 방향을 따라 중첩되는 영역을 갖고, 상기 제3 용량 패턴 및 상기 제4 용량 패턴은 상기 복수 개의 층에서 서로 다른 층들에 위치되고 상기 서로 다른 층들에 수직한 방향을 따라 중첩되는 영역을 갖는다.
예시적인 실시 예들에 따르면, 반도체 모듈용 모듈 기판은, 순차적으로 적층된 복수 개의 절연층들, N개의 신호들을 각각 전송하고, 상기 복수 개의 절연층들을 적어도 부분적으로 관통하고 평면도에서 보았을 때 N각형의 형태로 배열되는 N개의 비아들을 갖는 N개의 신호 라인들, 및 상기 N개의 신호 라인들 사이에 용량 결합(capacitive coupling)을 제공하는 복수 개의 용량 패턴들을 갖는 소자들을 포함한다.
이에 따라, 상기 신호 라인들 사이에 구비된 상기 용량 패턴들이 상기 신호 라인들 간의 용량 결합(capacitive coupling)을 형성할 수 있고 상기 신호 라인들 내를 이동하는 신호의 속도 차이를 보상하여 신호 특성을 개선할 수 있다. 또한, 요구되는 상기 용량 결합의 정도에 따라 상기 용량 패턴들의 조합, 크기, 모양, 배치 등의 조합을 구성하기 용이하고 크로스토크(crosstalk)의 발생이 용이한 구조에서도 상기 신호의 보상 가능할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 컴퓨팅 장치를 나타내는 블록도이다.
도 2는 예시적인 실시예들에 따른 반도체 메모리 모듈을 나타내는 도면이다.
도 3은 메모리 제어기로부터 메인 메모리로 연결되는 신호 라인들을 나타내는 도면이다.
도 4는 예시적인 실시예들에 따른 도 1의 신호 결합기를 나타내는 도면이다.
도 5는 도 4의 신호의 배열을 나타내는 도면이다.
도 6은 예시적인 실시예들에 따른 도 1의 신호 결합기를 나타내는 도면이다.
도 7은 도 6의 신호의 배열을 나타내는 도면이다.
도 8은 예시적인 실시예들에 따른 모듈 기판의 층들을 나타내는 단면도이다.
도 9는 비아들의 부착 영역을 나타내는 단면도이다.
도 10은 예시적인 실시예들에 따른 용량 결합들을 나타내는 사시도이다.
도 11은 도 8의 I-I' 라인을 따라 절단한 단면도이다.
도 12는 도 8의 II-II' 라인을 따라 절단한 단면도이다.
도 13은 도 8의 III-III' 라인을 따라 절단한 단면도이다.
도 14는 도 8의 IV-IV' 라인을 따라 절단한 단면도이다.
도 15 내지 도 18은 도 8의 계층에 따른 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 컴퓨팅 장치를 나타내는 블록도이다. 도 2는 예시적인 실시예들에 따른 반도체 메모리 모듈을 나타내는 도면이다. 도 3은 메모리 제어기로부터 메인 메모리로 연결되는 신호 라인들을 나타내는 도면이다.
도 1 내지 도 3을 참조하면, 컴퓨팅 장치(10)는 기판(20), 프로세서(30), 메인 메모리(40), 시스템 인터커넥트(50), 저장 장치(60), 사용자 인터페이스(70) 및 모뎀(80)을 포함할 수 있다.
기판(20)은 프로세서(30), 메인 메모리(40), 시스템 인터커넥트(50), 저장 장치(60), 사용자 인터페이스(70) 및 모뎀(80)이 실장 되는 모 기판(mother board)일 수 있다. 기판(20)은 프로세서(30), 메인 메모리(40), 저장 장치(60), 사용자 인터페이스(70) 및 모뎀(80)이 각각 실장 되는 제1 내지 제5 커넥터들(22a, 22b, 22c, 22d, 22e)을 포함할 수 있다. 기판(20)은 시스템 인터커넥트(50)를 포함하도록 제조될 수 있다.
프로세서(30)는 컴퓨팅 장치(10)를 제어하고 다양한 연산들을 수행하는 중앙 처리 부(CPU) 또는 응용 프로세서를 포함할 수 있다. 프로세서(30)는 메인 메모리(40)를 제어하도록 구성되는 메모리 제어기(32)를 포함할 수 있다. 프로세서(30)는 연산들을 수행하는 데에 필요한 코드들 그리고 연산들에 수반되는 데이터를 메인 메모리(40)에 저장할 수 있다.
메인 메모리(40)는 제2 커넥터(22b)를 통해 기판(20)에 연결될 수 있다. 메인 메모리(40)는 동적 랜덤 액세스 메모리(DRAM)를 포함할 수 있다. 메인 메모리(40)는 플래시 메모리, 상 변화 메모리 등과 같은 불휘발성 메모리를 포함하는 저장 클래스 메모리(SCM)일 수 있다. 메인 메모리(40)는 DIMM(Dual In-Line Memory Module)에 기반할 수 있다.
메인 메모리(40)는 신호 결합기(200)를 포함할 수 있다. 신호 결합기(200)는 메모리 제어기(40)와 통신하는 신호 라인들 사이에 용량 결합(capacitive coupling)을 제공할 수 있다. 신호 결합기(200)는 용량 결합을 통해 신호 라인들 사이의 크로스토크(crosstalk) 현상을 방지할 수 있다.
시스템 인터커넥트(50)는 프로세서(30), 저장 장치(60), 사용자 인터페이스(70) 및 모뎀(80)의 사이에 채널들을 제공할 수 있다. 시스템 인터커넥트(50)는 PCIe(Peripheral Component Interconnect express), NVMe(Nonvolatile Memory express), AXI(Advanced eXtensible Interface), AMBA(ARM Microcontroller Bus Architecture) 등과 같은 다양한 표준들 중 하나에 기반할 수 있다.
저장 장치(60)는 제3 커넥터(22c)를 통해 기판(20)에 연결될 수 있다. 저장 장치(60)는 컴퓨팅 장치(10)의 보조 메모리(Secondary Memory)로 기능할 수 있다. 저장 장치(60)는 프로세서(30)에 의해 구동되는 운영체제, 응용, 사용자 데이터의 원본을 저장할 수 있다. 저장 장치(60)는 HDD(Hard Disk Drive), SSD(Solid State Drive), ODD(Optical Disk Drive) 등을 포함할 수 있다.
사용자 인터페이스(70)는 제4 커넥터(22d)를 통해 기판(20)에 연결될 수 있다. 사용자 인터페이스(70)는 사용자와 정보를 교환하도록 구성될 수 있다. 사용자 인터페이스(70)는 키보드, 마우스, 터치 패널, 동작 센서, 마이크 등과 같이 사용자로부터 정보를 수신하는 사용자 입력 인터페이스를 포함할 수 있다. 사용자 인터페이스(70)는 표시 장치, 스피커, 빔 프로젝터, 프린터 등과 같이 사용자에게 정보를 제공하는 사용자 출력 인터페이스를 포함할 수 있다.
모뎀(80)은 제5 커넥터(22e)를 통해 기판(20)에 연결될 수 있다. 모뎀(80)은 외부 장치와 무선 또는 유선으로 데이터를 교환하도록 구성될 수 있다. 예시적으로, 모뎀(80)은 기판(20) 또는 프로세서(30)와 통합되어 제공될 수 있다.
예시적인 실시예들에 있어서, 반도체 메모리 모듈(100)은 메인 메모리(40)로 사용될 수 있다. 반도체 메모리 모듈(100)은 제어기(110), 제1 메모리 장치들(MEM)(120a~120j), 제2 메모리 장치들(MEM)(130a~130j) 및 데이터 버퍼들(140a~140j)을 포함할 수 있다.
제어기(110), 제1 메모리 장치들(120a~120j), 제2 메모리 장치들(130a~130j) 및 데이터 버퍼들(140a~140j)은 서로 다른 반도체 메모리 패키지들로 구현될 수 있으며, 모듈 기판(150)의 일면에 각각 배치될 수 있다. 제1 메모리 장치들(120a~120j)은 모듈 기판(150)의 상면에 배치될 수 있고, 제2 메모리 장치들(130a~130j)은 모듈 기판(150)의 하면에 배치될 수 있다. 예를 들면, 제1 메모리 장치들(120a~120j) 및 제2 메모리 장치들(130a~130j)의 각각은 동적 랜덤 액세스 메모리(DRAM), 상 변화 랜덤 액세스 메모리(PRAM), 플래시 메모리 등과 같은 다양한 메모리들을 포함할 수 있다.
제어기(110)는 외부의 메모리 제어기(32)로부터 제1 커넥터(22a), 기판(20) 및 제2 커넥터(22b)를 통해 외부 주소(ADDRe), 외부 명령(CMDe) 및 외부 제어 신호들(CTRLe)을 수신할 수 있다. 외부 주소(ADDRe)는 주소 신호들의 집합의 형태로 수신되고, 그리고 외부 명령(CMDe)은 명령 신호들의 집합의 형태로 수신될 수 있다.
제어기(110)는 외부 주소(ADDRe), 외부 명령(CMDe) 및 외부 제어 신호들(CTRLe)을 내부 주소(ADDRi), 내부 명령(CMDi) 및 내부 제어 신호들(CTRLi)로서 또는 내부 주소(ADDRi), 내부 명령(CMDi) 및 내부 제어 신호들(CTRLi)로 변환하여 제1 제어 신호 라인들(160a, 160b)을 통해 제1 메모리 장치들(120a~120j) 및 제2 메모리 장치들(130a~130j)에 전송할 수 있다.
제어기(110)는 내부 주소(ADDRi), 내부 명령(CMDi) 및 내부 제어 신호들(CTRLi)을 이용하여 제1 메모리 장치들(120a~120j) 및 제2 메모리 장치들(130a~130j)을 제어할 수 있다.
제어기(110)는 외부 명령(CMDe) 및 외부 제어 신호들(CTRLe)에 응답하여 제2 제어 신호 라인들(170a, 170b)을 통해 데이터 버퍼들(140a~140j)에 버퍼 명령(BCOM)을 전송할 수 있다. 제어기(110)는 버퍼 명령(BCOM)을 이용하여 데이터 버퍼들(140a~140j)을 제어할 수 있다.
제1 메모리 장치들(120a~120j) 및 제2 메모리 장치들(130a~130j)은 데이터 버퍼들(140a~140j)에 각각 연결될 수 있다. 제1 메모리 장치들(120a~120j) 및 제2 메모리 장치들(130a~130j)은 데이터 버퍼들(140a~140j)과 내부 데이터 신호들(DQi) 및 내부 데이터 스트로브 신호들(DQSi)을 교환할 수 있다.
데이터 버퍼들(140a~140j)은 제1 커넥터(22a), 기판(20) 및 제2 커넥터(22b)를 통해 메모리 제어기(32)와 외부 데이터 신호들(DQe) 및 외부 데이터 스트로브 신호들(DQSe)을 교환할 수 있다.
반도체 메모리 모듈(100)은 제1 커넥터(22a), 기판(20) 및 제2 커넥터(22b)를 통해 메모리 제어기(32)와 외부 주소(ADDRe), 외부 명령(CMDe), 외부 제어 신호들(CTRLe), 외부 데이터 신호들(DQe) 및 외부 데이터 스트로브 신호들(DQSe)을 통신할 수 있다.
반도체 메모리 모듈(100)의 모듈 기판(150)은 외부 주소(ADDRe), 외부 명령(CMDe), 외부 제어 신호들(CTRLe), 외부 데이터 신호들(DQe) 및 외부 데이터 스트로브 신호들(DQSe)의 신호 라인들에 다차의 용량 결합을 제공하여 크로스토크를 방지하도록 구성될 수 있다.
메모리 제어기(32)의 송신기들(34)은 제1 커넥터(22a), 기판(20) 및 제2 커넥터(22b)를 통해 메인 메모리(100)의 수신기들(102)에 연결될 수 있다. 마찬가지로, 메모리 제어기(32)의 수신기들 또한 제1 커넥터(22a), 기판(20) 및 제2 커넥터(22b)를 통해 메인 메모리(40)의 송신기들에 연결될 수 있다. 예를 들면, 메모리 제어기(32)와 메인 메모리(40)의 사이에 능동 소자는 배치되지 않을 수 있다. 메모리 제어기(32)와 메인 메모리(40) 사이의 신호 라인들은 수동 소자들로만 구성될 수 있다.
메인 메모리(40)는 제2 커넥터(22b)로부터 제1 내지 제4 신호들(S1~S4)을 수신할 수 있다. 예를 들면, 특정한 신호 라인에 가장 인접한 신호 라인이 특정한 신호 라인에 크로스토크를 유발하는 주요 원인이 될 수 있다. 제1 내지 제4 신호들(S1~S4)의 신호 라인들의 배치는 제1 커넥터(22a), 기판(20) 및 제2 커넥터(22b)를 통과하는 동안 달라질 수 있다.
예시적인 실시예들에 있어서, 제2 커넥터(22b) 또는 메인 메모리(40)에서, 제1 신호(S1)의 신호 라인이 제2 신호(S1)의 신호 라인 및 제4 신호(S4)의 신호 라인에 가장 인접할 수 있다. 제2 신호(S2)의 신호 라인이 제1 신호(S1)의 신호 라인 및 제3 신호(S3)의 신호 라인에 가장 인접할 수 있다. 제3 신호(S3)의 신호 라인이 제2 신호(S2)의 신호 라인 및 제4 신호(S4)의 신호 라인에 가장 인접할 수 있다. 제4 신호(S4)의 신호 라인이 제1 신호(S1)의 신호 라인 및 제3 신호(S3)의 신호 라인에 가장 인접할 수 있다.
기판(20)에서, 제1 신호(S1)의 신호 라인이 제2 신호(S2)의 신호 라인 및 제3 신호(S3)의 신호 라인에 가장 인접할 수 있다. 제2 신호(S2)의 신호 라인이 제1 신호(S1)의 신호 라인 및 제4 신호(S4)의 신호 라인에 가장 인접할 수 있다. 제3 신호(S3)의 신호 라인이 제1 신호(S1)의 신호 라인 및 제4 신호(S4)의 신호 라인에 가장 인접할 수 있다. 제4 신호(S4)의 신호 라인이 제2 신호(S2)의 신호 라인 및 제3 신호(S3)의 신호 라인에 가장 인접할 수 있다.
메모리 제어기(32) 또는 제1 커넥터(22a)에서, 제1 신호(S1)의 신호 라인이 제3 신호(S3)의 신호 라인 및 제4 신호(S4)의 신호 라인에 가장 인접할 수 있다. 제2 신호(S2)의 신호 라인이 제3 신호(S3)의 신호 라인 및 제4 신호(S4)의 신호 라인에 가장 인접할 수 있다. 제3 신호(S3)의 신호 라인이 제1 신호(S1)의 신호 라인 및 제2 신호(S2)의 신호 라인에 가장 인접할 수 있다. 제4 신호(S4)의 신호 라인이 제1 신호(S1)의 신호 라인 및 제2 신호(S2)의 신호 라인에 가장 인접할 수 있다.
특정한 신호 라인에 가장 인접한 신호 라인들이 특정한 신호 라인의 위치에 따라 달라지면, 특정한 신호 라인에 크로스토크를 유발하는 주요 신호 라인들이 특정한 신호 라인의 위치에 따라 달라질 수 있다. 따라서, 메인 메모리(40)에서 가장 인접한 신호 라인들의 사이에 용량 결합을 제공하는 것만으로, 크로스토크가 효과적으로 방지되지 않을 수 있다.
도 4는 예시적인 실시예들에 따른 도 1의 신호 결합기를 나타내는 도면이다. 도 5는 도 4의 신호의 배열을 나타내는 도면이다. 도 6은 예시적인 실시예들에 따른 도 1의 신호 결합기를 나타내는 도면이다. 도 7은 도 6의 신호의 배열을 나타내는 도면이다.
도 4 내지 도 7을 참조하면, 신호 결합기(200)는 제1 소자(202) 및 제2 소자(204)를 포함할 수 있다. 신호 결합기(200)는 커패시터를 이용하여 용량 결합을 제공 하는 커패시터 소자를 의미할 수 있다. 제1 및 제2 소자들(202, 204)은 상기 신호 라인들의 내부에서 이동하는 신호들의 위상(even/odd)이 다른 경우 상기 용량 결합을 제공할 수 있다.
제1 소자(202)는 메인 메모리(40)에서 서로 인접하게 배치된 신호 라인들 사이에 용량 결합을 제공하는 커패시터들을 포함할 수 있다. 제2 소자(204)는 서로 인접하지 않게 배치된 신호 라인들 사이에 상기 용량 결합을 제공하는 커패시터들을 포함할 수 있다. 즉, 제2 소자(204)는 다른 신호 라인들을 사이에 위치시키는 신호 라인들 사이에 상기 용량 결합을 제공할 수 있다. 따라서, 두 개의 신호 라인들 사이에 다른 신호 라인이 위치하는 경우 상기 두 개의 신호 라인들은 서로 인접하지 않게 배치되었다고 정의할 수 있다.
도 5에 도시된 바와 같이, 신호 라인들은 메인 메모리(40)의 내부에서 신호를 전달하는 복수 개의 비아들(210)을 포함할 수 있다. 복수 개의 비아들(210)은 모듈 기판(150)을 구성하는 복수 개의 절연층들을 적어도 부분적으로 관통할 수 있다. 복수 개의 비아들(210)은 N개의 비아들을 가질 수 있다. 상기 N개의 비아들은 N개의 신호들을 각각 전송할 수 있다. 상기 N개의 비아들은 평면도에서 보았을 때 N각형의 형태로 배열될 수 있다. 상기 N각형은 볼록 다각형일 수 있다. 따라서, 상기 N개의 비아들은 다각형의 꼭짓점들에 각각 위치할 수 있다. 상기 N개의 비아들은 4개 내지 8개의 범위 이내의 개수를 가질 수 있다.
하나의 비아(210)의 내부에는 하나의 신호가 전달될 수 있고 N개의 비아(210)가 구비된 경우 N개의 신호가 전달될 수 있다. N개의 비아들(210)이 기 설정된 간격으로 원주 방향을 따라 배열됨에 따라 상기 N개의 비아들(210)은 N각형을 이룰 수 있다. 두 개의 비아들(210)이 상기 N각형의 형태를 따라 연속하여 배치되는 경우 서로 인접한 것으로 정의할 수 있다. 두 개의 비아들(210)이 상기 N각형의 형태를 따라 연속하여 배치되지 않는 경우 서로 인접하지 않는 것으로 정의할 수 있다.
복수 개의 비아들(210)은 서로 인접한 제1 및 제2 비아들 및 서로 인접하지 않는 제3 및 제4 비아들을 포함할 수 있다. 제1 비아 및 제2 비아는 상기 N각형의 형태를 따라 연속하여 배치될 수 있다. 제3 비아 및 제4 비아는 상기 N각형의 형태를 따라 연속하지 않게 배치될 수 있다. 따라서, 제1 소자(202)는 서로 인접한 제1 및 제2 비아들 사이에서 상기 용량 결합을 제공할 수 있다. 제2 소자(204)는 서로 인접하지 않은 제3 및 제4 비아들 사이에서 상기 용량 결합을 제공할 수 있다.
예를 들면, 복수 개의 비아들(210)은 제1 내지 제4 관통 비아들(210a, 210b, 210c, 210d)을 포함할 수 있다. 비아들(210)은 메인 메모리(40)에 전달되는 신호의 개수만큼 구비될 수 있다. 비아들(210)은 제1 소자(202) 및 제2 소자(204)로부터 상기 용량 결합을 제공받을 수 있다.
제1 내지 제4 관통 비아들(210a~210d)은 메인 메모리(40)의 모듈 기판(150)의 내부에서 사각형의 형상으로 배치될 수 있다. 제1 내지 제4 관통 비아들(210a~210d)은 서로 일정한 간격을 가지고 배치될 수 있다. 제1 내지 제4 관통 비아들(210a~210d)은 메인 메모리(40)의 내부에서 상기 사각형의 형상을 따라 제1 관통 비아(210a), 제2 관통 비아(210b), 제3 관통 비아(210c) 및 제4 관통 비아(210d)의 순서로 배치될 수 있다.
제1 관통 비아(210a) 및 제2 관통 비아(210b)는 서로 인접하게 배치될 수 있다. 따라서, 제1 관통비아(210a) 및 제2 관통 비아(210b)는 제1 및 제2 비아들의 관계일 수 있다. 제1 소자(202a)는 서로 인접하게 배치된 제1 관통 비아(210a) 및 제2 관통 비아(210b) 사이에 용량 결합을 제공할 수 있다.
제2 관통 비아(210b) 및 제3 관통 비아(210c)는 서로 인접하게 배치될 수 있다. 따라서, 제2 관통 비아(210b) 및 제3 관통 비아(210c)는 제1 및 제2 비아들의 관계일 수 있다. 제1 소자(202b)는 서로 인접하게 배치된 제2 관통 비아(210b) 및 제3 관통 비아(210c) 사이에 용량 결합을 제공할 수 있다.
제3 관통 비아(210c) 및 제4 관통 비아(210d)는 서로 인접하게 배치될 수 있다. 따라서, 제3 관통 비아(210c) 및 제4 관통 비아(210d)는 제1 및 제2 비아들의 관계일 수 있다. 제1 소자(202c)는 서로 인접하게 배치된 제3 관통 비아(210c) 및 제4 관통 비아(210d) 사이에 용량 결합을 제공할 수 있다.
제4 관통 비아(210d) 및 제1 관통 비아(210a)는 서로 인접하게 배치될 수 있다. 따라서, 제4 관통 비아(210d) 및 제1 관통 비아(210a)는 제1 및 제2 비아들의 관계일 수 있다. 제1 소자(202d)는 서로 인접하게 배치된 제4 관통 비아(210d) 및 제1 관통 비아(210a) 사이에 용량 결합을 제공할 수 있다.
제1 관통 비아(210a) 및 제3 관통 비아(210c)는 서로 인접하지 않게 배치될 수 있다. 따라서, 제1 관통 비아(210a) 및 제3 관통 비아(210c)는 제3 및 제4 비아들의 관계일 수 있다. 제2 소자(204a)는 서로 인접하지 않게 배치된 제1 관통 비아(210a) 및 제3 관통 비아(210c) 사이에 용량 결합을 제공할 수 있다.
제2 관통 비아(210b) 및 제4 관통 비아(210d)는 서로 인접하지 않게 배치될 수 있다. 따라서, 제2 관통 비아(210b) 및 제4 관통 비아(210d)는 제3 및 제4 비아들의 관계일 수 있다. 제2 소자(204b)는 서로 인접하지 않게 배치된 제2 관통 비아(210b) 및 제4 관통 비아(210d) 사이에 용량 결합을 제공할 수 있다.
예를 들면, 상기 인접한 신호 라인들뿐 아니라 특정 개수의 신호 라인들을 사이에 둔 신호 라인들에도 용량 결합이 제공될 수 있다. 따라서, 신호 라인들의 배치가 메인 메모리(40)의 외부에서 변경되어도 신호 라인들 사이의 상기 크로스토크가 방지될 수 있다. 메모리 제어기(32)와 메인 메모리(40)의 사이에서 신호 라인들이 수동 소자로 구성되면, 메인 메모리(40)의 신호 결합기(200)에 의해 메모리 제어기(32)와 메인 메모리(40) 사이의 신호 라인들 전체의 크로스토크가 방지될 수 있다.
예시적으로, 네 개의 신호 라인들을 참조하여 본 발명의 실시 예에 따른 신호 결합기(200)가 설명되었다. 그러나 본 발명의 신호 결합기(200)는 상기 네 개의 신호 라인들에 의해 제공되는 것으로 한정되지 않을 수 있다.
도 6 및 도 7에 도시된 바와 같이, 신호 결합기(200)는 제1 소자(202) 및 제2 소자(204)를 포함할 수 있다. 신호 결합기(200)는 제3 소자(206) 및 제4 소자(208)를 더 포함할 수 있다. 제1 내지 제4 소자들(202, 204, 206, 208)은 상기 신호 라인들의 내부에서 이동하는 신호들의 위상(even/odd)이 다른 경우 용량 결합을 제공할 수 있다.
상기 신호 라인들은 메인 메모리(40)의 내부에서 신호를 전달하는 복수 개의 비아들(210)을 의미할 수 있다. 제1 소자(202)는 서로 인접하게 배치된 비아들의 사이에 용량 결합을 제공할 수 있다. 제2 소자(204)는 서로 인접하지 않게 배치된 비아들 사이에 용량 결합을 제공할 수 있다. 제3 소자(206)는 하나의 신호 라인을 사이에 두고 배치된 신호 라인들의 사이에 용량 결합을 제공할 수 있다. 제4 소자(208)는 두 개의 신호 라인들을 사이에 두고 배치된 신호 라인들의 사이에 용량 결합을 제공할 수 있다.
예를 들면, 가장 인접한 신호 라인들은 1차 인접도를 가질 수 있다. 하나의 신호 라인을 사이에 두고 서로 인접하게 배치된 신호 라인들은 2차 인접도를 가질 수 있다. 두 개의 신호 라인을 사이에 두고 서로 인접하게 배치된 신호 라인들은 3차 인접도를 가질 수 있다.
메인 메모리(40)의 복잡도 및 비용이 과도하게 증가하는 것을 방지하기 위하여, 신호 결합기(200)가 용량 결합을 제공하는 신호 라인들의 인접도의 차수는 제한될 수 있다. 예를 들면, 신호 결합기(200)는 2차 인접도를 갖는 신호 라인들까지 용량 결합을 제공하고, 3차보다 큰 인접도를 갖는 신호 라인들에 용량 결합을 제공하지 않을 수 있다. 신호 결합기(200)는 3차 인접도를 갖는 신호 라인들까지 용량 결합을 제공하고, 4차보다 큰 인접도를 갖는 신호 라인들에 용량 결합을 제공하지 않을 수 있다.
신호 결합기(200)가 I차(I는 양의 정수) 인접도를 갖는 신호 라인들까지 결합 용량을 제공할 때, 서로 인접한 I개의 신호 라인들은 서로 완전하게 용량 결합될 수 있다. 즉, 신호 결합기(200)는 I의 단위로 완전한(또는 다차의) 용량 결합을 제공하도록 구성될 수 있다.
메인 메모리(40)가 N개의 신호 라인들을 통해 메모리 제어기(32)와 통신할 때, 신호 결합기(200)는 제K 신호 라인(K는 N보다 작은 양의 정수) 내지 제K+I 신호 라인의 사이에 서로 다차의 용량 결합을 제공할 수 있다. K는 1로부터 N-I까지 증가하는 수일 수 있다.
도 8은 예시적인 실시예들에 따른 모듈 기판의 층들을 나타내는 단면도이다. 도 9는 비아들의 부착 영역을 나타내는 단면도이다. 도 10은 예시적인 실시예들에 따른 용량 결합들을 나타내는 사시도이다. 도 11은 도 8의 I-I' 라인을 따라 절단한 단면도이다. 도 12는 도 8의 II-II' 라인을 따라 절단한 단면도이다. 도 13은 도 8의 III-III' 라인을 따라 절단한 단면도이다. 도 14는 도 8의 IV-IV' 라인을 따라 절단한 단면도이다.
도 8을 참조하면, 모듈 기판(150)은 제1 내지 제15 계층들(301~317)을 포함할 수 있다. 사선으로 채워진 계층들(301, 302, 303, 304, 305, 306, 307, 308)은 도전성을 갖는 패턴들이 배치되는 도전 계층들일 수 있다. 예를 들면, 상기 도전성을 갖는 패턴들은 도전 패턴들 또는 동박 패턴들을 구비할 수 있다. 상기 도전성을 갖는 패턴들은 상기 신호 라인들 및 신호 결합기(200)를 구비할 수 있다. 사선으로 채워지지 않은 계층들(311, 312, 313, 314, 315, 316, 317)은 도전성 패턴들이 배치 또는 부착되는 절연 물질을 포함하는 계층들일 수 있다. 예를 들면, 상기 절연 물질을 포함하는 계층들은 절연 계층들 또는 동박층들을 구비할 수 있다.
상기 신호 라인들의 인접도 및 인접 관계는 도전 계층들(301, 302, 303, 304, 305, 306, 307, 308) 중 적어도 하나의 도전 계층에서 정의될 수 있다. 예를 들면, 신호 라인들의 인접도 및 인접 관계는 도전 계층들(301, 302, 303, 304, 305, 306, 307, 308) 중에서 모든 신호 라인들이 배치되는 도전 계층에서 정의될 수 있다.
도 2, 도 8 및 도 9를 참조하면, 모듈 기판(150)은 반도체 메모리 패키지들이 제2 커넥터(22b)와 연결된 신호 라인들과 직접 연결되는 부착 영역을 가질 수 있다. 예를 들어, 도 2를 참조하여 설명된 반도체 메모리 모듈(100)에서 부착 영역은 제어기(110) 및 데이터 버퍼들(140)에 제공될 수 있다.
반도체 메모리 모듈(100)은 LRDIMM(Load Reduced Dual In-Line Memory Module)에 기반한 것일 수 있다. 반도체 메모리 모듈(100)이 RDIMM(Registered DIMM)에 기반하는 경우, 데이터 버퍼들(140)이 제거될 수 있다. 외부 데이터 신호들(DQe) 및 외부 데이터 스트로브 신호들(DQSe)은 제1 메모리 장치들(120) 및 제2 메모리 장치들(130)로 직접 제공될 수 있다. RDIMM에 기반하는 경우, 상기 부착 영역은 제어기(110), 제1 메모리 장치들(120) 및 제2 메모리 장치들(130)에 제공될 수 있다.
반도체 메모리 모듈(100)이 DIMM에 기반하는 경우, 반도체 메모리 모듈(100)에서 데이터 버퍼들(140) 및 제어기(110)가 제거될 수 있다. 외부 주소(ADDRe), 외부 명령(CMDe) 및 외부 제어 신호들(CTRLe)은 제1 메모리 장치들(120) 및 제2 메모리 장치들(130)에 직접적으로 제공될 수 있다. DIMM에 기반할 때, 상기 부착 영역은 제1 메모리 장치들(120) 및 제2 메모리 장치들(130)에 제공될 수 있다.
제2 계층(311)의 부착 영역은 모듈 기판(150)의 절연 계층인 제2 계층(311)의 위에 배치된 도전 패턴들을 포함할 수 있다. 도전 패턴들은 모듈 기판(150)의 도전 계층인 제1 계층(301)을 형성할 수 있다.
상기 도전 패턴들은 반도체 메모리 패키지의 솔더 볼들(solder balls)이 부착되는 부착 패턴들을 포함할 수 있다. 상기 부착 패턴들은 제1방향(X) 및 제2방향(Y)을 따라 행렬로 배치될 수 있다. 상기 부착 패턴들 중에서, 신호 결합기(200)의 설명을 위하여 제1 내지 제4 부착 패턴들(230a, 230b, 230c, 230d)이 별도로 참조될 수 있다.
제1 내지 제4 부착 패턴들(230a, 230b, 230c, 230d)은 제1 내지 제4 중간 패턴들(240a, 240b, 240c, 240d)을 통해 제1 내지 제4 관통 비아들(210a, 210b, 210c, 210d)에 각각 연결될 수 있다. 제1 내지 제4 관통 비아들(210a, 210b, 210c, 210d)은 제1방향(X) 및 제2방향(Y)을 따라 행렬로 배치될 수 있다. 제1 내지 제4 관통 비아들(210a, 210b, 210c, 210d)은 모듈 기판(150)의 제1 내지 제15 계층들(301~317)을 모듈 기판(150)의 상면 또는 하면과 수직한 방향으로 관통할 수 있다.
제1 내지 제4 관통 비아들(210a, 210b, 210c, 210d)은 제1 내지 제4 신호 패턴들(250a, 250b, 250c, 250d)에 각각 연결될 수 있다. 제1 내지 제4 신호 패턴들(250a, 250b, 250c, 250d)은 모듈 기판(150)의 제1 내지 제15 계층들(301~317) 또는 그들 중 일부에서 라우팅되어 제2 커넥터(22b)와 연결될 수 있다.
도 10 내지 도 14를 참조하면, 복수 개의 비아들(210a, 210b, 210c, 210d) 및 복수 개의 연장 패턴들(211, 212, 213, 214)은 상기 용량 결합을 형성할 수 있다. 비아들(210a, 210b, 210c, 210d)은 제1 내지 15 계층들(301~317)이 적층된 방향으로 모듈 기판(150)을 적어도 부분적으로 관통할 수 있다. 비아들(210a, 210b, 210c, 210d)은 상기 N각형의 형태로 배열될 수 있다. 연장 패턴들(211, 212, 213, 214)은 상기 신호 라인들 사이에 용량 결합(capacitive coupling)을 제공하도록 비아들(210a, 210b, 210c, 210d)로부터 서로 다른 비아들을 향하여 분기될 수 있다. 예를 들면, 상기 N각형의 형태는 상기 신호 라인들 사이에서 요구되는 상기 용량 결합의 정도에 따라 설정될 수 있다.
상기 용량 결합은 제1 소자(202) 및 제2 소자(204)에 의하여 형성될 수 있다. 제1 소자(202)는 상기 제1 비아로부터 상기 제2 비아를 향하여 연장하는 제1 용량 패턴 및 상기 제2 비아로부터 상기 제1 비아를 향하여 연장하는 제2 용량 패턴을 포함할 수 있다. 제2 소자(204)는 상기 제3 비아로부터 상기 제4 비아를 향하여 연장하는 제3 용량 패턴 및 상기 제4 비아로부터 상기 제3 비아를 향하여 연장하는 제4 용량 패턴을 포함할 수 있다.
상기 제1 및 제2 용량 패턴들은 복수 개의 도전 계층들(301, 302, 303, 304, 305, 306, 307, 308)에서 서로 다른 층들에 각각 위치할 수 있고, 평면도에서 보았을 때 서로 중첩되는 영역을 가질 수 있다.
상기 제3 및 제4 용량 패턴들은 복수 개의 도전 계층들(301, 302, 303, 304, 305, 306, 307, 308)에서 서로 다른 층들에 각각 위치할 수 있고, 평면도에서 보았을 때 서로 중첩되는 영역을 가질 수 있다.
예를 들면, 상기 제1 및 제2 용량 패턴들은 제1 절연층에서 각각 연장할 수 있고, 상기 제2 용량 패턴은 제2 절연층에서 연장할 수 있고, 상기 제4 용량 패턴은 제3 절연층에서 연장할 수 있다.
상기 제1 용량 패턴은 제1 길이를 갖고, 상기 제2 용량 패턴은 상기 제1 길이와 다른 제2 길이를 가질 수 있다. 상기 제3 용량 패턴은 상기 제1 및 제2 길이와 다른 제3 길이를 갖고, 상기 제4 용량 패턴은 상기 제1 내지 제3 길이와 다른 제4 길이를 가질 수 있다.
상기 제1 용량 패턴은 제1 폭을 갖고, 상기 제2 용량 패턴은 상기 제1 폭과 다른 제2 폭을 가질 수 있다. 상기 제3 용량 패턴은 상기 제1 및 제2 폭과 다른 제3 폭을 갖고, 상기 제4 용량 패턴은 상기 제1 내지 제3 폭과 다른 제4 폭을 가질 수 있다.
예를 들면, 상기 제1 내지 제4 용량 패턴이 서로 다른 제1 내지 제4 길이를 가질 수 있고 상기 제1 내지 제4 용량 패턴이 서로 다른 제1 내지 제4 폭을 가질 수 있기 때문에, 상기 제1 내지 제4 용량 패턴은 다양한 조합의 상기 용량 결합을 구현할 수 있다.
상기 제1 내지 제4 용량 패턴들은 상기 N각형의 형태의 내부에서 연장될 수 있다. 따라서, 상기 제1 내지 제4 용량 패턴들은 모듈 기판(150)의 내부를 관통하는 다른 관통 비아들(210)과 관계 없이 상기 제1 내지 제4 용량 패턴의 내부에서 다양한 조합의 상기 용량 결합을 구현할 수 있고 상기 용량 결합의 효율을 높일 수 있다.
제1 연장 패턴(211)은 제1 관통 비아(210a)로부터 다른 관통 비아들(210b, 210c, 210d)를 향하여 분기될 수 있다. 제1 연장 패턴(211b)은 제2 연장 패턴(212a)과 제1 커패시터(C1)를 형성할 수 있다. 제1 및 제2 관통 비아들(210a, 210b)이 서로 연속되기 때문에, 제1 및 제2 연장 패턴(211b, 212a)은 상기 제1 및 제2 용량 패턴을 의미할 수 있다. 제1 연장 패턴(211a)은 제4 연장 패턴(214b)과 제4 커패시터(C4)를 형성할 수 있다. 제1 및 제4 관통 비아들(210a, 210d)이 서로 연속되기 때문에, 제1 및 제2 연장 패턴(211a, 214b)은 상기 제1 및 제2 용량 패턴을 의미할 수 있다. 제1 연장 패턴(211c)은 제3 연장 패턴(213c)과 제5 커패시터(C5)를 형성할 수 있다. 제1 및 제3 관통 비아들(210a, 210c)이 서로 연속되지 않기 때문에, 제1 및 제3 연장 패턴(211c, 213c)은 상기 제3 및 제4 용량 패턴을 의미할 수 있다.
제2 연장 패턴(212)은 제2 관통 비아(210b)로부터 다른 관통 비아들(210a, 210c, 210d)를 향하여 분기될 수 있다. 제2 연장 패턴(212b)은 제3 연장 패턴(213a)과 제2 커패시터(C2)를 형성할 수 있다. 제2 및 제3 관통 비아들(210b, 210c)이 서로 연속되기 때문에, 제2 및 제3 연장 패턴(212b, 213a)은 상기 제1 및 제2 용량 패턴을 의미할 수 있다. 제2 연장 패턴(212a)은 제1 연장 패턴(211b)과 제1 커패시터(C1)를 형성할 수 있다. 제2 연장 패턴(212c)은 제4 연장 패턴(214c)과 제6 커패시터(C6)를 형성할 수 있다. 제2 및 제4 관통 비아들(210b, 210d)이 서로 연속되지 않기 때문에, 제2 및 제4 연장 패턴(212c, 214c)은 상기 제3 및 제4 용량 패턴을 의미할 수 있다.
제3 연장 패턴(213)은 제3 관통 비아(210c)로부터 다른 관통 비아들(210a, 210b, 210d)를 향하여 분기될 수 있다. 제3 연장 패턴(213b)은 제4 연장 패턴(214a)과 제3 커패시터(C3)를 형성할 수 있다. 제3 및 제4 관통 비아들(210c, 210d)이 서로 연속되기 때문에, 제3 및 제4 연장 패턴(213b, 214a)은 상기 제1 및 제2 용량 패턴을 의미할 수 있다. 제3 연장 패턴(213a)은 제2 연장 패턴(212b)과 제2 커패시터(C2)를 형성할 수 있다. 제3 연장 패턴(213c)은 제1 연장 패턴(211c)과 제5 커패시터(C5)를 형성할 수 있다.
제4 연장 패턴(214)은 제4 관통 비아(210d)로부터 다른 관통 비아들(210a, 210b, 210c)를 향하여 분기될 수 있다. 제4 연장 패턴(214b)은 제1 연장 패턴(211a)과 제4 커패시터(C4)를 형성할 수 있다. 제4 연장 패턴(214a)은 제3 연장 패턴(213b)과 제3 커패시터(C3)를 형성할 수 있다. 제4 연장 패턴(214c)은 제2 연장 패턴(212c)과 제6 커패시터(C6)를 형성할 수 있다.
예를 들면, 제1 커패시터(C1)는 도 5의 제1 소자(202a)에 대응될 수 있다. 제2 커패시터(C1)는 도 5의 제1 소자(202b)에 대응될 수 있다. 제3 커패시터(C3)는 도 5의 제1 소자(202c)에 대응될 수 있다. 제4 커패시터(C1)는 도 5의 제1 소자(202d)에 대응될 수 있다. 제5 커패시터(C5)는 도 5의 제2 소자(204a)에 대응될 수 있다. 제6 커패시터(C6)는 도 5의 제2 소자(204b)에 대응될 수 있다.
연장 패턴들(211, 212, 213, 214)은 모든 상기 신호 라인들 사이에서 상기 용량 결합을 제공할 수 있도록 모든 조합의 서로 다른 두 개의 비아들 사이에서 분기될 수 있다. 이와 다르게, 연장 패턴들(211, 212, 213, 214)은 상기 신호 라인들 사이에서 요구되는 상기 용량 결합의 정도에 따라 선택된 조합의 서로 다른 두 개의 비아들 사이에서 분기될 수 있다.
도 9 및 도 11을 참조하면, 도전 계층인 제5 계층(303) 및 제9 계층(305)에서, 제1 관통 비아(310a)로부터 제1 연장 패턴(211b)이 연장될 수 있다. 도전 계층인 제3 계층(302) 및 제7 계층(304)에서, 제2 관통 비아(210b)로부터 제2 연장 패턴(212a)이 연장될 수 있다.
제1 연장 패턴(211b) 및 제2 연장 패턴(212a)은 모듈 기판(150)의 상면 또는 하면과 수직한 방향을 따라 서로 중첩되는 영역을 가질 수 있다. 제1 연장 패턴(211b) 및 제2 연장 패턴(212a)은 용량 결합(capacitive coupling)을 형성할 수 있다. 즉, 제1 연장 패턴(211b) 및 제2 연장 패턴(212a)은 서로 인접하게 배치된 제1 및 제2 신호 패턴들(250a, 250b)의 사이에 용량 결합을 제공하는 커패시터를 형성할 수 있다.
도 9 및 도 12를 참조하면, 도전 계층인 제3 계층(302) 및 제7 계층(304)에서, 제2 관통 비아(210b)로부터 제2 연장 패턴(212b)이 연장될 수 있다. 도전 계층인 제5 계층(303) 및 제9 계층(305)에서, 제3 관통 비아(210c)로부터 제3 연장 패턴(213a)이 연장될 수 있다.
제2 연장 패턴(212b) 및 제3 연장 패턴(213a)은 모듈 기판(150)의 상면 또는 하면과 수직한 방향을 따라 서로 중첩되는 영역을 가질 수 있다. 제2 연장 패턴(212b) 및 제3 연장 패턴(213a)은 용량 결합(capacitive coupling)을 형성할 수 있다. 즉, 제2 연장 패턴(212b) 및 제3 연장 패턴(213a)은 서로 인접하게 배치된 제2 및 제3 신호 패턴들(250b, 250c)의 사이에 용량 결합을 제공하는 커패시터를 형성할 수 있다.
도 9 및 도 13을 참조하면, 도전 계층인 제3 계층(302) 및 제7 계층(304)에서, 제4 관통 비아(210d)로부터 제4 연장 패턴(214a)이 연장될 수 있다. 도전 계층인 제5 계층(303) 및 제9 계층(305)에서, 제3 관통 비아(210c)로부터 제3 연장 패턴(213b)이 연장될 수 있다.
제3 연장 패턴(213b) 및 제4 연장 패턴(214a)은 모듈 기판(150)의 상면 또는 하면과 수직한 방향을 따라 서로 중첩되는 영역을 가질 수 있다. 제3 연장 패턴(213b) 및 제4 연장 패턴(214a)은 용량 결합(capacitive coupling)을 형성할 수 있다. 즉, 제3 연장 패턴(213b) 및 제4 연장 패턴(214a)은 서로 인접하게 배치된 제3 및 제4 신호 패턴들(250c, 250d)의 사이에 용량 결합을 제공하는 커패시터를 형성할 수 있다.
도 9 및 도 14를 참조하면, 도전 계층인 제5 계층(303) 및 제9 계층(305)에서, 제1 관통 비아(210a)로부터 제1 연장 패턴(211a)이 연장될 수 있다. 도전 계층인 제3 계층(302) 및 제7 계층(304)에서, 제4 관통 비아(210d)로부터 제4 연장 패턴(214b)이 연장될 수 있다.
제1 연장 패턴(211a) 및 제4 연장 패턴(214b)은 모듈 기판(150)의 상면 또는 하면과 수직한 방향을 따라 서로 중첩되는 영역을 가질 수 있다. 제1 연장 패턴(211a) 및 제4 연장 패턴(214b)은 용량 결합(capacitive coupling)을 형성할 수 있다. 즉, 제1 연장 패턴(211a) 및 제4 연장 패턴(214b)은 서로 인접하게 배치된 제1 및 제4 신호 패턴들(250a, 250d)의 사이에 용량 결합을 제공하는 커패시터를 형성할 수 있다.
도 8 및 도 15를 참조하면, 제3 계층(302)의 도전 패턴들은 절연 계층인 제4 계층(312) 상에 형성될 수 있다. 제2 관통 비아(210b)로부터 제2 연장 패턴(212)이 연장될 수 있다. 제2 연장 패턴(212)은 두 개의 방향들로 각각 연장되는 제1 및 제2 부분들(212a, 212b)을 포함할 수 있다. 제4 비아(210d)로부터 제4 연장 패턴(214)이 연장될 수 있다. 제4 연장 패턴(214)은 두 개의 방향들로 각각 연장되는 제1 및 제2 부분들(214a, 214b)을 포함할 수 있다. 제3 비아(210c)로부터 제3 연장 패턴(213)이 연장될 수 있다. 제3 연장 패턴(213)은 하나의 방향으로 연장되는 제3 부분(213c)을 포함할 수 있다.
제1 내지 제3 부분들(212a, 212b, 214a, 214b, 213c)은 다른 도전 층에 위치한 제1 내지 제4 관통 비아들(210a, 210b, 210c, 201d)의 제1 내지 제4 연장 패턴들(211, 212, 213, 214)과 용량 결합을 형성할 수 있다. 예를 들면, 제1 내지 제4 관통 비아들(210a, 210b, 210c, 201d)은 서로 간에 용량 결합을 형성하고, 외부의 다른 비아들과 용량 결합을 형성하지 않을 수 있다.
도 8 및 도 16을 참조하면, 제5 계층(303)의 도전 패턴들은 절연 계층인 제6 계층(313) 상에 형성될 수 있다. 제1 관통 비아(210a)로부터 제1 연장 패턴(211)이 연장될 수 있다. 제1 연장 패턴(211)은 세 개의 방향들로 각각 연장되는 제1 내지 제3 부분들(211a, 211b, 211c)을 포함할 수 있다. 제3 관통 비아(210c)로부터 제3 연장 패턴(213)이 연장될 수 있다. 제3 연장 패턴(213)은 두 개의 방향들로 각각 연장되는 제1 및 제2 부분들(213a, 213b)을 포함할 수 있다.
제1 내지 제3 부분들(211a, 211b, 211c, 213a, 213b)은 다른 도전 층에 위치한 제1 내지 제4 관통 비아들(210a, 210b, 210c, 201d)의 제1 내지 제4 연장 패턴들(211, 212, 213, 214)과 용량 결합을 형성할 수 있다. 예를 들면, 제1 내지 제4 관통 비아들(210a, 210b, 210c, 201d)은 서로 간에 용량 결합을 형성하고, 외부의 다른 비아들과 용량 결합을 형성하지 않을 수 있다.
도 8 및 도 17을 참조하면, 제7 계층(304)의 도전 패턴들은 절연 계층인 제8 계층(314) 상에 형성될 수 있다. 제4 관통 비아(210d)로부터 제4 연장 패턴(214)이 연장될 수 있다. 제4 연장 패턴(214)은 세 개의 방향들로 각각 연장되는 제1 내지 제3 부분들(214a, 214b, 214c)을 포함할 수 있다. 제2 관통 비아(210b)로부터 제2 연장 패턴(212)이 연장될 수 있다. 제2 연장 패턴(212)은 두 개의 방향들로 각각 연장되는 제1 및 제2 부분들(212a, 212b)을 포함할 수 있다.
제1 내지 제3 부분들(214a, 214b, 214c, 212a, 212b)은 다른 도전 층에 위치한 제1 내지 제4 관통 비아들(210a, 210b, 210c, 201d)의 제1 내지 제4 연장 패턴들(211, 212, 213, 214)과 용량 결합을 형성할 수 있다. 예를 들면, 제1 내지 제4 관통 비아들(210a, 210b, 210c, 201d)은 서로 간에 용량 결합을 형성하고, 외부의 다른 비아들과 용량 결합을 형성하지 않을 수 있다.
도 8 및 도 18을 참조하면, 제9 계층(305)의 도전 패턴들은 절연 계층인 제10 계층(315) 상에 형성될 수 있다. 제1 관통 비아(210a)로부터 제1 연장 패턴(211)이 연장될 수 있다. 제1 연장 패턴(211)은 두 개의 방향들로 각각 연장되는 제1 및 제2 부분들(211a, 211b)을 포함할 수 있다. 제3 관통 비아(310c)로부터 제3 연장 패턴(213)이 연장될 수 있다. 제3 연장 패턴(213)은 두 개의 방향들로 각각 연장되는 제1 및 제2 부분들(213a, 213b)을 포함할 수 있다. 제2 연장 패턴(210b)은 하나의 방향으로 연장되는 제3 부분(212c)을 포함할 수 있다.
제1 내지 제3 부분들(211a, 211b, 213a, 313b, 212c)은 다른 도전 층에 위치한 제1 내지 제4 관통 비아들(210a, 210b, 210c, 201d)의 제1 내지 제4 연장 패턴들(211, 212, 213, 214)과 용량 결합을 형성할 수 있다. 예를 들면, 제1 내지 제4 비아들(210a, 210b, 210c, 201d)은 서로 간에 용량 결합을 형성하고, 외부의 다른 비아들과 용량 결합을 형성하지 않을 수 있다.
제1 연장 패턴(211)의 제1 부분(211a)은 제4 연장 패턴(214)의 제2 부분(214b)과 용량 결합을 형성할 수 있고, 서로 인접하게 배치된 제1 및 제4 신호 패턴들(250a, 250d)의 사이에 용량 결합을 제공하는 도 4의 제1 소자(202d)에 대응할 수 있다.
제2 연장 패턴(212)의 제1 부분(212a)은 제1 연장 패턴(211)의 제2 부분(211b)과 용량 결합을 형성할 수 있고, 서로 인접하게 배치된 제1 및 제2 신호 패턴들(250a, 250b)의 사이에 용량 결합을 제공하는 도 4의 제1 소자(202a)에 대응할 수 있다.
제3 연장 패턴(213)의 제1 부분(213a)은 제2 연장 패턴(212)의 제2 부분(212b)과 용량 결합을 형성할 수 있고, 서로 인접하게 배치된 제2 및 제3 신호 패턴들(250b, 250c)의 사이에 용량 결합을 제공하는 도 4의 제1 소자(202b)에 대응할 수 있다.
제4 연장 패턴(214)의 제1 부분(214a)은 제3 연장 패턴(213)의 제2 부분(213b)과 용량 결합을 형성할 수 있고, 서로 인접하게 배치된 제3 및 제4 신호 패턴들(250c, 250d)의 사이에 용량 결합을 제공하는 도 4의 제1 소자(202c)에 대응할 수 있다.
제1 연장 패턴(211)의 제2 부분(211b)은 제2 연장 패턴(212)의 제1 부분(212a)과 용량 결합을 형성할 수 있고, 서로 인접하게 배치된 제1 및 제2 신호 패턴들(250a, 250b)의 사이에 용량 결합을 제공하는 도 4의 제1 소자(202a)에 대응할 수 있다.
제2 연장 패턴(212)의 제2 부분(212b)은 제3 연장 패턴(213)의 제1 부분(213a)과 용량 결합을 형성하며, 서로 인접하게 배치된 제2 및 제3 신호 패턴들(250b, 250c)의 사이에 용량 결합을 제공하는 도 4의 제1 소자(202b)에 대응할 수 있다.
제3 연장 패턴(213)의 제2 부분(213b)은 제4 연장 패턴(214)의 제1 부분(214a)과 용량 결합을 형성하며, 서로 인접하게 배치된 제3 및 제4 신호 패턴들(250c, 250d)의 사이에 용량 결합을 제공하는 도 4의 제1 소자(202c)에 대응할 수 있다.
제4 연장 패턴(214)의 제2 부분(214b)은 제1 연장 패턴(211)의 제1 부분(211a)과 용량 결합을 형성하며, 서로 인접하게 배치된 제1 및 제4 신호 패턴들(250a, 250d)의 사이에 용량 결합을 제공하는 도 4의 제1 소자(202d)에 대응할 수 있다.
제1 연장 패턴(210)의 제3 부분(210c)은 제3 연장 패턴(213)의 제3 부분(213c)과 용량 결합을 형성하며, 제2 신호 패턴(250b) 및 제4 신호 패턴(250d)을 사이에 두고 배치된 제1 및 제3 신호 패턴들(250a, 250c)의 사이에 용량 결합을 제공하는 도 4의 제2 소자(204a)에 대응할 수 있다.
제2 연장 패턴(212)의 제3 부분(212c)은 제4 연장 패턴(214)의 제3 부분(214c)과 용량 결합을 형성하며, 제1 신호 패턴(250a) 및 제3 신호 패턴(250c)을 사이에 두고 서로 인접하게 배치된 제2 및 제4 신호 패턴들(250b, 250d)의 사이에 용량 결합을 제공하는 도 4의 제2 결합 소자(204b)에 대응할 수 있다.
제3 연장 패턴(213)의 제3 부분(213c)은 제1 연장 패턴(211)의 제3 부분(211c)과 용량 결합을 형성하며, 제2 신호 패턴(250b) 및 제4 신호 패턴(250d)을 사이에 두고 서로 인접하게 배치된 제1 및 제3 신호 패턴들(250a, 250c)의 사이에 용량 결합을 제공하는 도 4의 제2 결합 소자(204a)에 대응할 수 있다.
제4 연장 패턴(214)의 제3 부분(214c)은 제2 연장 패턴(212)의 제3 부분(212c)과 용량 결합을 형성하며, 제1 신호 패턴(250a) 및 제3 신호 패턴(250c)을 사이에 두고 서로 인접하게 배치된 제2 및 제4 신호 패턴들(250b, 250d)의 사이에 용량 결합을 제공하는 도 4의 제2 결합 소자(204b)에 대응할 수 있다.
제1 내지 제4 신호 패턴들(250)은 제1 내지 제4 관통 비아들(210)의 제1 내지 제4 연장 패턴들(211, 212, 213, 214)을 통해 다차로 서로간의 완전한 용량 결합을 형성할 수 있다. 즉, 3차 인접도를 갖는 신호 패턴들까지 다차의 완전한 용량 결합이 제공될 수 있다.
상술하는 바와 같이, 따라서, 상기 신호 라인들 사이에 구비된 소자들(202, 204)이 상기 신호 라인들 간의 용량 결합(capacitive coupling)을 형성할 수 있고 상기 신호 라인들 내를 이동하는 신호의 속도 차이를 보상하여 신호 특성을 개선할 수 있다. 또한, 요구되는 상기 용량 결합의 정도에 따라 상기 패턴들의 조합, 크기, 모양, 배치 등의 조합을 구성하기 용이하고 크로스토크(crosstalk)의 발생이 용이한 구조에서도 상기 신호의 보상 가능할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 컴퓨팅 장치 20: 기판
22: 컨넥터들 30: 프로세서
32: 메모리 제어기 34: 송신기
40: 메인 메모리 42: 수신기
50: 시스템 인터컨넥트 60: 저장 장치
70: 사용자 인터페이스 80: 모뎀
100: 반도체 메모리 모듈 102: 수신기
110: 제어기 120: 제1 메모리 장치들
130: 제2 메모리 장치들 140: 데이터 버퍼들
150: 모듈 기판 160: 제1 제어 신호 라인들
170: 제2 제어 신호 라인들 200: 신호 결합기
202: 제1 소자 204: 제2 소자
206: 제3 소자 208: 제4 소자
210: 관통 비아들 211: 제1 연장 패턴
212: 제2 연장 패턴 213: 제3 연장 패턴
214: 제4 연장 패턴 230: 부착 패턴들
240: 중간 패턴들 250: 신호 패턴들

Claims (10)

  1. 순차적으로 적층된 복수 개의 절연층들;
    N개의 신호들을 각각 전송하고, 상기 복수 개의 절연층들을 적어도 부분적으로 관통하고 평면도에서 보았을 때 N각형의 형태로 배열되는 N개의 비아들을 갖는 N개의 신호 라인들; 및
    상기 N개의 신호 라인들 사이에 용량 결합(capacitive coupling)을 제공하도록 구비되고, 상기 N개의 비아들 중에서 서로 인접한 제1 및 제2 비아들 사이에서 상기 용량 결합을 제공하기 위한 제1 소자 및 상기 N개의 비아들 중에서 서로 인접하지 않는 제3 및 제4 비아들 사이에서 상기 용량 결합을 제공하기 위한 제2 소자를 갖는 커패시터 소자를 포함하고,
    상기 제1 소자는 상기 제1 비아로부터 상기 제2 비아를 향하여 연장하는 제1 용량 패턴 및 상기 제2 비아로부터 상기 제1 비아를 향하여 연장하는 제2 용량 패턴을 포함하고,
    상기 제2 소자는 상기 제3 비아로부터 상기 제4 비아를 향하여 연장하는 제3 용량 패턴 및 상기 제4 비아로부터 상기 제3 비아를 향하여 연장하는 제4 용량 패턴을 포함하고,
    상기 제1 및 제2 용량 패턴들은 상기 복수 개의 절연층들에서 서로 다른 절연층들에 각각 위치하고 평면도에서 보았을 때 서로 중첩되는 영역을 갖고,
    상기 제3 및 제4 용량 패턴들은 상기 복수 개의 절연층들에서 서로 다른 절연층들에 각각 위치하고 평면도에서 보았을 때 서로 중첩되는 영역을 갖는 반도체 모듈용 모듈 기판.
  2. 제 1 항에 있어서, 상기 제1 내지 제4 용량 패턴들은 상기 N각형의 형태의 내부에서 연장되는 반도체 모듈용 모듈 기판.
  3. 제 1 항에 있어서, 상기 제1 용량 패턴은 제1 길이를 갖고, 상기 제2 용량 패턴은 상기 제1 길이와 다른 제2 길이를 갖는 반도체 모듈용 모듈 기판.
  4. 제 3 항에 있어서, 상기 제3 용량 패턴은 상기 제1 및 제2 길이와 다른 제3 길이를 갖고, 상기 제4 용량 패턴은 상기 제1 내지 제3 길이와 다른 제4 길이를 갖는 반도체 모듈용 모듈 기판.
  5. 제 1 항에 있어서, 상기 제1 용량 패턴은 제1 폭을 갖고, 상기 제2 용량 패턴은 상기 제1 폭과 다른 제2 폭을 갖는 반도체 모듈용 모듈 기판.
  6. 제 5 항에 있어서, 상기 제3 용량 패턴은 상기 제1 및 제2 폭과 다른 제3 폭을 갖고, 상기 제4 용량 패턴은 상기 제1 내지 제3 폭과 다른 제4 폭을 갖는 반도체 모듈용 모듈 기판.
  7. 제 1 항에 있어서, 상기 제1 및 제2 용량 패턴들은 제1 절연층에서 각각 연장하고 상기 제2 용량 패턴은 제2 절연층에서 연장하고, 상기 제4 용량 패턴은 제3 절연층에서 연장하는 반도체 모듈용 모듈 기판.
  8. 제 1 항에 있어서, 일 측면에 배치되어 외부 장치와 연결되도록 구비되는 커넥터를 더 포함하는 반도체 모듈용 모듈 기판.
  9. 제 1 항에 있어서, 상기 N각형은 볼록 다각형인 반도체 모듈용 모듈 기판.
  10. 수직 방향으로 적층된 복수 개의 층들을 갖는 모듈 기판; 및
    상기 모듈 기판의 상부에 배치되는 메모리 패키지들을 포함하고,
    상기 모듈 기판은,
    상기 모듈 기판을 상기 수직 방향으로 관통하고 기 설정된 간격으로 원주 방향을 따라 배열되는 복수 개의 비아들을 갖는 복수 개의 신호 라인들, 및
    상기 신호 라인들 사이에 용량 결합(capacitive coupling)을 제공하도록 상기 원주 방향으로 서로 연속되는 제1 및 제2 비아들 사이에서 상기 용량 결합을 제공하는 제1 소자, 및 상기 원주 방향으로 서로 연속되지 않는 제3 및 제4 비아들 사이에서 상기 용량 결합을 제공하는 제2 소자를 포함하고,
    상기 제1 소자는 상기 제1 비아로부터 상기 제2 비아를 향하여 연장되는 제1 용량 패턴 및 상기 제2 비아로부터 상기 제1 비아를 향하여 연장되는 제2 용량 패턴을 포함하고,
    상기 제2 소자는 상기 제3 비아로부터 상기 제4 비아를 향하여 연장되는 제3 용량 패턴 및 상기 제4 비아로부터 상기 제3 비아를 향하여 연장되는 제4 용량 패턴을 포함하고,
    상기 제1 용량 패턴 및 상기 제2 용량 패턴은 상기 복수 개의 층에서 서로 다른 층들에 위치되고 상기 서로 다른 층들에 수직한 방향을 따라 중첩되는 영역을 갖고,
    상기 제3 용량 패턴 및 상기 제4 용량 패턴은 상기 복수 개의 층에서 서로 다른 층들에 위치되고 상기 서로 다른 층들에 수직한 방향을 따라 중첩되는 영역을 갖는 반도체 메모리 모듈.
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