KR20020064525A - 클럭 공유 양면 메모리 모듈 및 그 배선방법 - Google Patents

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Abstract

본 발명은 클럭 공유 양면 메모리 모듈 및 그 배선방법에 대하여 기술된다. 메모리 모듈은 양면에 비아홀들과 볼 패드들이 배치되는 모듈 기판과, 모듈 기판의 앞면의 볼 패드들에 장착되는 제1 메모리 칩과, 모듈 기판의 뒷면의 제1 메모리 칩과 서로 마주보게 배치되고 볼 패드들에 장착되며 제1 메모리 칩의 클럭을 공유하는 제2 메모리 칩을 구비한다. 제1 메모리 칩의 클럭에 연결된 볼 패드의 비아홀과 연결되는 방향은 제2 메모리 칩의 클럭과 연결된 볼 패드의 비아홀과 연결되는 방향과 같다. 그리고, 제1 메모리 칩의 데이터와 연결된 볼 패드의 비아홀과 연결되는 방향은 제2 메모리 칩의 데이터와 연결된 볼 패드의 비아홀과 연결되는 방향과 다르다. 제1 및 제2 메모리 칩은 미러 패키지로 각각 구성되고, 클럭은 메모리 모듈로 입력된 후 출력되는 루프 방식으로 구성된다. 따라서, 본 발명은 클럭 신호를 공유하는 양면 메모리 모듈을 사용하기 때문에 클럭 신호 라인의 수와 메모리 모듈의 클럭 핀 수를 줄일 수 있다.

Description

클럭 공유 양면 메모리 모듈 및 그 배선방법{Two sides memory module sharing clock signal and wiring method thereof}
본 발명은 메모리 모듈 및 메모리 시스템에 관한 것으로서, 특히 클럭신호를 공유하는 메모리 모듈과 그 배선 방법 그리고 이 메모리 모듈을 이용한 메모리 시스템에 관한 것이다.
컴퓨터 시스템의 고성능화 및 고속화에 따라 이에 사용되는 메모리 시스템은 많은 데이터 처리와 고속 동작이 요구된다. 메모리 시스템의 데이터들은 데이터 버스 라인을 통해 메모리 칩들에 연결되는 데, 데이터 버스 너비를 넓힘으로써 데이터 처리량을 증대시킨다. 이에 따라 복수개의 메모리 칩들을 병렬로 연결하는 아키텍쳐가 이용된다. 그리고, 데이터 입출력 속도 향상을 위해 데이터 버스 구조는 임피던스(impedance) 정합된 루프(loop) 방식의 버스 구조가 채용된다. 루프 방식의 버스 구조란 메모리 모듈로 입력되는 데이터들이 해당 메모리 칩들을 통해 다시 메모리 모듈 밖으로 출력되는 구조를 의미한다.
한편, 고속동작을 위해서는 데이터 버스 라인 못지 않게 중요한 클럭 신호 라인이 있다. 특히, 클럭 신호의 분배에 있어서, 데이터와의 시간 지연을 최소화하기 위한 방식이 요구되는 데, 일반적으로 클럭 신호의 경로를 데이터나 주소/명령 경로와 동일한 경로를 가지도록 하는 소스 동기(source synchronous) 방식이 사용된다. 이 때, 클럭 신호 경로, 데이터 경로 및 주소/명령 경로는 선로의 임피던스와 라인 길이는 물론 각 메모리 칩 핀의 용량성 부하도 동일하게 유지되도록 설계된다.
도 1은 종래의 메모리 모듈(100)을 나타내는 도면이다. 메모리 모듈(100)은 다수개의 메모리 칩들(101,102,103,104)을 포함하고, 각 메모리 칩들(101,102,103,104)로는 데이터신호(DQ)와 클럭신호(DCLK)가 각각 입력되고 출력된다. 데이터신호(DQ)와 클럭신호(DCLK)는 메모리 모듈(100)로 입력된 후 다시 메모리 모듈(100) 밖으로 출력되는 루프 구조를 가지며, 동일한 경로를 거치므로 소스 동기 방식을 갖는다. 이 때문에, 메모리 모듈(100)의 핀들 중 클럭신호(DCLK)에 연결되는 핀의 수는 메모리 칩(101,102,103,104)의 수 만큼 필요하게 된다. 그리고, 메모리 모듈(100) 내 클럭 버스 라인의 수도 메모리 칩(101,102,103,104)의 수 만큼 필요하게 된다.
그런데, 메모리 모듈(100)에 장착되는 메모리 칩들(101,102,103,104)의 수가 증가되면, 메모리 모듈(100)뿐 아니라 시스템 입장에서 구동해야 할 클럭 버스 라인의 수도 증가된다. 구체적으로, 데이터 입출력 폭이 작은 메모리 칩, 예컨대 ×4 메모리 칩들로 ×64 데이터 버스를 갖는 메모리 모듈에서는 적어도 64개의 클럭신호들이 있어야 하고, 루프 버스 방식의 경우에는 입력클럭신호와 출력클럭신호가 별도로 존재하기 때문에, 128개의 클럭신호라인들이 필요하게 된다. 여기에다가 클럭신호라인의 접지에 필요한 선로까지 추가하게 되면, 클럭신호분배를 위한 시스템의 부담이 커지고 이에 따라 시스템 구성 가격이 증가된다.
그리고, 클럭신호는 고주파 신호이기 때문에 대표적인 전자기방해(EMI: Electro-Magnetic interference) 잡음원으로 작용한다. 그러므로 클럭신호 라인의 증가는 EMI 문제를 악화시키는 요인이 되기도 한다.
따라서, 전체적인 클럭신호라인의 개수를 줄일 수 있는 메모리 모듈이 요구된다.
본 발명의 목적은 클럭신호를 공유하는 양면 메모리 모듈을 제공하는 것이다.
본 발명의 다른 목적은 상기 메모리 모듈의 배선 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 메모리 모듈을 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 메모리 모듈을 나타내는 도면이다.
도 3은 미러 패키지 타입을 설명하는 도면이다.
도 4는 도 2의 메모리 모듈의 클럭신호 핀의 배선방법을 나타내는 도면이다.
도 5는 도 2의 메모리 모듈의 데이터 핀의 배선 방법을 나타내는 도면이다.
도 6은 도 2의 메모리 모듈을 이용한 싱글 랭크 모듈을 나타내는 도면이다.
도 7은 도 6의 싱글 랭크 모듈로 구성되는 메모리 시스템을 나타내는 도면이다.
도 8은 도 2의 메모리 모듈을 이용한 더블 랭크 모듈을 나타내는 도면이다.
도 9는 도 8의 더블 랭크 모듈로 구성되는 메모리 시스템을 나타내는 도면이다.
도 10은 도 8의 더블 랭크 모듈의 배선 방법을 나타내는 도면이다.
상기 목적을 달성하기 위하여 본 발명의 일실시예에 따른 메모리 모듈은 양면에 비아홀들과 볼 패드들이 배치되는 모듈 기판과, 모듈 기판의 앞면의 볼 패드들에 장착되는 제1 메모리 칩과, 모듈 기판의 뒷면의 제1 메모리 칩과 서로 마주보게 배치되고 볼 패드들에 장착되며 제1 메모리 칩의 클럭을 공유하는 제2 메모리 칩을 구비한다.
제1 메모리 칩의 클럭에 연결된 볼 패드의 비아홀과 연결되는 방향은 제2 메모리 칩의 클럭과 연결된 볼 패드의 비아홀과 연결되는 방향과 같다. 그리고, 제1 메모리 칩의 데이터와 연결된 볼 패드의 비아홀과 연결되는 방향은 제2 메모리 칩의 데이터와 연결된 볼 패드의 비아홀과 연결되는 방향과 다르다. 제1 및 제2 메모리 칩은 미러 패키지로 각각 구성되고, 클럭은 메모리 모듈로 입력된 후 출력되는 루프 방식으로 구성된다.
본 발명의 다른 실시예에 따른 메모리 모듈은 양면에 비아홀들과 볼 패드들이 배치되는 모듈 기판과, 모듈 기판의 앞면의 볼 패드들에 장착되는 제1 메모리칩과, 제1 메모리 칩과는 서로 마주보게 모듈 기판의 뒷면에 배치되고 볼 패드들에 장착되며 제1 메모리 칩의 클럭을 공유하는 제2 메모리 칩과, 모듈 기판의 앞면의 볼 패드들에 장착되고 제1 메모리 칩과 나란히 배치되는 제3 메모리 칩과, 제3 메모리 칩과 서로 마주보게 모듈 기판의 뒷면에 배치되고 볼 패드들에 장착되며 제3 메모리 칩의 클럭을 공유하는 제4 메모리 칩을 구비한다.
제1 및 제3 메모리 칩의 클럭과 각각 연결된 볼 패드들이 비아홀들과 연결되는 방향은 제2 및 제4 메모리 칩의 클럭과 각각 연결된 볼 패드들이 비아홀과 연결되는 방향과 같다. 그리고, 제1 및 제3 메모리 칩의 데이터와 각각 연결된 볼 패드들이 비아홀들과 연결되는 방향은 제2 및 제4 메모리 칩의 데이터와 각각 연결된 볼 패드들이 비아홀과 연결되는 방향과는 다르다. 제1 내지 제4 메모리 칩은 미러 패키지로 각각 구성되고, 클럭은 메모리 모듈로 입력된 후 출력되는 루프 방식으로 구성된다.
상기 다른 목적을 달성하기 위하여 본 발명의 메모리 모듈의 배선 방법에 있어서, 메모리 모듈은 모듈 기판과, 모듈 기판의 앞면과 뒷면에 배열되는 볼 패드들과, 모듈 기판의 앞면과 뒷면에 볼 패드들의 좌측 상단쪽에 배치되어 볼 패드들과 선택적으로 연결되는 제1 비아홀들과, 모듈 기판의 앞면과 뒷면에 볼 패드들의 좌측 하단쪽에 배치되어 볼 패드들과 선택적으로 연결되는 제2 비아홀들과, 모듈 기판의 앞면의 볼 패드들에 장착되는 제1 메모리 칩과, 모듈 기판의 뒷면의 볼 패드들에 장착되는 제2 메모리 칩을 구비한다. 클럭의 배선방법은 제1 메모리 칩의 클럭과 연결되는 볼 패드는 제1 비아홀과 연결되고 제2 메모리 칩의 클럭과 연결되는볼 패드는 제1 비아홀과 연결된다. 데이터의 배선방법은 제1 메모리 칩의 데이터와 연결되는 볼 패드는 제1 비아홀과 연결되고 제2 메모리 칩의 데이터와 연결되는 볼 패드는 제2 비아홀과 연결된다.
이와 같은 본 발명에 의하면, 클럭 신호를 공유하는 양면 메모리 모듈을 사용하기 때문에 클럭 신호 라인의 수를 줄일 수 있다. 이에 따라 메모리 모듈의 클럭 핀 수도 줄일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 2는 본 발명의 일실시예에 따른 클럭신호를 공유하는 메모리 모듈(200)을 나타내는 도면이다. 메모리 모듈(200)은 양면 메모리 모듈로서, 앞면에는 제1 및 제3 메모리 칩(201,203)이, 그리고 뒷면에는 제2 및 제4 메모리 칩(202,204)이 배치되어 있다. 제1 메모리 칩(201)과 제2 메모리 칩(202)은 메모리 모듈 기판을 사이에 두고 서로 마주보도록 배치되고, 제3 메모리 칩(203)과 제4 메모리 칩(204) 또한 메모리 모듈 기판을 사이에 두고 서로 마주보도록 배치된다. 제1 메모리 칩(201)과 제2 메모리 칩(202)은 패키지의 핀 구성이 서로 대칭적인 미러(mirror) 패키지로 구성된다.
도 3은 미러 패키지의 일예를 나타내는 도면이다. 제1 메모리 칩(201)과 제2 메모리 칩(202)은 BGA(Ball Grid Array) 타입의 팩키지(package) 뒷면을 나타낸다. 설명의 편의를 위하여, 패키지의 측면에 배치되는 핀들에 일련의 번호를 붙여 설명하고자 한다. 제1 메모리 칩(201)을 살펴보면, 왼쪽 측면 상단부터 하단쪽으로 1번,2번,…,6번의 순서로, 그리고 오른쪽 측면 하단부터 상단쪽으로 7번,8번,…,12번의 순서로 핀 배치가 되어 있다. 이에 대하여 제2 메모리 칩(202)은 오른쪽 측면 상단부터 하단쪽으로 1번,2번,…,6번의 순서로, 그리고 왼쪽 측면 하단부터 상단쪽으로 7번,8번,…,12번의 순서로 핀 배치가 되어 있다. 그리하여 제1 메모리 칩(201)과 제2 메모리 칩(202)은 미러 타입의 패키지로 구성된다.
제1 메모리 칩(201)과 제2 메모리 칩(202)이 도 2에 도시된 바와 같이 메모리 모듈 기판을 사이에 두고 서로 마주 보게 배치되면, 제1 메모리 칩(201)의 1번 핀은 제2 메모리 칩(202)의 1번 핀과, 제1 메모리 칩(201)의 2번 핀은 제2 메모리 칩(202)의 2번 핀과, …, 그리고 제1 메모리 칩(201)의 12번 핀은 제2 메모리 칩(202)의 12번 핀과 동일한 위치에서 만나게 된다. 여기에서, 제1 및 제2 메모리 칩들의 1번 핀을 클럭신호(DCLK) 핀이라고 하고 2번 핀을 데이터(DQ) 핀이라고 가정하자.
도 4는 클럭신호(DCLK) 핀의 공유 배선 방법을 나타내는 도면이다. 이를 참조하면, 메모리 모듈의 앞면(200)에는 제1 메모리 칩(201)의 1번 볼 패드(1)와 비아홀들(A,B)이, 그리고 메모리 모듈의 뒷면(200')에는 제2 메모리 칩(202)의 1번 볼 패드(1')와 비아홀들(A',B')이 배치된다. 앞면의 볼 패드(1)와 뒷면의 볼 패드(1')는 비아홀들(A-A', B-B')을 통해 서로 연결되는 구조이다. 앞면의 볼 패드(1)는 제2 비아홀(B)과 연결되어있고, 뒷면의 볼 패드(1')는 제2 비아홀(B')과 연결되어있다. 제2 비아홀들(B-B')을 통해 앞면의 볼 패드(1)와 뒷면의 볼패드(1')가 서로 연결되어 앞면의 클럭신호(DCLK) 핀과 뒷면의 클럭신호(DCLK) 핀이 서로 연결된다. 따라서, 도 2에 도시된 바와 같이, 제1 메모리 칩(201)과 제2 메모리 칩(202)의 클럭신호(DCLK)는 서로 공유된다.
한편, 데이터(DQ) 핀의 분리 배선 방법은 도 5에 도시되어 있다. 이를 참조하면, 메모리 모듈 앞면(200)의 제1 메모리 칩(201)의 2번 볼 패드(2)는 제1 비아홀(A')과 연결되어있고, 뒷면(200')의 제2 메모리 칩(202)의 2번 볼 패드(2')는 제2 비아홀(B')과 연결되어있다. 그리하여 앞면의 볼 패드(2)는 제1 비아홀들(A-A')을 통하는 배선으로, 그리고 뒷면의 볼 패드(2')는 제2 비아홀들(B-B')을 통해 배선으로 연결되기 때문에, 데이터(DQ) 핀은 서로 분리된다. 이로써, 제1 메모리 칩(201)의 데이터(DQ)와 제2 메모리 칩(202)의 데이터(DQ)는 충돌없이 입출력된다.
도 6은 도 2의 메모리 모듈(200)과 거의 동일한 메모리 모듈로써 싱글 랭크 모듈(600)을 나타낸다. 싱글 랭크 모듈(600)은 하나의 랭크(rank0) 구조를 갖는 데, 랭크란 하나의 어드레스에 의해 입출력되는 데이터들이 일군의 메모리 칩들(601,602,603,604)에서 제공되는 구조를 말한다. 제1 메모리 칩(601)과 제2 메모리 칩(602)의 클럭신호(DCLK)는 공유되고, 제1 데이터(DQ) 라인은 앞면의 제1 메모리 칩(601)에 연결되고 제2 데이터 라인(DQ')은 제2 메모리 칩(602)에 연결된다. 마찬가지로, 제3 메모리 칩(603)과 제4 메모리칩(604)의 클럭신호(DCLK)는 공유되고 데이터 라인들(DQ,DQ')은 분리된다.
도 7은 도 6의 싱글 랭크 모듈로 구성되는 메모리 시스템을 나타내는 도면이다. 메모리 시스템(700)에는 데이터(DQ) 버스 라인들(710,740), 클럭(DCLK) 버스라인들(720,750) 및 커맨드/어드레스(CMD/ADDR) 버스 라인(730)이 배치되고, 제1 싱글 랭크 모듈(701)과 제2 싱글 랭크 모듈(702)을 포함하고 있다. 제1 싱글 랭크 모듈(701)로는 데이터 버스 라인(710,740)과 각각 연결되는 제1 및 제2 데이터 라인(760,760')을 통해 데이터가 입출력된다. 그리고, 커맨드/어드레스 버스 라인(730)과 연결되는 커맨드/어드레스 라인(770)은 제1 싱글 랭크 모듈(701)의 가로방향으로 배치되어 각 메모리 칩들에 연결된다. 여기에서, 제1 싱글 랭크 모듈로 제공되는 클럭(DCLK) 라인들은 데이터 라인들(760,760')과 동일하게 입출력된다. 제2 싱글 랭크 모듈(702)의 라인 배선은 제1 싱글 랭크 모듈(701)과 거의 동일하므로 설명의 중복을 피하기 위하여 구체적인 설명은 생략된다.
도 8은 더블 랭크 모듈을 나타내는 도면이다. 더블 랭크 모듈(800)은 두 개의 랭크(rank0,rank1) 구조를 가지고, 제1 랭크(rank0)와 제2 랭크(rank1)는 데이터 밀도(density)를 크게 하는 효과가 있다. 데이터 밀도란 일군의 메모리 그룹에 저장될 수 있는 데이터의 수를 의미하는 데, 더블 랭크 모듈(800)은 도 6의 싱글 랭크 모듈(600)과 비교하면 제1 랭크(rank0) 및 제2 랭크(rank1)에 데이터를 저장할 수 있기 때문에 2배의 데이터 밀도를 갖는다. 이 때, 제1 랭크(rank0)와 제2 랭크(rank1)를 통해 입출력되는 데이터의 수는 제1 랭크(rank0)만을 통해 입출력되는 데이터의 수와 동일하기 때문에, 더블 랭크 모듈의 밴드위스는 싱글 랭크 모듈의 밴드위스와 동일하다.
제1 랭크(rank0)의 제1 메모리 칩(801)과 제2 메모리 칩(802)은 모듈 기판을 사이에 두고 마주보게 배치되고 클럭(DCLK) 라인을 공유한다. 제2 랭크(rank1)의제3 메모리 칩(803)과 제4 메모리 칩(804)은 모듈 기판을 사이에 두고 마주보게 배치되고 클럭(DCLK) 라인을 공유한다. 제1 랭크(rank0)의 클럭(DCLK)과 제2 랭크(rank1)의 클럭은 서로 연결된다. 그리하여 메모리 모듈(800)로 입력되는 클럭(DCLK)은 제1 랭크(rank0)와 제2 랭크(rank1)를 통한 후 메모리 모듈(800) 밖으로 출력된다.
제1 랭크(rank0)에서 입출력되는 제1 데이터(DQ)는 제1 메모리 칩(801)과 제3 메모리 칩(803), 즉 메모리 모듈(800) 앞면에 배치되는 메모리 칩들(801,803)에 연결된 후 메모리 모듈(800) 밖으로 입출력된다. 그리고, 제2 데이터(DQ')는 제2 메모리 칩(802)과 제4 메모리 칩(804), 즉 메모리 모듈(800) 뒷면에 배치되는 메모리 칩들(802,804)에 연결된 후 메모리 모듈(800) 밖으로 입출력된다.
이와 같은 구조로 제5 내지 제8 메모리 칩들(805 내지 808)도 구성되는 데, 제1 내지 제4 메모리 칩들(801 내지 804)에서 입출력되는 데이터들(DQ,DQ')의 수와 제5 내지 제8 메모리 칩들(805 내지 808)에서 입출력되는 데이터들(DQ,DQ')의 수를 합하면 더블 랭크 모듈의 밴드위스가 된다.
도 9는 도 8의 더블 랭크 모듈로 구성되는 메모리 시스템을 나타낸다. 메모리 시스템(900)은 도 7의 메모리 시스템(700)과 거의 동일하다. 다만, 앞서 설명한 바 있는 더블 랭크 모듈을 사용한다는 점에서 차이가 있을 뿐이다. 따라서, 설명의 중복을 피하기 위해 구체적인 설명은 생략된다.
도 10은 도 8의 더블 랭크 모듈의 배선도를 구체적으로 나타내는 도면이다. 배선도는 다층으로 구성되는 데, 8층으로 구성되는 예를 보여준다. 제1층은최상위(TOP)층을, 제3 및 제6층은 중간층들(INNER1, INNER2)을, 그리고 제8층은 최하위(BOTTOM)층을 나타낸다. 제1층과 제8층은 도 4와 도 5에서 설명한 배선방법으로 배선됨을 나타내고, 제3층과 제6층은 각 랭크들 끼리의 연결관계를 나타낸다.
따라서, 본 발명은 클럭 신호를 공유하는 양면 메모리 모듈을 사용하기 때문에 클럭 신호 라인의 수를 줄일 수 있다. 이에 따라 메모리 모듈의 클럭 핀 수도 줄일 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명은 클럭 신호를 공유하는 양면 메모리 모듈을 사용하기 때문에 클럭 신호 라인의 수를 줄일 수 있다. 이에 따라 메모리 모듈의 클럭 핀 수도 줄일 수 있다.

Claims (12)

  1. 양면에 비아홀들과 볼 패드들이 배치되는 모듈 기판;
    상기 모듈 기판의 앞면에, 상기 볼 패드들에 장착되는 제1 메모리 칩; 및
    상기 모듈 기판의 뒷면에, 상기 제1 메모리 칩과 서로 마주보게 배치되고 상기 볼 패드들에 장착되며 상기 제1 메모리 칩의 클럭을 공유하는 제2 메모리 칩을 구비하는 것을 특징으로 하는 메모리 모듈.
  2. 제1항에 있어서, 상기 메모리 모듈은
    상기 모듈 기판 앞면에서 상기 제1 메모리 칩의 상기 클럭에 연결된 상기 볼 패드의 상기 비아홀과 연결되는 방향이 상기 모듈 기판 뒷면에서 상기 클럭과 연결되는 상기 볼 패드의 상기 비아홀과 연결되는 방향과 같은 것을 특징으로 하는 메모리 모듈.
  3. 제1항에 있어서, 상기 메모리 모듈은
    상기 모듈 기판 앞면에서 상기 제1 메모리 칩의 데이터와 연결된 상기 볼 패드의 상기 비아홀과 연결되는 방향이 상기 모듈 기판 뒷면에서 상기 제2 메모리 칩의 데이터와 연결된 상기 볼 패드의 상기 비아홀과 연결되는 방향과 다른 것을 특징으로 하는 메모리 모듈.
  4. 제1항에 있어서, 상기 제1 및 제2 메모리 칩은
    미러 패키지로 각각 구성되는 것을 특징으로 하는 메모리 모듈.
  5. 제1항에 있어서, 상기 메모리 모듈은
    상기 클럭이 상기 메모리 모듈로 입력된 후 출력되는 루프 방식으로 구성되는 것을 특징으로 하는 메모리 모듈.
  6. 양면에 비아홀들과 볼 패드들이 배치되는 모듈 기판;
    상기 모듈 기판의 앞면에, 상기 볼 패드들에 장착되는 제1 메모리 칩;
    상기 모듈 기판의 뒷면에, 상기 제1 메모리 칩과 서로 마주보게 배치되고 상기 볼 패드들에 장착되며 상기 제1 메모리 칩의 클럭을 공유하는 제2 메모리 칩;
    상기 모듈 기판의 앞면에, 상기 볼 패드들에 장착되고 상기 제1 메모리 칩과 나란히 배치되는 제3 메모리 칩; 및
    상기 모듈 기판의 뒷면에, 상기 제3 메모리 칩과 서로 마주보게 배치되고 상기 볼 패드들에 장착되며 상기 제3 메모리 칩의 클럭을 공유하는 제4 메모리 칩을 구비하는 것을 특징으로 하는 메모리 모듈.
  7. 제6항에 있어서, 상기 메모리 모듈은
    상기 모듈 기판 앞면에서 상기 제1 및 제3 메모리 칩의 상기 클럭과 각각 연결된 상기 볼 패드들이 상기 비아홀들과 연결되는 방향이 상기 모듈 기판 뒷면에서 상기 제2 및 제4 메모리 칩의 상기 클럭과 각각 연결된 상기 볼 패드들이 상기 비아홀과 연결되는 방향과 같은 것을 특징으로 하는 메모리 모듈.
  8. 제6항에 있어서, 상기 메모리 모듈은
    상기 모듈 기판 앞면에서 상기 제1 및 제3 메모리 칩의 데이터와 각각 연결된 상기 볼 패드들이 상기 비아홀들과 연결되는 방향이 상기 모듈 기판 뒷면에서 상기 제2 및 제4 메모리 칩의 데이터와 각각 연결된 상기 볼 패드들이 상기 비아홀과 연결되는 방향과 다른 것을 특징으로 하는 메모리 모듈.
  9. 제6항에 있어서, 상기 제1 내지 제4 메모리 칩은
    미러 패키지로 각각 구성되는 것을 특징으로 하는 메모리 모듈.
  10. 제6항에 있어서, 상기 메모리 모듈은
    상기 클럭이 상기 메모리 모듈로 입력된 후 출력되는 루프 방식으로 구성되는 것을 특징으로 하는 메모리 모듈.
  11. 메모리 모듈의 배선 방법에 있어서, 상기 메모리 모듈은
    모듈 기판;
    상기 모듈 기판의 앞면과 뒷면에 배열되는 볼 패드들;
    상기 모듈 기판의 앞면과 뒷면에, 상기 볼 패드들의 좌측 상단쪽에 배치되어 상기 볼 패드와 선택적으로 연결되는 제1 비아홀;
    상기 모듈 기판의 앞면과 뒷면에, 상기 볼 패드들의 좌측 하단쪽에 배치되어 상기 볼 패드와 선택적으로 연결되는 제2 비아홀;
    상기 모듈 기판의 앞면의 상기 볼 패드에 장착되는 제1 메모리 칩; 및
    상기 모듈 기판의 뒷면의 상기 볼 패드에 장착되는 제2 메모리 칩을 구비하고,
    상기 제1 메모리 칩의 클럭과 연결되는 상기 볼 패드가 상기 제1 비아홀과 연결되고 상기 제2 메모리 칩의 클럭과 연결되는 상기 볼 패드가 상기 제1 비아홀과 연결되는 것을 특징으로 하는 메모리 모듈의 배선방법.
  12. 제11항에 있어서, 상기 메모리 모듈의 배선 방법은
    상기 제1 메모리 칩의 데이터와 연결되는 상기 볼 패드가 상기 제1 비아홀과 연결되고 상기 제2 메모리 칩의 데이터와 연결되는 상기 볼 패드가 상기 제2 비아홀과 연결되는 것을 특징으로 하는 메모리 모듈의 배선방법.
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