WO2014185669A1 - 스택 메모리 - Google Patents

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WO2014185669A1
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memory cell
data dump
type
data
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PCT/KR2014/004207
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안상욱
정희찬
이용운
이도영
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(주)실리콘화일
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    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Definitions

  • the present invention relates to a technology in which memory devices of different substrates are stacked and electrically connected to each other.
  • it relates to a structure in which memory cells of each substrate share a data dump line, and each data dump line is electrically connected to each other.
  • DRAM Dynamic Random Access Memory
  • the number of devices integrated in one silicon substrate has also reached billions.
  • the increased number of devices inevitably leads to an increase in power consumption, as well as a reduction in operating speed due to parasitic effects.
  • the circuit designer may lower the power supply voltage supplied to the integrated circuit from the outside or the internal power supply voltage lower than the external power supply voltage inside the integrated circuit. I have responded by making a separate.
  • the low internal supply voltage causes the circuit to swing low, greatly reducing dynamic current consumption, which is particularly effective for circuits that drive long data lines.
  • the dynamic current consumption I L of the wiring is proportional to the product of the rate of change of the voltage applied to the wiring (dV / dt) and the capacitive load C L of the wiring as in Equation (1).
  • memory cells that store previous information are arrayed in rows and columns.
  • a path through which binary information enters and out of a memory cell has a parasitic resistance and a parasitic capacitance at each integration density. Increases rapidly.
  • FIG. 1A shows a prior art of a stack structure in which multiple substrates are connected and packaged together by bonding wire bonding. This example illustrates the problem.
  • FIG. 1A illustrates a cross-sectional view in which the semiconductor substrates 101, 103, and 105 are connected to each other by bonding of bonding wires in a multilayer package 100 having a plurality of semiconductor substrates layered. If each semiconductor substrate is a semiconductor memory device, it will have a block as shown in FIG.
  • FIG. 2 assumes that memory cells storing binary information are arranged in a row and column direction to form one matrix (MAT_0 to MAT_31), and 32 matrixes form one large bank (111 to 114).
  • MAT_0 to MAT_31 memory cells storing binary information
  • 32 matrixes form one large bank (111 to 114).
  • Fig. 2 is only one example in which each matrix is arranged inside the semiconductor memory device.
  • a matrix is shown in more detail as shown in FIG. 3.
  • Each memory cell MC is arrayed in a row and column direction to form a matrix.
  • a bit line is commonly connected to a memory cell so that binary information is read or written.
  • the path of binary information written to a memory cell is usually in the order of input / output circuits (IO circuits)-global data lines-local data lines-bit lines-memory cells through pins or packages connected to the outside of the semiconductor substrate.
  • IO circuits input / output circuits
  • the read path is in reverse order.
  • FIG. 3 is the semiconductor memory device 101 of the first substrate and the length of the bit line reaches 400 ⁇ m (micrometer), assuming that the capacitance per unit ⁇ m is 1 dB (nanofarad), the total of the bit lines Capacitance C BIT is 0.4 pF (picofarad).
  • the total capacitance C is 4pF LOC
  • the global data lines for the local data line of the data line length is long, the total capacitance C GLO of global data lines 20 It has a large value of pF.
  • the propagation delay time is proportional to the time constant of the path. For convenience of calculation, assuming that the total parasitic resistance of the path is 10 ohms, the time constant of the path is quite large, 244 ps (picoseconds).
  • the dynamic current consumption is 1.2mA (milliamperes) by Equation (1). If the data consists of 32 bits, then the total number of pairs of data lines will be 64, resulting in a total dynamic current consumed only from 32-bit pairs of data lines in one cycle, up to 76.8 mA, which is 64 times 1.2 mA. do.
  • C PKG which is a parasitic component due to wire bonding or a lead frame of the package, also reaches several to several tens of millimeters, thus exacerbating the above two problems. .
  • TSV through silicon via
  • the semiconductor device or the semiconductor memory device provided by being stacked in three dimensions it is required to increase the operation speed and reduce the power consumption by reducing the propagation delay time.
  • the present invention provides a structure in which a data dump line formed on one substrate is electrically connected to a data dump line formed on another substrate when a plurality of semiconductor substrates including at least one semiconductor memory device are stacked. To provide stack memory.
  • a first type of memory cell is provided on a first substrate, a second type of memory cell is provided on a second substrate, and these memory cells are electrically connected to each other by a data dump line. Connected.
  • the memory cells of the first type or the second type may have a switch added to the data dump line.
  • Each data dump line may be electrically connected, but may be in direct contact with conductive materials such as metal, and may use a well-known technique such as DBI, and the electrical connection may be through the pad region.
  • the conductive material in the pad region may be wider than the lines formed by the conductive material forming the data dump line.
  • memory cells of the first type or the second type may be volatile or nonvolatile.
  • a dump switch for selective connection may be added between the data dump line and the pad.
  • a core circuit including a memory cell, a sense amplifier column selection circuit, and the like is disposed on one substrate, and an input / output circuit for input / output is disposed on another substrate, and the substrates may be connected to each other.
  • Data dump lines may be included.
  • the memory cells of the first type or the second type may have a switch added to the data dump line.
  • the stack memory when memory cells belonging to the first substrate and the second substrate each exchange data with each other by a data dump line, these data dump lines exchange data with the outside of the substrate. It may be present separately from a bit line or a word line, which is a necessary line.
  • the data dump line when a plurality of semiconductor substrates are stacked, data transfer speed between each substrate is increased and power consumption is also reduced.
  • Data dump lines between boards correspond to one-to-one, or even if a plurality of data dump lines correspond to each other, the data dump line can be effectively dumped by a switch that can be used as a cache memory.
  • Figure 1a shows a conventional configuration for connecting several substrates through bonding wires.
  • FIG. 1b shows a conventional configuration for connecting several substrates through through silicon vias (TSV).
  • TSV through silicon vias
  • FIG. 5a shows an embodiment of the present invention.
  • Figure 5b shows another embodiment of the present invention.
  • Figure 5c shows another embodiment of the present invention.
  • FIG. 6 is a cross-sectional view of one of the embodiments of the present invention.
  • FIG. 7B is another embodiment of the present invention derived from FIG. 7A.
  • FIG. 7C is another embodiment of the present invention derived from FIG. 7A.
  • FIG. 8 is a plan view showing an embodiment of the present invention.
  • 9 is another embodiment of the present invention having a bit line and a data dump line separately.
  • FIG. 10 is another embodiment of the present invention in which a memory cell portion and a peripheral circuit portion are disposed on each substrate.
  • 11 is another embodiment of the present invention showing that three or more substrates may be stacked.
  • a plurality of expressions for each component may be omitted.
  • a configuration consisting of a plurality of switches or a plurality of signal lines may be expressed as 'switches' or 'signal lines', or may be expressed in the singular as 'switches' or 'signal lines'.
  • the switches operate in a mutually complementary manner, and in some cases, they may operate alone.
  • the signal line may also be composed of a plurality of signal lines having the same property, such as address signals or data signals. This is because it does not have to be divided into singular and plural. In this respect, this description is valid. Therefore, similar expressions should be construed in the same sense throughout the specification.
  • 5A is a diagram illustrating one of various embodiments of the present invention.
  • the memory cell MC may be a volatile memory device such as static random access memory (SRAM) or dynamic random access memory (DRAM) or a nonvolatile memory device such as flash memory.
  • SRAM static random access memory
  • DRAM dynamic random access memory
  • flash memory a nonvolatile memory device
  • Memory cells of the first substrate are electrically connected corresponding to memory cells of the second substrate on a cell basis.
  • This electrical connection may be a technique known as direct bond interconnect (DBI), or may be using other techniques.
  • the memory cell MC is simply represented as a block, but may be formed of a plurality of transistors such as SRA, or may have a form in which several transistors are connected in series, such as a NAND flash. Even so, the connection structure through the data dump line does not change, and all embodiments of the present invention are the same below.
  • the lines of the conductive material forming the data dump line of the first substrate and the data dump line of the second substrate may be extremely short in width, the data dump line of the first substrate and the data dump line of the second substrate may be easily connected.
  • pad regions having a wider width than the conductive material lines of the data dump line inside the memory cell array may be formed and bonded to each other.
  • the data dump line of the first substrate and the data dump line of the second substrate also have the same pitch interval.
  • the embodiment may be extended as shown in FIG. 5B.
  • 5A is connected to each other in units of memory cells, while FIG. 5B is connected to each other in columns.
  • the pads connecting the data dump lines to each other need not be in the middle of the memory cell array but can be placed in the vicinity of the sense amplifier or the circuit for column selection.
  • the areas where the data dump lines are bonded to each other are more preferably provided in a so-called core circuit portion to avoid the memory cell array.
  • 5A and 5B may be implemented by adding a switch between the pad and the data dump line as shown in FIG. 5C.
  • the column switches SW11 to SW13 and SW21 to SW23 of each substrate may be appropriately selected by an address signal or other selection signal when data is transferred between the first substrate and the second substrate, and only on one substrate. It may exist. Column switches add the ability to individually select data dump lines on each board.
  • a switch existing between each data dump line and the pad may be additionally present.
  • a structure connected in units of memory cells as shown in FIG. 5A will be referred to as an 'A-type'
  • a structure connected in units of columns as shown in FIG. 5B will be referred to as a 'B-type'
  • the added structure will be referred to as 'C-type'.
  • FIG. 6 is a cross-sectional view illustrating the embodiment of FIG. 5A.
  • Gate regions 211 and 221 and impurity diffusion regions 212 and 222 for forming a semiconductor active device are shown in the first and second substrates 210 and 220.
  • the first metal layers 213 and 223 and the second metal layers 214 and 224 are drawn.
  • the impurity regions 212 and 222, the first metal layers 213 and 223, and the second metal layers 214 and 224 may be connected by a well-known TSV method.
  • the semiconductor active device is a volatile or nonvolatile memory device, it may be at least some of the transistors representing the memory cells.
  • the first substrate and the second substrate are made separately and then bonded to each other. In FIG.
  • memory cells of both substrates are connected to each other through a pad 215 of a first substrate and a pad 225 of a second substrate.
  • the technology used to connect the pad may be a DBI technology
  • the conductive material used for the connection may be a semiconductor material such as tungsten (W), aluminum (Al), copper (Cu), titanium (Ti), molybdenum (Mo), or the like.
  • Metallic materials are preferred but need not be limited thereto.
  • a material having suitable electrical conductivity may be used, such as polysilicon having sufficient electrical conductivity.
  • DBI connection it can be made at room temperature or higher than room temperature, and in the case of non-DBI connection, any connection technology between conductive materials used in semiconductor manufacturing process may be used.
  • the width of the conductive material of each data dump line is greater than the width of the lines.
  • Figure 7a shows another embodiment of the present invention.
  • 7A corresponds to the 'A-type' as mentioned above.
  • data dump lines of a plurality of second substrates may be connected to a data dump line of one first substrate according to the size of a memory cell or a type of memory cell. If the data dump lines of four second boards are connected to the data dump line of one first board, the pitch gap of the data dump lines of the first board may be different from the pitch gap of the data dump lines of the second board. have.
  • the memory cell pitch of one substrate is an integer multiple of the memory cell pitch of the other substrate. This can be understood in more detail in FIG. 8.
  • FIG. 7A may be extended in column units as shown in FIG. 7B and may be implemented as a 'B-type', by adding switches SW31, SW2, SW41 to SW44, and SW51 to SW54 to the first substrate and the second substrate. It may be implemented as 'C-type'. Depending on their use, each switch can operate at different timings or at the same timing.
  • FIG. 8 illustrates a case in which four memory cells MC belonging to a second substrate correspond to one memory cell MC belonging to a first substrate as shown in FIG. 7A, and a switch is added to each of the memory cells of the second substrate. It is shown in a flat concept. As described above, when the switch is added between the memory cell and the data dump line, it may be added to both the first substrate and the second substrate, but may be added only at one place as shown in FIG. Thus, if the area of the memory cell of the first substrate is four times the area of the memory cell of the second substrate, the pitch in the column direction is preferably doubled.
  • each memory cell has a bit line BL and a data dump line separately. Although not described separately, all other embodiments described above may be provided with a bit line and a data dump line separately.
  • the bit line BL and the word line WL are not used for data dump between the first substrate and the second substrate, but mainly used when receiving or transferring data from the outside of the first substrate or the outside of the second substrate. In some cases, the bit line and the word line may exist only on either the first substrate or the second substrate.
  • the memory cell of the first substrate or the memory cell MC of the second substrate be a latch type circuit.
  • Each of the memory cells of the second substrate has switches connected to bit lines, which are driven by word line (WL) signals.
  • the data dump may be done from the first substrate to the second substrate, or vice versa.
  • a switch may be provided between the memory cells of the second substrate and the bit line.
  • the dump switches dump1 to dump4 and the bit line switches for dumping data are separately provided, an operation of writing to or reading from the outside of the second substrate is performed through the bit line switches. Since the data dump line and the bit line are separated from each other, external read and write operations are performed independently of the data dump line.
  • FIG. 10 is another embodiment of the present invention.
  • An array of memory cells MC, a sense amplifier, and a write driver are formed on the first substrate, and a circuit (IO circuit) for data input / output is formed on the second substrate.
  • circuits called core circuits such as memory cells, sense amplifiers, and write circuits, are connected to one substrate, and input / output circuits, such as peripheral circuits, are different. It can also be placed on a substrate.
  • three or more substrates may also be stacked.
  • the third substrate 230 overlaps the first substrate 210, and is electrically connected to the pad 217 of the first substrate 210 through the pad 235 of the third substrate.
  • the gate 231 and the diffusion region 232 of an active element such as a transistor are separately displayed.
  • the number of stacked semiconductor substrates is not limited, and as the plurality of substrates overlap, the number of semiconductor devices that can be concentrated in a narrow space increases.
  • the sense amplifiers disposed adjacent to the memory cells, the circuits related to column selection, and the circuits related to row selection are appropriately omitted for convenience of description.
  • any of the embodiments of the present invention when data is dumped from the memory cell of the first substrate to the memory cell of the second substrate, or when data is dumped in the opposite direction, local data extending along the word line direction of the memory cell array. There is no need to overcome the parasitic capacitance of the line and the so-called parasitic capacitance of the so-called global data lines connecting each array matrix. Therefore, as in the conventional example described above, assuming that the total capacitance of one data dump line is 0.4 pF (picofarad) and the equivalent parasitic capacitance is 10 ohms, the data dump line of the first substrate and the data of the second substrate are assumed. Even if the dump lines are electrically connected to each other, the time constant is only 8ps (picoseconds). This enables data to be delivered tens of times faster with less power consumption.

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Abstract

여러 개의 기판을 겹쳐서 반도체 메모리를 형성하고, 각 기판에 있는 메모리 셀들은 데이터 덤프라인에 의해 연결된다. 메모리 셀과 데이터 덤프라인 사이에는 스위치가 개입될 수 있다. 데이터 덤프라인에 의해 각 기판의 데이터가 덤프될 때에는 기생성분에 의한 속도 감소 및 전력 소비의 증가 문제가 최소화된다. 또한 하나의 기판에는 메모리 셀을 포함한 코어회로가, 나머지의 기판에는 주변회로부가 배치될 수도 있다

Description

스택 메모리
본 발명은 서로 다른 기판의 메모리 장치들이 서로 스택(stack)되어 전기적으로 연결되는 기술에 관한 것이다. 특히, 각 기판의 메모리 셀들이 데이터 덤프라인을 공유하고 있고, 각 데이터 덤프라인이 서로 전기적으로 연결되는 구조에 관한 것이다.
지난 수 십년 동안 반도체 기술의 급격한 발전에 따라 반도체 메모리 소자 또한 집적도가 크게 높아졌다. DRAM(Dynamic Random Access Memory)의 경우에는 하나의 실리콘 기판에 집적되는 소자의 수 또한 수십억개에 달하게 되었다. 증가한 소자의 수는 필연적으로 전력소비의 증가를 수반함과 동시에 기생효과로 인한 동작 속도의 저감 또한 수반한다. 그러나 반도체 기판 물질이나 반도체 패키지 물질의 특성상 이러한 전력증가추세를 도저히 수용할 수는 없으므로, 회로 설계자들은 외부에서 집적회로로 공급되는 전원전압을 낮추거나, 집적회로 내부에 외부 전원전압보다 낮은 내부전원전압을 따로 만들어서 대응하여 왔다. 낮은 내부전원전압은 회로로 하여금 낮은 전압스윙을 하게 하여 동적 전류 소비(dynamic current consumption)를 크게 줄이는데, 이는 긴 데이터 라인을 구동하는 회로의 경우 특히 유효하다. 배선의 동적 전류 소비(IL)는 수학식(1)에서처럼 배선에 가해지는 전압의 변화율(dV/dt)과 배선의 용량성 부하(CL)의 곱에 비례한다.
수학식 1
Figure PCTKR2014004207-appb-M000001
반도체 기억장치의 집적도가 증가하여도 금속이나 폴리실리콘으로 만들어지는 배선 길이의 증가에 따른 기생 성분, 예컨대 기생 저항이나 기생 용량성 부하(capacitive load)는 줄일 수가 없다. 특히 이런 문제점은 반도체 기억장치의 집적도가 증가갈수록 심화된다. 예를 들어 1Gb DRAM에서 4Gb DRAM으로 집적도가 올라가면 배선의 길이 또한 4배 증가하므로 이론적으로는 기생 성분 또한 4 배 증가한다. 물론, 반도체 제조 기술의 미세화 경향을 고려하면 기생성분이 이론적인 배수만큼 증가하지는 않는다. 그렇다 하더라도 선폭이 미세화되면 단위 길이당 기생 커패시턴스는 감소하는데 비해 단위 길이당 기생 저항은 오히려 증가하므로, R과 C의 곱인 시정수에 의존하는 신호의 총 응답시간은 집적도의 증가와 함께 늘어날 수밖에 없다.
이와 같이 동작속도의 저감 및 전력소비의 증가 현상은 특히 반도체 기억장치인 경우 심화되는데 최근에 등장한 복수개의 기판을 삼차원으로 스택하는 기술에서도 여실히 드러난다. 이하, 이러한 문제점을 보다 구체적으로 설명한다.
반도체 기억장치는 이전정보를 저장하는 메모리 셀들이 행(row)과 열(column)로 어레이(array) 되어 있는데, 이진 정보가 메모리 셀로 드나드는 경로는 집적도가 증가할 때마다 기생저항과 기생 커패시턴스가 급속히 증가한다.
도 1a는 다중기판이 본딩 와이어 본딩에 의해 서로 연결되어 패키징된 스택 구조의 종래기술을 나타낸다. 이를 예로 들어 문제점을 설명한다. 도 1a는 여러 개의 반도체 기판이 층을 이루고 있는 다층 패키지(100)에서 각 반도체 기판(101, 103, 105)이 본딩와이어의 본딩에 의해 서로 연결되어 있는 단면도를 도시한 것이다. 각각의 반도체 기판이 반도체 기억장치라면 도 2와 같은 형태의 블록을 가지게 된다.
도 2는 이진정보를 저장하는 메모리 셀들은 행과 열방향으로 어레이 되어 하나의 매트릭스(MAT_0 ~ MAT_31)를 이루고, 32개의 매트릭스가 다시 하나의 커다란 뱅크(111 ~ 114)를 이루는 것을 가정한 것이다. 물론 도2는 반도체 기억장치 내부에 각각의 매트릭스가 배열되어 있는 하나의 예일 뿐이다. 하나의 매트릭스를 좀 더 상세히 도시하면 도 3과 같은 회로 구조가 된다.
각 메모리 셀(MC)들은 행(row)과 열(column)방향으로 어레이되어 매트릭스를 이루고, 열 방향으로는 비트라인이 메모리 셀에 공통적으로 연결되어 이진 정보가 읽혀지거나 쓰여진다. 메모리 셀로 쓰여지는 이진 정보의 경로는 대개 반도체 기판의 외부로 연결된 핀(pin) 또는 패키지(package)를 통해 입출력회로(IO회로) - 글로벌 데이터 라인 - 로컬 데이터 라인 - 비트 라인 - 메모리 셀의 순서를 따른다. 읽기 경로는 이와 반대 순서이다.
읽기 및 쓰기 경로를 따라 존재하는 기생성분을 등가적으로 간략히 표시하면 도 4와 같다.
만약 도 3이 제1기판의 반도체 기억장치(101)이고, 비트 라인의 길이가 400㎛(마이크로미터)에 달하는 경우, 단위 ㎛당 커패시턴스가 1㎋(나노패럿)라 가정해보면, 비트 라인의 총 커패시턴스 CBIT는 0.4㎊(피코패럿)에 달한다. 대개 로컬 데이터 라인의 길이는 비트라인 길이의 열배 정도이므로 로컬 데이터 라인의 총 커패시턴스 CLOC는 4㎊, 글로벌 데이터 라인은 데이터 라인 길이의 5배라고 할 때, 글로벌 데이터 라인의 총 커패시턴스 CGLO는 20㎊이라는 큰 값을 가지게 된다. 이진 정보가 비트라인-로컬 데이터 라인-글로벌 데이터 라인의 경로를 거칠 경우, 각각 0.4㎊, 4㎊ 및 20㎊ 의 순서로 충전 또는 방전을 해야 하며, 이는 곧 데이터의 전파 지연시간의 증가를 의미한다. 전파 지연시간은 경로의 시정수에 비례한다. 계산의 편의를 위해 경로의 총 기생 저항 성분을 10오옴이라 가정하면 경로가 가지는 시정수는 244ps(피코초)라는 꽤 큰 값이 된다.
한편, 전력소비의 관점에서는 한 싸이클이 4㎱(나노초)일 때 데이터 라인의 전압 변화가 1.2V에 달한다면 수식 (1)에 의해 동적 전류 소비는 1.2㎃(밀리암페어)이다. 이때 데이터가 32비트로 구성되었다면, 쌍(pair)으로 이루어진 데이터 라인의 총 개수는 64개가 되고, 결국 한 싸이클 동안 32비트의 데이터 라인 쌍에서만 소비되는 총 동적 전류는 1.2㎃의 64배인 76.8㎃에 달하게 된다. 게다가 입출력회로(IO회로)를 거친 다음에는 와이어 본딩(wire bonding)이나 패키지의 리드 프레임에 의한 기생성분인 CPKG 또한 수 ㎊ 내지 수 십 ㎊에 달하므로 상기와 같은 두 가지 문제점을 더욱 악화시키게 된다.
도 1b와 같이 반도체 기억장치의 여러 기판을 관통 실리콘 비아(TSV, Through Silicon Via) 기술로 연결하여도 이와 같은 문제점이 없어지지는 않는다. 다만 와이어 본딩(wire bonding)이나 패키지의 리드 프레임에 의한 기생성분인 CPKG 에 의한 전파 지연시간의 증가분이나 전력소비의 증가분만큼 덜해지게 될 뿐이다.
따라서 삼차원으로 스택하여 제공되는 반도체 장치 또는 반도체 기억장치에 있어서는 전파 지연시간의 감소를 통해 동작속도를 증가시키고, 전력 소비 또한 감소시키는 것이 요구된다.
본 발명이 이루고자하는 기술적 과제는 최소한 하나 이상의 반도체 기억장치를 포함하는 여러 개의 반도체 기판이 스택되어 있는 경우에, 한 기판에 형성되어 있는 데이터 덤프라인이 다른 기판에 형성된 데이터 덤프 라인과 전기적으로 연결된 구조의 스택 메모리를 제공하는 데 있다.
본 발명의 일면에 따른 스택 메모리는, 제1기판에 제1타입의 메모리셀이 구비되고, 제2기판에 제2타입의 메모리 셀이 구비되고, 이들 메모리 셀은 데이터 덤프라인에 의해 서로 전기적으로 연결된다.
본 발명의 실시예들에 따라, 제1타입 또는 제2타입의 메모리 셀들은 데이터 덤프라인과의 사이에 스위치가 부가되어 있을 수 있다. 각 데이터 덤프라인은 전기적으로 연결되되 금속과 같은 도전성 물질들이 직접적으로 맞닿은 것이 될수 있고, 잘 알려진 DBI와 같은 기술을 사용하였을 수 있고, 전기적으로 연결되는 부위는 패드 영역을 통한 것일 수 있다. 패드 영역의 도전성 물질은 데이터 덤프라인을 이루는 도전성 물질이 이루는 선들보다 그 폭이 넓을 수 있다.
본 발명의 실시예들에 따라, 제1타입 또는 제2타입의 메모리 셀들은 휘발성이거나 비휘발성일 수 있다.
본 발명의 실시예들에 따라, 데이터 덤프라인과 패드 사이에는 선택적 연결을 위한 덤프 스위치가 부가될 수 있다.
본 발명의 다른 면에 따른 스택 메모리는 하나의 기판에는 메모리 셀, 감지증폭기 열 선택회로 등이 포함되는 코어회로가 배치되고 다른 기판에는 입출력을 담당하는 입출력회로가 배치되며, 각 기판 간에는 이들을 연결하는 데이터 덤프라인이 포함될 수 있다.
본 발명의 실시예들에 따라, 제1타입 또는 제2타입의 메모리 셀들은 데이터 덤프라인과의 사이에 스위치가 부가되어 있을 수 있다.
본 발명의 또 다른 면에 따른 스택 메모리는 제1기판과 제2기판에 각각 속하는 메모리 셀이 데이터 덤프라인에 의해 서로 데이터를 주고 받을 때, 이들 데이터 덤프라인은 기판의 외부와 데이터를 주고 받을 때 필요한 라인인 비트라인 또는 워드라인과는 별도로 존재하는 것일 수 있다.
본 발명에 의해 반도체 기판이 여러 개 겹쳐져 있는 경우 각 기판 간 데이터의 전달 속도가 빨라지고 전력소비 또한 저감된다. 각 기판 간 데이터 덤프라인이 일대일로 대응되거나, 복수개가 서로 대응되어도 데이터 덤프라인을 선택할 수 있는 스위치에 의해 효과적으로 데이터 덤프가 이루어지므로 캐쉬 메모리로 사용하기에 적합하다.
도 1a는 본딩 와이어를 통해 여러 기판을 연결하는 종래의 구성을 나타낸 것이다.
도 1b는 관통실리콘비아(TSV)를 통해 여러 기판을 연결하는 종래의 구성을 나타낸 것이다.
도 2는 반도체 메모리가 배치되는 모양을 나타내는 것이다.
도 3은 메모리 셀과 데이터 경로를 간략하게 도시한 것이다.
도 4는 데이터 경로를 따라 존재하는 기생성분을 간략히 표시한 것이다.
도 5a는 본 발명의 실시 예를 나타낸 것이다.
도 5b는 본 발명의 다른 실시 예를 나타낸 것이다.
도 5c는 본 발명의 또 다른 실시 예를 나타낸 것이다.
도 6은 본 발명의 실시 예 가운데 하나에 대한 단면도이다.
도 7a는 본 발명의 다른 실시 예이다.
도 7b는 도 7a로부터 파생된 본 발명의 다른 실시 예이다.
도 7c는 도 7a로부터 파생된 본 발명의 또 다른 실시 예이다.
도 8은 본 발명의 실시 예를 평면적으로 도시한 것이다.
도 9는 비트라인과 데이터 덤프라인을 별개로 갖춘 본 발명의 다른 실시 예이다.
도 10은 각각의 기판에 메모리 셀 부분과 주변회로부를 배치한 본 발명의 다른 실시 예이다.
도 11은 세 개 이상의 기판이 스택될 수 있음을 보여주는 본 발명의 또 다른 실시 예이다.
본 발명의 내용을 명세서 전반에 걸쳐 설명함에 있어서, 개개의 구성요소들 사이에서 '전기적으로 연결된다', '연결된다', '접속된다'의 용어의 의미는 직접적인 연결뿐만 아니라 속성을 일정 정도 이상 유지한 채로 중간 매개체를 통해 연결이 이루어지는 것도 모두 포함하는 것이다. 개개의 신호가 '전달된다', '도출된다'등의 용어 역시 직접적인 전달 뿐만 아니라 신호의 속성을 어느 정도 이상 유지한 채로 중간 매개체를 통한 간접적인 것까지도 모두 포함된다. 기타, 전압 또는 신호가 '가해진다, '인가된다', '입력된다' 등의 용어도, 명세서 전반에 걸쳐 모두 이와 같은 의미로 사용된다.
또한 각 구성요소에 대한 복수의 표현도 생략될 수 도 있다. 예컨대 복수 개의 스위치나 복수개의 신호선으로 이루어진 구성일지라도 '스위치들', '신호선들'과 같이 표현할 수도 있고, '스위치', '신호선'과 같이 단수로 표현할 수도 있다. 이는 스위치들이 서로 상보적으로 동작하는 경우도 있고, 때에 따라서는 단독으로 동작하는 경우도 있기 때문이며, 신호선 또한 동일한 속성을 가지는 여러 신호선들, 예컨대 어드레스 신호들이나 데이터 신호들과 같이 다발로 이루어진 경우도 있기 때문이며, 이를 굳이 단수와 복수로 구분할 필요가 없기 때문이기도 하다. 이런 점에서 이러한 기재는 타당하다. 따라서 이와 유사한 표현들 역시 명세서 전반에 걸쳐 모두 이와 같은 의미로 해석되어야 한다.
도 5a는 본 발명의 다양한 실시예들 가운데 하나를 나타내는 도면이다.
이를 참조하면, 반도체 제1 기판에 형성된 메모리 셀(MC)에 이진정보가 쓰여지거나 읽어내는 제 1데이터 덤프 라인이 도시되어 있다. 설명의 편의상 셀 어레이에 연결된 워드 라인은 도시하지 않았다. 메모리 셀(MC)은 SRAM(Static Random Access Memory)나 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리 소자이거나 플래쉬 메모리와 같은 비휘발성 메모리 소자일 수 있다.
제 1 기판의 메모리 셀들은 셀 단위로 제 2 기판의 메모리 셀들과 대응되어 전기적으로 연결되어 있다. 이러한 전기적 연결은 DBI(Direct Bond Interconnect)로 알려진 기술일 수 있고, 기타 다른 기술을 이용한 것일 수 있다. 이 실시예에서 메모리 셀(MC)은 단순히 블록으로만 표시하였으나 SRA과 같이 여러 개의 트랜지스터로 이루어진 것이거나, 낸드(NAND) 플래쉬와 같이 여러 개의 트랜지스터가 직렬연결된 형태를 취하는 것일 수도 있다. 그렇다 하더라도 데이터 덤프라인을 통한 연결구조가 달라 질 것은 없고, 이하 본 발명의 모든 실시예도 이와 같다.
제 1 기판의 데이터 덤프라인과 제 2 기판의 데이터 덤프라인을 이루는 도전성 물질의 선들은 그 폭이 극도로 짧을 수 있으므로 제 1 기판의 데이터 덤프라인과 제 2 기판의 데이터 덤프라인이 무리없이 연결되기 위해서는 연결 부위의 도전성 물질이 메모리 셀 어레이 내부의 데이터 덤프 라인의 도전성 물질 선들 보다 폭이 더 넓은 패드 영역이 각기 형성되어 서로 접합될 수 있다.
제 1 기판의 메모리 셀들과 제 2 기판의 메모리 셀들처럼 제 1기판의 데이터 덤프라인과 제 2 기판의 데이터 덤프라인 역시 서로 같은 피치(pitch) 간격을 가지고 있다.
제 1 기판의 메모리 셀(MC)에서 제 2 기판의 메모리 셀(MC)로 데이터가 덤프(dump)될 때 극복해야 할 기생 성분은 두 개의 데이터 덤프라인이 가지는 기생저항 및 기생 커패시턴스 뿐이다. 데이터가 데이터 덤프라인을 통해서 다른 기판의 메모리 셀로 전달되기에, 이러한 구조로 다층(multi-layer) 기판을 이루며 스택(stacked)된 반도체 메모리는 데이터의 전달 경로의 기생성분이 최소화되어 중앙처리장치(CPU)의 지시에 응답하여 빨리 동작해야 하는 캐쉬(cache) 시스템에 활용되기에 적합하다.
상기 실시 예는 도 5b와 같이 확장될 수 있다. 도 5a가 메모리 셀 단위로 서로 연결되는데 비하여 도 5b는 열(column)단위로 연결된다. 상세하게 설명하지는 않지만, 이 경우, 데이터 덤프라인을 서로 연결하는 패드가 메모리 셀 어레이 한 가운데 있을 필요는 없고 감지 증폭기나 열 선택을 위한 회로가 있는 부근에 배치될 수 있다. 후에 설명하겠지만 데이터 덤프라인이 서로 접합되는 영역은 메모리 셀 어레이를 피하도록 이른 바 코어(core)회로 부분에 설치되는 것이 보다 바람직하다.
도 5a 및 도 5b의 실시 예는 도 5c처럼 패드와 데이터 덤프라인 사이에 스위치를 부가하여 실시될 수 있다. 각 기판의 컬럼 스위치들(SW11~SW13, SW21~SW23)들은 제1기판과 제2기판 사이에 데이터의 전달이 이루어질 때, 어드레스 신호나 기타 선택 신호에 의해 적절히 선택될 수 있고, 어느 한 기판에만 존재하여도 무방하다. 컬럼 스위치들에 의해 각 기판의 데이터 덤프 라인을 개별적으로 선택할 수 있는 기능이 추가된다.
도 5a 내지 도 5c에는 도시하지 않았지만, 경우에 따라서는 각 데이터 덤프라인과 패드 사이에 존재하는 스위치가 부가로 존재할 수도 있다.
이하, 편의상 도 5a와 같이 메모리 셀 단위로 연결되는 구조를 'A-타입'으로, 도 5b와 같이 열(column)단위로 연결되는 구조를 'B-타입'으로, 도 5c와 같이 컬럼 스위치가 부가된 구조를 'C-타입'으로 구분하여 부르기로 한다.
도 6은 도 5a의 실시예를 나타내는 단면도이다. 제 1 기판(210)과 제 2 기판(220)에는 반도체 능동소자를 이루기 위한 게이트 영역(211, 221)과 불순물 확산 영역(212, 222)가 도시되어 있고, 각 반도체 소자들의 전기적 연결을 위한 제1금속층(213, 223)과 제2금속층(214, 224)이 그려져 있다. 불순물 영역(212, 222), 제1금속층(213, 223) 및 제2금속층(214, 224)은 잘 알려진 TSV방식으로 연결될 수 있다. 만약 반도체 능동소자가 휘발성 또는 비휘발성 기억장치일 경우는 메모리 셀을 나타내는 트랜지스터 가운데 최소한 일부의 트랜지스터가 될 수 있다. 제 1 기판과 제 2 기판은 개별적으로 만들어진 후에 서로 접합된다. 도 6에서는 제1기판의 패드(215)와 제2기판의 패드(225)를 통해 양 기판의 메모리 셀이 서로 연결되어 있다. 패드 연결에 사용되는 기술은 DBI 기술일 수 있고, 연결에 사용되는 도전성 물질은 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo) 등과 같이 반도체 제조에 쓰이는 금속물질들이 바람직하지만 꼭 여기에 국한될 필요는 없다. 예를 들어 전기 전도도가 충분히 확보된 폴리 실리콘 등과 같이 적당한 전기전도도를 가진 물질도 무방하다. DBI 연결일 경우에는 상온에서, 혹은 상온보다 높은 온도에서 이루어 질 수 있고, DBI연결이 아닌 경우에라도 반도체 제조공정에서 쓰이는 도전성 물질끼리의 연결기술이면 어느 것을 써도 상관은 없다. 패드 연결의 용이성을 위하여 각 데이터 덤프라인의 도전성 물질이 이루는 선들의 폭보다 넓은 것이 바람직하다.
도 7a에는 본 발명의 다른 실시예가 도시되어 있다. 도 7a는 전술하여 언급한 것처럼 'A-타입'에 해당한다. 도 7a에 도시된 실시 예처럼 메모리 셀의 크기나 메모리 셀의 종류에 따라 하나의 제 1 기판의 데이터 덤프라인에는 여러 개의 제 2 기판의 데이터 덤프라인이 연결될 수도 있다. 만약 하나의 제 1 기판의 데이터 덤프라인에 4개의 제 2 기판의 데이터 덤프라인이 연결된 경우라면, 제 1 기판의 데이터 덤프라인의 피치 간격은 제 2 기판의 데이터 덤프라인의 피치 간격과 서로 다를 수 있다. 반복되는 메모리 셀 어레이 속에 이 같이 서로 다른 피치를 가진 메모리 셀들이 무리없이 연결되려면, 한 기판의 메모리 셀 피치는 다른 기판의 메모리 셀 피치의 정수배가 되는 것이 바람직하다. 이는 도 8에서 보다 자세히 이해할 수 있다.
도 7a 는 도 7b처럼 열(column)단위로 확장되어 'B-타입'으로 실시될 수 있고, 제1기판이나 제2기판에 스위치(SW31, SW2, SW41~SW44, SW51~SW54)를 추가하여 'C-타입'으로 실시될 수 있다. 쓰임새에 따라 각각의 스위치는 서로 다른 타이밍에 동작할 수도 있고 같은 타이밍에 동작할 수도 있다.
도8은 도 7a와 같이 제1기판에 속하는 하나의 메모리 셀(MC)에 제2 기판에 속하는 네개의 메모리 셀(MC)이 서로 대응되고, 제2 기판의 메모리 셀 각각에는 스위치가 부가된 경우를 평면적인 개념으로 도시한 것이다. 전술하여 설명한 바와 같이 메모리 셀과 데이터 덤프라인 사이에 스위치를 부가할 때는 제1기판이나 제2기판 모두에 부가하여도 상관없지만, 도 8에 보는 것과 같이 어느 한 곳에만 부가하여도 무방하다. 이와 같이 제1기판의 메모리 셀의 면적이 제2기판의 메모리 셀 면적의 4배라면, 열방향의 피치는 2배가 되는 것이 바람직하다.
도 9를 참조하여 본 발명의 또 다른 실시예를 설명한다. 이 실시 예는 전술하여 설명한 다른 실시 예보다 발전된 형태를 취하고 있다. 유의하여야 할 점은 각 메모리 셀들은 비트 라인(BL)과 데이터 덤프라인을 따로 구비하고 있는 점이다. 따로 설명하지는 않았으나 전술하여 설명한 다른 모든 실시예에서도 비트 라인과 데이터 덤프라인을 따로 갖추고 있을 수 있음은 물론이다. 비트 라인(BL)과 워드 라인(WL)은 제1기판과 제2기판 사이의 데이터 덤프를 위한 것이 아니라 제1기판의 외부 또는 제2 기판의 외부로부터 데이터를 전달받거나 전달할 때 주로 쓰이는 것이다. 경우에 따라서는 제1기판이나 제2기판의 어느 한쪽에만 비트 라인 및 워드 라인이 존재할 수 있다.
제 1 기판의 메모리 셀로부터 제 2 기판의 메모리 셀로, 또는 그 반대로 데이터를 덤프할 때는 도 9와 같이 덤프용 스위치를 구비하는 것이 바람직하다. 데이터를 덤프하기 위해서는 제 1 기판의 메모리 셀 또는 제 2 기판의 메모리 셀(MC)이 래치(latch)형태의 회로가 되는 것이 보다 바람직할 수도 있다. 제 2 기판의 메모리 셀 각각은 비트 라인과 연결된 스위치를 구비하고, 이들 스위치는 워드 라인(WL) 신호에 의해 구동된다. 데이터 덤프는 제 1 기판으로부터 제 2 기판으로 행해질 수도 있고, 그 반대로 행해질 수도 있다.
제 2 기판의 메모리 셀들과 비트라인 사이에는 스위치가 구비될 수 있다. 데이타를 덤핑하기 위한 덤프 스위치(dump1 ~ dump4)와 비트 라인 스위치가 각각 별도로 구비된 경우에는 비트 라인 스위치를 통해 제 2 기판의 외부에서 쓰여지거나, 외부로 읽어내는 동작이 이루어진다. 데이터 덤프 라인과 비트 라인이 서로 구분되어 있으므로 외부와의 읽기 및 쓰기 동작은 데이터 덤프 라인과는 무관하게 이루어진다.
도10은 본 발명의 또 다른 실시예이다. 제 1 기판에는 메모리 셀(MC) 어레이와 감지 증폭기(Sense Amp) 및 쓰기회로(Write Driver)가 형성되어 있고, 제 2 기판에는 데이터 입출력을 위한 회로(IO회로)가 형성되어 있다. 전술하여 설명한 본 발명의 실시예들과는 달리, 메모리 셀과 감지 증폭기 및 쓰기회로 등의 이른바 코어회로(core circuit)라 부르는 회로들은 하나의 기판에, 주변회로(peripheral circuit)이라 부르는 입출력 회로 등은 다른 기판에 배치 할 수도 있다.
본 발명의 모든 실시예에서 도 11와 같이 3개 이상의 이상의 기판도 스택(stack)도 가능하다. 제1기판(210) 위에는 제3기판(230)이 겹쳐져 있고, 제3기판의 패드(235)를 통하여 제1기판(210)의 패드(217)와 서로 전기적으로 연결되어 있다. 제3기판에서도 트랜지스터와 같은 능동소자의 게이트(231)와 확산영역(232)이 별도로 표시되어 있다. 이와 같이, 이론적으로는 스택되는 반도체 기판의 개수가 제한되지는 않으며 복수 개의 기판이 겹쳐질수록 좁은 공간에 집약될 수 있는 반도체 소자의 수가 증가한다.
상기 본 발명의 모든 실시 예에서, 메모리 셀과 인접하여 배치된 감지증폭기, 열 선택과 관련된 회로 및 행 선택과 관련된 회로들은 설명의 편의를 위해 적절히 생략되었다.
상기 본 발명의 어느 실시 예에서라도 제 1 기판의 메모리 셀로부터 제 2 기판의 메모리 셀로 데이터를 덤프할 때나 그 반대의 방향으로 데이터를 덤프할 때, 메모리 셀 어레이의 워드라인 방향을 따라 신장하는 로컬 데이터 라인의 기생 커패시턴스와, 각 어레이 매트릭스를 연결하는 이른 바 글로벌 데이터 라인의 기생 커패시턴스가 없으므로 이들을 극복할 필요가 없다. 그러므로 전술하여 설명한 종래의 예처럼 만약 하나의 데이터 덤프라인의 총 커패시턴스가 0.4 pF(피코패럿)이고 등가적인 기생용량이 10오옴이라 가정할 때, 제 1 기판의 데이터 덤프라인과 제 2 기판의 데이터 덤프라인이 서로 전기적으로 연결되더라도 시정수는 8ps(피코초)에 불과하다. 그러므로 보다 적은 전력소비로도 수 십배 빠른 데이터의 전달이 가능해진다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (14)

  1. 제1기판에 행방향과 열방향으로 매트릭스 형태로 어레이(array)된 제1타입의 메모리 셀;
    상기 제1타입의 메모리 셀로 입출력되는 데이터가 전달되고, 상기 제1타입의 메모리 셀 가운데 최소한 하나의 메모리 셀에 공통적으로 연결된 제1 데이터 덤프라인;
    제2기판에 행방향과 열방향으로 매트릭스 형태로 어레이(array)된 제2타입의 메모리 셀; 및
    상기 제2타입의 메모리 셀로 입출력되는 데이터가 전달되고, 상기 제2타입의 메모리 셀 가운데 최소한 하나의 메모리 셀에 공통적으로 연결된 제2 데이터 덤프라인;을 구비하고
    상기 제1 데이터 덤프라인과 상기 제2 데이터 덤프라인이 전기적으로 연결된 것을 특징으로 하는 스택 메모리.
  2. 제1항에 있어서,
    상기 제1기판과 상기 제1타입의 메모리 셀 사이 또는 상기 제2기판과 상기 제2타입의 메모리 셀 사이에 형성된 스위치;를 더 포함하는 것을 특징으로 하는 스택 메모리.
  3. 제1항 또는 제2항에 있어서, 상기 전기적 연결은,
    상기 제1 데이터 덤프라인의 도전성 물질과 상기 제2 데이터 덤프라인의 도전성 물질의 직접적인 접촉에 의해 이루어지는 것을 특징으로 하는 스택 메모리.
  4. 제1항 또는 제2항에 있어서, 상기 전기적 연결은,
    상기 제1 데이터 덤프라인 또는 상기 제2 데이터 덤프라인을 이루는 상기 도전성 물질의 면적보다 더 넓은 면적의 도전성 패드에 의해 이루어지는 것을 특징으로 하는 스택 메모리.
  5. 제1항 또는 제2항에 있어서,
    상기 제1기판과 상기 제2기판이 복층구조로 겹쳐진 것을 특징으로 하는 스택 메모리.
  6. 제1항 또는 제2항에 있어서,
    상기 제1타입의 메모리 셀 또는 상기 제2타입의 메모리 셀 가운데 최소한 하나 이상의 메모리 셀은, 상기 제1 데이터 덤프라인 또는 상기 제2 데이터 덤프라인과의 사이에 스위칭 소자가 부가된 것을 특징으로 하는 스택 메모리.
  7. 제1항 또는 제2항에 있어서,
    상기 제1타입의 메모리 셀과 상기 제2타입의 메모리 셀은 크기가 서로 다른 것을 특징으로 하는 스택 메모리.
  8. 제1항 또는 제2항에 있어서,
    상기 제1타입의 메모리 셀 또는 상기 제2타입의 메모리 셀 가운데 어느 하나는 비휘발성 또는 휘발성인 것을 특징으로 하는 스택 메모리.
  9. 제1항 또는 제2항에 있어서,
    상기 제1기판에 위치하며, 상기 제1데이터 덤프라인과는 별도로 상기 제1타입의 메모리 셀을 열방향으로 연결하는 제1 비트라인;
    상기 제1기판에 위치하며, 상기 제1데이터 덤프라인과는 별도로 상기 제1타입의 메모리 셀을 행방향으로 연결하는 제1워드라인;
    상기 제2기판에 속하며, 상기 제2데이터 덤프라인과는 별도로 상기 제2타입의 메모리 셀을 열방향으로 연결하는 제2비트라인; 및
    상기 제2기판에 속하며, 상기 제2데이터 덤프라인과는 별도로 상기 제2타입의 메모리 셀을 행방향으로 연결하는 제2워드라인;을 구비하는 것을 특징으로 하는 스택 메모리.
  10. 행방향과 열방향으로 어레이(array)된 메모리 셀, 상기 메모리 셀에서 출력되는 데이터를 감지하는 감지증폭기 및 상기 메모리 셀로 입력되는 데이터를 구동하는 쓰기 구동기가 배치된 제1기판; 및
    상기 메모리 셀로 입출력되는 데이터를 전달하는 입출력회로;가 배치된 제2기판;을 구비하고,
    상기 제1기판과 상기 제2기판은 상기 제1기판에 형성된 제1 데이터 덤프라인과 상기 제2기판에 형성된 제2 데이터 덤프라인에 의해 전기적으로 연결된 것을 특징으로 하는 스택 메모리.
  11. 제10항에 있어서 상기 전기적 연결은,
    상기 제1 데이터 덤프라인의 도전성 물질과 상기 제2 데이터 덤프라인의 도전성 물질의 직접적인 접촉에 의해 이루어지는 것을 특징으로 하는 스택 메모리.
  12. 제10항에 있어서, 상기 전기적 연결은,
    상기 제1 데이터 덤프라인 또는 상기 제2 데이터 덤프라인을 이루는 도전성 물질의 면적보다 더 넓은 면적의 도전성 패드에 의해 이루어지는 것을 특징으로 하는 스택 메모리.
  13. 제10항에 있어서,
    상기 제1기판과 상기 제2기판이 복층구조로 겹쳐진 것을 특징으로 하는 스택 메모리.
  14. 제10항에 있어서,
    상기 메모리 셀 가운데 최소한 하나 이상의 메모리 셀은 상기 제1 데이터 덤프라인과의 사이에 스위칭 소자가 부가된 것을 특징으로 하는 스택 메모리.
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