KR100215267B1 - 데이타와 상태 메모리를 갖는 고 기억용량 dimm - Google Patents

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Abstract

디랙토리 이용 분산형 공유 메모리 멀티프로세서 컴퓨터 시스템에 이용되는 고 기억용량 이중 인라인 메모리 모듈(DIMM)은 데이타를 저장하기 위한 데이타 메모리 및 데이타의 적어도 일부에 대응한 상태 또는 디렉토리 정보를 저장하기 위한 상태 메모리를 포함한다.
DIMM은 데이타 및 상태정보가 독립적으로 액세스되도록 한다.
DIMM은 복수의 기억용량으로 구성될 수 있다.

Description

데이타와 상태 메모리를 갖는 고 기억용량 DIMM
제 1도는 본 발명에 따른 SDRAM DIMM을 나타낸 고 레벨 블록도,
제 2도는 본 발명에 따른 SDRAM DIMM의 정면과 후면을 나타낸 개략 블록도,
제 3도는 본 발명에 따른 2개의 뱅크와 그 뱅크를 위한 상태 디렉토리 메모리를 갖는 SDRAM DIMM쌍을 나타낸 논리도,
제 4도는 본 발명의 제 1실시예에 다른 36메가바이트 SDRAM DIMM를 나타낸 개략도,
제 5도는 본 발명의 제 2실시예에 따른 72메가바이트 SDRAM DIMM을 나타낸 개략도,
제 6a도는 본 발명에 따른 SDRAM DIMM의 정면 평면도,
제 6b도는 제 6B도의 SDRAM DIMM의 후면 평면도,
제 7a도는 본 발명에 따른 SDRAM DIMM 피기백 기판의 정면 평면도,
제 7b도는 제 7a도의 SDRAM DIMM 피기백 기판의 후면 평면도,
제 8도는 본 발명에 따른 데이타 판독 타이밍도,
제 9도는 본 발명에 따른 데이타 기록 타이밍도,
제 10도는 본 발명에 따른 판독 / 수정 / 기록 타이밍도,
제 11도는 본 발명에 따른 메모리 판독을 위한 상태 메모리 타이밍도,
제 12도는 본 발명에 따른 메모리 기록 또는 판독-수정-기록을 위한 상태 메모리 타이밍도,
제 13도는 본 발명에 따른 상태 메모리 전용 DIMM의 동작을 위한 상태 메모리 타이밍도,
제 14도는 DSM 멀티프로세서의 노드에서 DIMM 쌍과 상태 메모리 전용 DIMM의 편성 예시도,
제 15도는 모든에지 커넥터를 위한 바람직한 예시적 패드 할당을 예시하는 도.
[발명의 배경]
1) 발명의 분야
본 발명은 일반적으로는 컴퓨터 메모리 분야, 특히 동적 임의 접근 메모리 이중인라인 메모리 모듈에 관한 것이다.
2) 관련기술
동적 임의 접근 메모리(DRAM)단일 인라인 메모리 모듈(SIMMs) 및 이중 인라인 메모리 모듈(DIMMs)은 개인용 컴퓨터(PCs), 워크스테이션, 슈퍼컴퓨터 등과 같은 모든 크기의 컴퓨터 시스템에서 반도체 주 메모리의 구현에 바람직하다.
SIMMs와 DIMMs는 커넥터 소켓에 물리적이고 전기적으로 접속하기 위해 PCB의 반대측상에 다수의 신호 패드를 가진 에지 커넥터를 갖는 인쇄 회로기판(PCB)을 포함한다. DRAM 또는 동기식 DRAM 집적회로 칩은 PCB상에 장착되고, 여러가지 커넥터 신호패드에 전기적으로 접속된다. SIMM은 각 쌍이 단일 신호를 전달하도록 전기적으로 접속된 대향 신호패드를 갖는다.
DIMM에 있어서, 대향 패드는 각 패드가 개별신호를 전달할 수 있도록 접속되지 않는다. 그러나 SIMM과 DIMM용어는 메모리 기술에서 종종 같은 뜻으로 사용된다.
알려진 DRAM SIMM의 상세한 설명은 알렉산더등에 의해 공유된 미합중국 특허 제 5,272,644호에서 알 수 있다.
멀티프로세서 컴퓨터 시스템에서 주 메모리는 분산형 공유 메모리 혹은 중앙집중형(즉 비분산형) 메모리로 구현될 수 있다.
일반적으로 각 프로세서는 국부 캐시를 갖는다. 이와 같이, 프로세서는 캐시일관성(coherence)을 유지해야 한다. 캐시 일관성을 가진 대부분의 기존 멀티 프로세서는 일관성을 유지하기 위하여 스누핑(snooping)에 의지한다.
이것을 달성하기 위하여 모든 프로세서는 공통 버스에 접속된다. 프로세서는 버스를 스눕한다. 즉, 어느 프로세서가 어떤 데이타 항목을 캐시에 저장하는지에 대한 정보가 모든 캐시 사이에 분산된다.
이와 같이 정확한 스누핑 체계는 모든 캐시가 각각의 프로세서로부터의 각각의 모든 메모리 요구를 알아야 한다는 것을 요구한다.
이것은 궁극적으로 실제적으로 공통의 버스와 개별 프로세서 캐시가 포화되기 때문에 이런 시스템의 척도를 제한한다.
이런 포화는 오늘날의 고성능 RISC 프로세서를 사용하여 단지 몇개의 프로세서로 발생할 수 있다.
디렉토리 구조는 모든 프로세서 캐시에 각각의 메모리 요구를 방송하는 필요성을 제거함으로써 스누피 체계에 대한 척도 문제점을 피한다.
디렉토리는 각 메모리 블록의 사본을 보유하는 프로세서 캐시에 포인터를 유지한다.
단지 사본을 가진 캐시만이 메모리 블록에 대한 액세스에 의해 영향을 받을 수 있고 단지 그러한 캐시만이 액세스에 대해 통지될 필요가 있다.
이와 같이 프로세서 캐시와 상호 접속은 일관성 요구에 기인하여 포화가 되지 않을 것이다.
더우기 디렉토리 이용 일관성은 대부분의 스누핑 체계에 의해 사용되는 버스와 같은 어느 특별한 상호 접속망에 종속되지 않는다.
디렉토리 구조를 사용하는 DSM 멀티프로세서는 거의 개발되지 않았다.
그런 DSM시스템의 예는 레노스키, 다니엘등이 설명한 스탠포드 대학 대쉬 멀티프로세서(The Stanford Dash Multiprocesor, IEEE, pp. 63-79, 1992. 3), 차이켄, 데이비드 등이 설명한 매사추세츠 공과대학(MIT) 알레와이프 멀티프로세서(LimitLESS Directories : A Scalable Cache Coherence Scheme ACM. pp. 224-234, 1991) 그리고 브레워, 토니가 설명한 콘벡스 컴퓨터 코어퍼레이션 이그젬프러 멀티프로세서(A Highly Scalable System Utilizing up to 128 PA-RISC Processors, IEEE, pp. 133-140. 1995)를 포함한다.
스탠포드 대쉬 멀티프로세서에서, 주 메모리는 최대 기억 용량을 위해 하드 와이어로 되었다. MIT 멀티프로세서와 콘벡스 컴퓨터 코어퍼레이션 멀티프로세서에서, 디렉토리 정보는 주 메모리에 저장되었다. 이와 같이 데이타와 디렉토리 정보는 메모리 대역 폭을 제한하면서 순차적으로 액세스되어야 한다.
디렉토리 정보가 수용되고 데이타 메모리와 디렉토리 메모리의 용이한 메모리 확장이 동시에 지원되는 방식으로, DSM 멀티프로세서 컴퓨터 시스템에서 주 메모리를 구현하는 기술이 필요하다.
[발명의 요약]
본 발명은 회로기판과 회로기판에 장착된 제 1 및 제 2메모리를 포함하는 이중 인라인 메모리 모듈(DIMM)에 관한 것이다.
제 1메모리는 데이타를 저장하기 위하여 구성되고 또한 데이타 메모리라고 한다.
상태 메모리라고 하는 제 2메모리는 데이타 메모리에 저장된 적어도 데이타의 일부에 대응하는 상태 정보를 저장하기 위하여 구성된다.
예를 들어 상태 정보는 캐시 일관성 정보(즉 데이타 블록이 어디에 캐시되고, 최근의 데이타 사본이 어디에 존재하는 지에 대한 정보 및 캐쉬되고 존재하는 지의 여부에 대한 정보), 데이타 메모리의 데이타에 대한 액세스 권리에 대한 정보, 페이지 이주 정보 등을 포함한다.
본 발명의 DIMM은 상태 메모리에 있는 상태 정보가 데이타 메모리에 있는 데이타로부터 개별적으로 액세스 되도록 한다.
개별적이라는 것은, 상태 정보가 데이타 메모리에 저장된 데이타와 독립적 및 / 또는 병렬로 판독 / 기록될 수 있다는 것이다.
본 발명의 다수의 DIMM은 분산형 공유 메모리(DSM) 멀티프로세서에 주 메모리를 구현 하기 위해 사용될 수 있다. DIMM 구성은 메모리가 쉽게 업그레이드 되거나 재배치될 수 있는 메카니즘을 제공한다.
상태 정보가 데이타와 함께 DIMM에 저장되기 때문에 최적의 메모리 관리체계가 제공된다.
제 1실시예에서, 각 DIMM은 데이타 메모리에서 32메가바이트 데이타 기억용량과 4메가바이트 에러수정코드(ECC)를 제공한다.
이것을 달성하기 위해, DIMM은 깊이 2메가비트 × 폭 72비트(2M × 72)의 2개의 메모리 뱅크부(DIMM 회로기판의 측면당 한개)를 포함한다. 72비트중에서 64비트는 데이타 용이고 8비트는 ECC용이다. 상태 메모리는 1메가 비트 × 폭 16비트(1M × 16)의 상태 정보 용량을 포함한다. 본 실시예는 다수의 동기식 동적 임의 접근 메모리(SDRAM) 칩을 사용하여 구현될 수 있다.
본 실시예에서, DIMM의 회로 기판은 대략 높이 1.34 인치 × 길이 6.6인치이고 (일반적으로 DIMM 기판이 에지 커넥터를 거쳐서 다른 회로기판에 수직으로 장착되기 때문에, 폭 치수는 높이로서 나타낸다는 것에 유의하라), 회로기판의 하나의 세로 에지를 따라 길이 122패드 × 폭 2패드인 에지 커넥터를 포함한다.
데이타 메모리는 2메가비트 × 8비트(2M × 8) SDRAM 칩을 18개 사용하여 구현된다.
9개의 SDRAM 칩의 회로기판의 앞면상에 장착되어 있고 또 9개가 회로기판의 뒷면상에 장착되어 있다. 상태 메모리는 회로기판의 앞면상에 장착되어 있는 1개의 1메가비트 × 16비트(1M × 16) SDRAM 칩을 사용하여 구현된다.
에지 커넥터의 244패드는 각 메모리가 독립적으로 그리고 원한다면 병렬로 액세스되도록 데이타 메모리와 상태 메모리를 위하여 개별 데이타 및 주소 패드를 제공한다.
주소 및 제어버퍼는 회로기판의 각 측면에 제공된다. 각 주소 및 제어버퍼는 데이타 메모리의 반에 대하여 SDRAM 칩으로의 모든 주소 및 제어라인에 대한 버퍼링을 제공한다.
또한, 1개의 클록 구동기는 DIMM의 모든 SDRAM칩에 제공된다.
클록 구동기는 2가지의 중요한 기능을 제공한다. 첫째, 클록 구동기는 클록신호원을 과도하게 로드하지 않고 각 SDRAM칩을 구동하기 위하여 충분한 구동전류량을 제공한다.
두번째, 클록 구동기는 클록 구동기의 버퍼링 / 구동회로에 의해 유도된 스큐 또는 지연을 제거하기 위하여 위상동기루프 기능을 제공한다.
제 2실시예에서, 각 DIMM은 데이타 메모리의 합계 72메가바이트 데이타 기억을 위해 64메가바이트의 데이타 기억용량과 8메가바이트 ECC를 제공한다.
이것을 달성하기 위하여 DIMM은 깊이 4메가비트 × 폭 72비트(4M × 72)인 2개의 메모리 뱅크부를 포함한다.
상태 메모리는 2메가비트 × 폭 16비트(2M × 16)인 상태정보용량을 포함한다.
이 실시예에서, 데이타 메모리는 4메가비트 ×4비트(4M × 4) SDRAM칩 36개를 사용하여 구현된다. 이러한 구현은 제 1회기판에서 피기백방식으로 장착된 제 2회로 기판을 필요로 한다.
데이타 메모리의 18개의 SDRAM칩은 실질적으로 제 1실시예에서와 같이 제 1회로기판상에 장착되고, 반면에 다른 18개의 SDRAM칩은 마찬가지 방법으로 피기백 기판상에 장착된다.
상태 메모리는 2개의 2메가비트 ×8비트(2M × 8) SDRAM칩을 사용하여 구현된다.
이 칩중의 하나는 제 1회로기판의 각 측면상에 장착된다.
36메가바이트 실시예에서와 같이 27메가바이트 실시예에서의 제 1회로기판은 단일 클록 구동기와 2개의 주소 및 제어버퍼를 포함한다.
또한, 피기백 기판은 자체 1개의 클록 구동기와 한 쌍의 주소 및 제어버퍼를 포함한다.
본 발명은 DIMM 메모리 쌍에서 DIMM을 이용한다. 쌍의 제 1DIMM은 데이타를 기억하기 위한 제 1 및 제 2메모리 뱅크부를 갖는 제 1데이타 메모리, 그리고 제 1메모리 뱅크에 저장된 데이타에 대응하는 상태정보를 저장하기 위하여 구성된 제 1상태 메모리를 포함한다. 쌍의 제 2DIMM은 데이타를 기억하기 위한 제 3 및 제 4메모리부를 갖는 제 2데이타 메모리, 그리고 제 2메모리 뱅크에 저장된 데이타에 대응하는 상태 정보를 저장하기 위하여 구성된 제 2상태 메모리를 포함한다.
제 1메모리 뱅크는 제 1DIMM의 제 1메모리 뱅크부 그리고 제 2DIMM의 제 3메모리 뱅크부로 부터 형성된다.
제 2메모리 뱅크는 제 1DIMM의 제 2메모리 뱅크부, 그리고 제 2DIMM의 제 4메모리 뱅크부로부터 형성된다.
예를 들어, 제 1메모리 뱅크부가 제 1DIMM의 앞면을 나타내고, 제2메모리 뱅크부가 제 1DIMM의 뒷면을 나타내고, 제 3메모리 뱅크부가 제 2DIMM의 앞면을 나타내고, 그리고 제 4메모리 뱅크부가 제 2DIMM의 뒷면을 나타낸다면, 제 1메모리 뱅크는 제 1 및 제 2DIMM의 앞면으로서 표현되고, 반면에 제 2메모리 뱅크부는 제 1 및 제 2DIMM의 뒷면으로 표현된다.
이런 DIMM쌍 구성은 매우 폭넓은 데이타 워드 DIMM을 최적으로 제공하며, 그것은 DIMM의 에지 커넥터의 물리적 구성에서 다루기 어렵게 요건을 부과하지 않고 구현된다. 예를 들어, 각 DIMM은 바람직한 실시예에서 244패드 에지 커넥터를 포함한다. 이 커넥터를 사용하여, 각 DIMM은 72비트 폭 데이타 경로를 제공한다.
따라서, DIMM쌍은 144비트 폭 데이타 워드를 제공한다. 상기한 제 1실시예에서, 144비트 데이타 워드는, 64메가바이트 데이타 기억용량과 ECC용 8메가바이트를 갖는 DIMM쌍으로 제공된다. 상기한 제 2실시예에서 144비트 데이타 워드는 128메가바이트 데이타 기억용량과 ECC용 16메가바이트를 갖는 DIMM쌍으로 제공된다.
DSM 멀티프로세서에서 사용될때, 본 발명의 DIMM쌍은 주 메모리를 구현하는데 사용된다. DSM 멀티프로세서의 각 프로세서 노드는 주 메모리의 일부를 포함한다.
DIMM의 36메가바이트와 72메가바이트 실시예에서 있어서, 논의한 상태 메모리 구성은 제한된 노드수(예를들어, 16노드)를 갖는 시스템이 요구하는 상태 정보를 수용하기 위해 충분한 용량을 제공한다.
예를 들어, 상기한 각 상태 메모리는 16비트 폭 워드인 상태정보를 포함한다.
노드수가 16을 초과할때, 더 많은 프로세서와 캐시가 나타날 것이다.
추가의 상태 데이타 추가의 캐시를 유지하는데 필요하다.
따라서 더욱 많은 비트가 여분의 노드를 수용하기 위해 상태 메모리에서 필요하다.
추가의 상태 메모리는 상태 메모리 전용 DIMM에 의해 제공될 수 있다.
이런 DIMM은 32비트 추가상태 메모리를 추가한다. 결과상태 메모리는 48비트 폭 워드의 상태정보를 제공한다. 추가상태 메모리에 따라, DSM멀티프로세서는 종래의 비트 벡터를 사용하여 64노드까지 수용할 수 있고, 플렉서블 디렉토리 비트벡터를 사용하여 512노드까지 수용할 수 있다.
따라서, 16노드 이하를 갖는 DSM 멀티프로세서를 위하여, 본 발명의 DIMM은, 쌍으로 구성된 디렉토리 이용 메모리 구조가 단일 형태 DIMM을 사용하여 구현되거나 업그레이드 되는 것을 허용한다. 512노드 이하를 갖는 DSM 멀티프로세서를 위하여, 본 발명의 DIMM은 디렉토리 이용 메모리 구조가 본 발명의 DIMM 쌍과 상태 메모리를 확장하기 위한 상태 메모리 전용 DIMM을 사용하여 실행되거나 업그레이드 되게 한다.
이러한 방식으로, 본 발명의 DIMM은 중요한 이점을 제공한다.
첫째, 프로세서 수를 업그레이드 할때, 기존의 DIMM을 대체할 필요가 없다.
대신에, 기존의 DIMM에 추가의 DIMM 및 / 또는 상태 메모리 전용 DIMM이 단지 보충된다.
두번째, 상태 메모리 전용 DIMM에 DIMM쌍을 더할 필요없이 단지 1개의 DIMM쌍을 필요로 하는, 시스템 비용을 절감하는 작은 시스템만을 필요로 한다. 셋째, 동일한 단일 DIMM 기판과 또한 일부의 예에서는 상태 메모리 전용 DIMM 기판만이 주 디렉토리 / 상태 메모리를 구현하는데 사용되기 때문에, 여러 상이한 메모리 조립체를 제조, 구입, 배포할 필요가 없다.
실례를 위해, DIMM의 36메가바이트 실시예와 72메가바이트 실시예가 설명되어 왔다.
그러나, 본 발명의 DIMM은 다른 데이타 용량으로 제조될 수 있다는 것을 이해해야 한다.
예를 들어 64메가비트(즉 8 M × 8)SDRAM칩을 사용하여, 단일 기판 DIMM은 128메가바이트 데이타와 16메가바이트 ECC(18칩 × 칩당 8메가바이트) 기억용량 (데이타와 ECC포함)을 갖도록 제조될 수 있다. 이것은 256메가바이트 데이타 기억용량을 갖는 DIMM쌍을 생산한다.
만일 피기백 기판이 상기한 72메가바이트 DIMM 실시예에서와 같이 사용된다면, 64메가바이트 SDRAM칩은 256메가바이트 데이타와 32메가바이트 ECC DIMM 그리고 512메가바이트 데이타 64메가바이트 ECC DIMM쌍을 구현하는데 사용될 수 있다.
상기 바람직한 실시예에서 DIMM이 데이타 메모리를 위한 36 SDRAM을 수용하도록 하기 위해 피기백 기판이 사용된다.
본 기술의 당업자는 칩 적층기법이 36 SDRAM칩의 수용을 위해 사용될 수도 있다는 것을 알 것이다. 칩 적층기법이 사용된다면, 피기기판은 제거될 수 있다.
본 발명의 상기한 특징과 이점 및 다른 특징과 이점은 첨부한 도면에서 설명한 것과 같이, 본 발명의 몇가지 실시예중에서 다음과 같은 더욱 특정한 설명으로 부터 명백할 것이다.
도면에 있어서, 동일 부재번호는 동일 또는 기능적으로 유사한 구성요소를 가리킨다. 부가적으로, 부재번호의 최좌측 숫자는 이 부재번호가 먼저 나타난 도면을 식별한다.
[바람직한 실시예의 상세한 설명]
목차
I. 개관 …………10
II. DIMM의 구조 …………12
III. DIMM쌍에서 DIMM의 구현 …………14
IV. DIMM 상호접속에 대한 세부사항 …………16
V. DIMM 칩 레이아웃 …………18
VI. 패드 설명 …………19
VII. 타이밍 요건 …………23
VIII. 파형도 …………25
IX. 확장 상태 메모리 …………27
X. 결론 …………30
I. 개관
이제 본 발명의 바람직한 실시예가 도면을 참조하여 설명된다.
특정 단계, 구성 및 배열이 설명되는 반면에, 이것은 단지 본 발명의 예시를 위한 것임을 이해해야 한다. 당업자는 다른 단계, 구성 및 배열이 본 발명의 범위 및 정신으로부터 벗어남이 없이 이용될 수 있음을 이해할 것이다.
발명의 명칭이 System and Method For Network Exploration and Access in a Multi-Processor Environment이고, 1995년 5월 5일 출원되었으며 공유되고, 공동출원중인 미합중국 특허 제 08/435,456호에 설명된 것과 같은 분산형 공유메모리(DSM)에서, 주 컴퓨터 메모리는 프로세서 네트워크에 걸쳐 분산된다. 주 메모리의 각각 분산부분은 하나 이상의 국부 프로세서와 연관될 수 있다. 이러한 시스템에서, 메모리 관리는 매우 복잡하다. 상기한 출원발명에 설명된 DSM 다중 프로세서는 메모리 관리를 단순화하는 디렉토리 이용 캐시 일관성 체계를 구현한다.
디렉토리 이용 메모리 관리 시스템은 공유되고 특허출원중인, 발명의 명칭이 Directory-Based Coherence Protocol Allowing Efficient Dropping of Clean-Exclusive Data인 1995년 5월 5일 출원된 미합중국 특허출원번호 제 08/435,460호, 발명의 명칭이 System and Method For a Multiprocessor Partitioning to Support High Availability인 1995년 5월 5일 출원된 미합중국 특허출원번호 제08/435,462호, 발명의 명칭이 Page Migration In a Non-Uniform Memory Access(NUMA) System인 1995년 5월 5일 출원된 미합중국 특허출원번호 제08/435,464호, 발명의 명칭이 System and Method For Maintaining Coherency of Virtual-to-Physical Memory Translations in a Multiprocessor Computer인 1995년 5월5일 출원 미합중국 특허출원번호 제 08/435,459호, 발명의 명칭이 Cache Coherency Using Flexible Directory Bit Vectors인 1995년 5월 5일 출원된 미합중국 특허출원번호 제 08/435,463호와 같은 출원발명에 개시되어 있다.
본 발명은 상기한 특허출원에 설명된 바와 같이 DSM으로 주 메모리를 구현하기 위한 이중 인라인 메모리 모듈이다. 유익하게 본 발명은 DIMM에 데이타 메모리 및 상태메모리를 제공한다.
이것은 분산형 주 메모리의 확장, 테스팅, 대체 및 설치를 용이하게 한다.
II. DIMM의 구조
제 1도는 본 발명의 DIMM(102)의 상위레벨 기능블록도이다.
DIMM(102)은 인쇄회로기판(103), 데이타 메모리(104) 및 상태메모리(106)이다.
회로기판(103)은 에지커넥터(108)를 갖는 다층(예를 들면, 8층) 인쇄회로기판다.
에지커넥터(108)는 전형적으로 데이타 메모리(104) 및 상태 메모리(106)에 대한 모든 전기적 통신을 제공한다. 에지커넥터(108)는 커넥티커트, 노월크, 번디 코퍼레이션제의 소켓 부품번호 ELF244LFCE-4Z50와 같은 커넥터 소켓에 삽입을 위한 구성으로 된다.
각각의 커넥터(108)는 데이타 패드(110)를 통한 데이타 메모리(104)로의 액세스를 허용하는 복수개의 데이타 패드(118)와, 주소 및 제어패드(112)를 통하여 데이타 메모리(104)로의 주소 및 제어정보를 통신하는 복수개의 주소패드(120)와, 데이타 경로(114)를 통한 상태 메모리(106)로의 데이타 액세스를 허용하는 복수개의 데이타 패드(122)와, 주소와 제어경로(116)를 통하여 상태 메모리(106)로의 주소 및 제어정보를 통신하는 복수개의 주소패드(124)를 제공한다. 메모리로의 액세스는 데이타를 메모리로부터 판독하거나 메모리에 기록하는 것을 의미한다.
데이타 메모리(104)는 데이타를 저장하도록 구성된다. 데이타 메모리(104)에 저장된 데이타는 일반적으로 데이타 블록으로 분할된다. 상태 메모리(106)는 데이타 메모리(104)의 데이타 블록에 대응하는 상태 정보를 저장하도록 구성된다.
상태정보(디렉토리 정보로도 알려진)는 예를 들면, 캐시 일관성 정보(즉, 데이타 블록이 어디에 캐시되었는지 또는 캐시되었는지의 여부에 대한 정보, 및 데이타의 최근 복사본이 있는 위치에 대한 정보), 데이타 메모리의 데이타에 대한 액세스 권리에 대한 정보, 페이지이주정보 등과 같은 정보를 포함한다.
커넥터(108)는 상태 메모리(106) 및 데이타 메모리(104)에 대한 별개의 주소 및 데이타 패드를 제공하기 때문에, 데이타 및 대응상태정보는 별개로 액세스될 수 있다.
별개로라는 의미는, 데이타가 데이타 메모리로부터 / 로 판독 / 기록되는 것과 병렬로 및 / 또는 상태 정보가메모리로부터 독립적으로 판독 / 기록될 수 있는 것을 의미한다.
이것은 데이타 및 상태정보가 동시에 액세스되는 것을 허용한다.
제 2도는 DIMM(102)의 더욱 상세한 기능 블록도를 예시한다.
이 기능 블록도에서, 전면측(202)과 후면측(204)이 모두 예시한다. 커넥터(118)는 전면측(202)과 후면측(204) 사이에 있는 것으로 도시되었다.
이 도면은 전면 및 후면 커버가 볼 수 있는 것으로서, 바인딩이 중앙에 위치되도록 펼쳐진 책과 같은 것으로 DIMM을 봄으로써 양호하게 이해될 수있다.
도시된 바와 같이, 커넥터(118)는 회로기판의 전면측(202) 상의 제 1행의 커넥터 패드(206)와 회로기판(103)의 후면측(204) 상의 제 2행의 커넥터 패드(208)를 포함한다.
이 도면에서 도시된 바와 같이, 데이타 메모리(104) 는 전면측(202)상의 제 1뱅크부(210)와 후면측(204) 상의 제 2뱅크부(212)에 의해 구현된다.
전면측(202) 상에 장착된 상태 메모리(106)가 도시되었다.
주소 및 제어경로(112)는 주소 및 제어버퍼(214, 216)에 의해 버퍼된다.
주소 및 제어버퍼(214)는 버스(113)를 통하여 주소 및 제어신호(즉, 행주소 스트로브, 열주소 스트로브, 기록 인에이블 및 데이타 마스크)를 제 1뱅크부(210)의 좌측과 제 2뱅크부(212)의 좌측에 제공한다.
부가하여 주소 및 제어버퍼(214)는 라인(117)을 통하여 제 1뱅크부(210)의 좌측 및 우측에 칩선택신호 및 클록 인에이블 신호를 제공한다.
마찬가지로, 주소 및 제어버퍼(216)는 버스(115)를 통하여 주소 및 제어신호(즉, 행주소 스트로브, 열주소 스트로브, 기록 인에이블 및 데이타 마스크)를 제 1뱅크부(210)의 우측 및 제 2뱅크부(212)의 우측에 제공한다. 마찬가지로, 주소 및 제어 버퍼(216)는 라인(119)을 통하여 칩 선택 신호와 클록 인에이블 신호를 제 2뱅크부(212)의 좌측 및 우측에 제공한다. 칩 선택 신호는 제 1뱅크부(210)와 제 2뱅크부(212) 사이에서 선택하는데 사용된다.
버퍼(214, 216)는 회로기판(103) 상의 신호라인의 경로를 단순화하기 위해 메모리 뱅크부(210, 212)의 좌측 및 우측을 버퍼하도록 배열된다.
대안으로, 버퍼(214)는 뱅크부(210)만을 위해 신호를 버퍼하도록 구성될 수 있고, 버퍼(216)는 뱅크부(212)만을 위해 신호를 버퍼하도록 구성될 수 있다.
클록구동기(218)는 회로기판(103)의 전면측(202)에 장착된다.
클록구동기(218)는 클록신호 및 클록라인(220)으로부터 클록신호를 수신하며 제 1 및 제 2메모리 뱅크부(210, 212)를 형성하기 위해 사용되는 복수개의 메모리 칩 뿐만 아니라 상태 메모리(106)를 구동하기 위해 클록구동기(218)를 위한 충분한 구동전류를 제공한다.
클록구동기(218)는 또한 DIMM(102)상의 데이타 및 상태 메모리의 여러 메모리 칩에 분산되는 클록신호(222)로부터의 스큐를 제거하는 위상 동기루프기능을 포함한다.
일실시예에서, DIMM(102)의 후면측(204)은 SPROM(직렬 프로그램가능 판독전용메모리(Serial programmable read only memory))(224)를 포함한다.
SPROM(224)은 DIMM(102)을 위한 고유식별번호(예를 들면, 직렬번호)를 제공하기 위해 사용될 수 있다. 적절한 SPROM은 NIC(Number In a Can)으로도 알려진 부품번호 DS2502로써, 텍사스, 달라스, 달라스 세미컨덕터사의 제품이 있다.
III. DIMM쌍에서 DIMM의 구현
본 발명의 바람직한 실시예에서, DIMM(102)은 오직 쌍으로만 주 컴퓨터 메모리를 구현하는데 사용된다. 쌍 중에서 각각의 DIMM은 데이타 워드의 ½을 제공하며, 따라서, 쌍은 매우 큰 데이타 워드를 제공할 수 있다. 제 3도에 도시된 바와 같이, DIMM(102A)과 DIMM(102B)은 DIMM쌍(302)을 형성한다. 도시된 바와 같이, DIMM(102A)은 제 1메모리 뱅크부(210A)와 제 2메모리와 제 1 상대 메모리(106A)를 포함한다. 마찬가지로, DIMM(102B)는 제 1메모리 뱅크부(210B), 제 1메모리 뱅크부(212B) 및 제 2상태 메모리(106B)를 포함한다.
이러한 구현에서, 제 1메모리 뱅크부(210A)와 제 2메모리 뱅크부(210B)는 뱅크부(212A)는 뱅크(0)로 표기된 제 1메모리 뱅크를 형성한다.
뱅크(0)에 저장된 데이타에 대한 상태 정보는 상태 메모리(106A)에 유지된다.
제 2메모리 뱅크부(212A) 및 제 1메모리 뱅크부(210B)는 뱅크(1)로 표기된 제 2메모리 뱅크를 형성한다. 상태 메모리(106B)는 메모리 뱅크(1)에 저장된 데이타에 대응하는 상태 정보를 저장하도록 구성된다. 아래에서 상세히 논의되는 바와 같이, 뱅크 선택 신호는 데이타 액세스 동작에 대해 뱅크(0) 또는 뱅크(1)중의 하나를 선택하는데 사용된다. 메모리 뱅크(0)과 메모리 뱅크(1)는 공통주소 및 데이타 라인을 공유한다.
본 발명의 DIMM은 여러 상이한 데이타 저장 능력을 구비하여 구현될 수 있다.
제 1실시예에서, DIMM(102)은 36메가바이트 데이타 저장능력(32 메가바이트의 데이타와 4메가바이트의 ECC를 포함하여)과 2메가바이트 상태 정보 저장 능력을 갖는다.
이 실시예는 64메가바이트의 데이타 저장능력과 8메가바이트의 EEC 및 4메가바이트의 상태 정보 저장 능력을 갖는 DIMM쌍을 산출한다. 제 2실시예에서, DIMM은 72메가바이트의 데이타 저장능력(64 메가바이트의 데이타와 8메가바이트의 ECC를 포함하여)과 4메가바이트의 상태 정보 저장 능력을 갖는다. 이 실시예는 128 메가바이트의 데이타 저장능력과 16메가바이트의 ECC와 메가바이트의 상태 정보 저장 능력을 갖는 DIMM쌍을 산출한다.
IV. DIMM 상호접속에 대한 세부사항
제 4 도는 본 발명의 제 1 실시예에 따라 DIMM(102)을 구현하는데 이용된 구성 성분의 상호접속을 도시하는 블록도이다.
데이타 메모리(104)는 복수개의 동기식, 동적, 임의 접근메모리(SDRAM) 칩(DO-D17)을 사용하여 구현된다. SDRAM(D0-D8)은 제 1메모리 뱅크부(210)의 메모리 칩을 나타내고, SDRAM(D9-D17)은 제 2메모리 뱅크부(212)의 칩을 나타낸다. 이러한 32메가바이트 DIMM(102)구현에서, 각각의 SDRAM(D0-D17)은 2메가비트 × 8비트(2M × 8비트) SDRAM 칩이다.
따라서, 각각의 메모리 뱅크부(210, 212)는 깊이 2메가비트 × 폭 72비트이고, 깊이 4메가비트 × 폭 72비트(즉, 데이타를 위한 64비트와 ECC를 위한 8비트)인 데이타 메모리(104)에 대한 전체 데이타 저장능력을 산출한다. 상태메모리(106)는 단일의 1메가비트 × 16비트(1M × 16비트) SDRAM칩으로 구현된다.
각각의 DRAM 칩(D0-D17)은 8비트 데이타 워드를 제공한다. 각각의 SDRAM과 통신을 수용하기위해, 데이타 경로(110)는 8비트 데이타 경로(DQ)를 제공한다.
알 수 있는 바와 같이, 각각의 메모리 뱅크부(210, 212)로부터의 하나의 칩은 8비트 데이타 경로(DQ)에 접속된다. 예를 들면 SDRAM(D0) 및 (D9)은 모두 DQ[7 : 0]에 접속된다. 데이타 경로상에서 어떤 칩이 실제로 액티브 인지는 외부 칩 또는 뱅크 선택신호(아래에 논의되는)에 의해 결정된다.
주소 및 제어버퍼(214, 216)는 A[19 : 0]로 표시된 20비트의 주소 및 제어신호의 20비트를 수신하여 주소 및 제어신호를 버퍼하며, 주소 및 제어신호를 다음과 같이 SDRAM(D0-D17)에 제공한다.
주소 및 제어버퍼(214)는 주소 및 제어신호(즉, 행주소 스트로브, 열주소 스트로브, 기록 인에이블 및 데이타 마스크)를 버스(113)를 통하여 뱅크부(210, 213)의 좌측(즉, SDRAM(D0-D3 및 D9-D12))에 제공한다.
부가하여, 주소 및 제어버퍼(214)는 라인(117)을 통하여 제 1뱅크부(210)(즉, SDRAM(D0-D8))의 좌측 및 우측 모두에 클록 인에이블 신호(CKEO)와 뱅크선택신호(CSO_)를 제공한다.
주소 및 제어버퍼(216)는 버스(115)를 통하여 뱅크부(210, 212)의 우측(즉, SDRAM(D4-D8 및 D13-D17))에 주소 및 제어신호(즉, 행주소 스트로브, 열주소 스트로브, 기록 인에이블 및 데이타 마스크)를 제공한다. 또한, 주소 및 제어버퍼(216)는 라인(119)을 통하여 제 2뱅크부(212)(즉, SDRAM(D9-D17))의 좌측 및 우측 모두에 클록 인에이블 신호(CKE1)및 뱅크선택 신호(CS1_)를 제공한다.
주소 및 제어신호 A[19 : 0]는 표 1에 추가로 설명되어 있다.
클록 구동기 회로(218)는 SDRAM(D0-D17)의 각각과 상태 메모리(106)의 SDRAM에 클록신호(222)를 제공한다. 클록 구동기 회로(218)는 클록제어신호(C[5 : 0])에 의거하여 클록신호(222)를 발생시킨다. 클록제어신호(C[5 : 0])는 아래에 추가로 설명된다. 상태 메모리(106)의 주소 및 제어경로(116)와 데이타 경로(114)는 각각 라인(DIR_DQ[15 : 0] 및 B[17 : 0])으로 도시되어 있다. 이들 신호 또한 아래에서 더욱 상세히 설명된다.
72메가바이트인 DIMM(102)의 실시예가 제 5도에 설명되어 있다.
본 실시예에서, 16개의 2메가비트 × 8비트 (2M × 8)SDRAM을 사용하기 보다는, DIMM은 36개의 4메가비트 × 4비트(4M × 4)SDRAM을 사용하여 구현된다. 추가의 칩을 수용하기 위해, 제 2회로기판(500)이 사용된다. 18개의 4M × 4SDRAM(D0-D17)이 제 1회로기판(103)에 장착된다. 또 다른 18개의 4M × 4SDRAM(D18-D35)이 제 2회로기판(500)상에 장착된다. 회로기판(500)은 피기백 방식으로 회로기판(103)상에 장착된다. 회로기판(103)만이 에지 커넥터(108)(제 5도에 도시되지 않음)를 포함한다. 회로기판(500)의 SDRAM칩에 대한 모든 전기적 접속은 회로기판(103)의 에지 커넥터를 통하여 발생한다. 신호는 복수개의 상호 접속핀을 사용하여 두 기판에 의해 공유된다. 각각의 핀의 각각의 단부는 회로 기판 사이에 전기적 접속을 제공하기 위해 플레이트된 관통 구멍에 위치된다.
이들 핀은 물리적으로 제 2기판을 제 1기판에 부착시킨다. 회로기판(플레이트된 관통구멍을 사용하지 않는)에 장착된 피기 백의 예가 샤퍼등에 의한 미합중국 특허 제 5,200,917호에 제공된다.
이 실시예에서, 제 1메모리 뱅크부(210)는 회로기판(103, 500)의 각각의 전면측으로부터 형성된다. 예를 들면, SDRAM칩(D0-D8, D27-D35)은 제 1메모리 뱅크부(210)를 구현하는데 사용될 수 있다. 마찬가지로, 회로기판(103, 500)의 각각의 후면측은 제 2메모리 뱅크부(212)를 구현하기 위해 사용될 수 있다. 이것은, 예를 들면 SDRAM칩(D9-D17 및 D18-D26)을 포함할 수 있다. 각각의 회로기판(103 및 500) 상의 칩은 클록 구동기(218A, 218)와 주소 및 제어버퍼(214A, 214B, 216A, 216B)를 통한 온-보드 클로킹 및 버퍼링을 포함한다.
그러나, 이 실시예에서 각각의 SDRAM칩은 8비트 데이타 경로보다는 4비트 데이타 경로에 접속된다. 따라서, 각각의 회로기판의 대응 SDRAM칩은 36메가바이트 DIMM의 단일 칩에 의해 제공된 8비트를 형성하는데 사용된다. 제 4도의 36메가바이트 DIMM에서와 같이, 모든 SDRAM칩(D0-D35)은 동시에 주소지정된다. 뱅크선택신호(신호 A[19 : 0]중의 하나)는 메모리 뱅크부(210)와 메모리 뱅크부(212) 사이에서 선택하기 위해 사용된다.
V. DIMM칩 레이아웃
32 메가바이트 DIMM 실시예의 바람직한 구현이 제 6a 도 및 제 6b 도에 도시된다. 제 6A도는 DIMM(102)의 전면측(202)을 도시한다. 제 6B도는 DIMM(102)의 후면측(204)을 도시한다. 본 바람직한 구현에서, 회로기판(103)은 약 높이 1.3인치 × 길이 6.6인치이며 회로기판의 일 세로방향 에지를 따라 길이 122패드 × 폭 2패드인 에지 커넥터를 포함한다. SDRAM(D0-D8), SDRAM(DIRO) (상태메모리(106)에 대한), 데이타 및 제어버퍼(214A)와 클록 구동기(218A)가 회로기판(103)의 전면측(202) 상에 장착된다. SDRAM(D9-D17)과 데이타 및 제어버퍼(216A)는 회로기판(103)의 후면측(204)상에 장착된다.
제 6a 도 및 제 6b 도는 다음의 차이점을 갖는 본 발명의 72메가바이트의 실시예 뿐만 아니라 32메가바이트 실시예를 나타낸다. 제 1차이점은, 72메가바이트 실시예에서, SDRAM(D0-D17)은 2M × 8비트 디바이스 대신에 4M × 4비트 디바이스이다.
제 2차이점은, 디렉토리 메모리 칩(DIRO으로 나타낸)은 1M × 16비트 디바이스 대신에 2M × 8비트이다. 제 3차이점은, 72 메가바이트 실시예에서, 제 2M × 8비트 SDRAM 칩(제 6B도에서 DIR1으로 점선으로 표기된)이 상태 메모리(106)를 구현하기 위해 DIRO과 gka께 사용된다.
72메가바이트 DIMM 실시예인 피기백된 제 2회로기판(500)의 바람직한 실시예가 제 7a도 및 제 7b도에 도시된다.
제 7a도는 제 2회로기판(500)의 전면측(702)을 도시한다. 제 7b도는 제 2회로기판(500)의 후면측(704)을 도시한다. 본 바람직한 실시예에서, 회로기판(500)은 약 높이 1.16인치 × 길이 6.6인치이고, 회로기판(103)과 함께 전기적 접속을 제공하는 상호 접속 핀(도시되지 않음)을 포함한다.
SDRAM(D18-D26), 데이타 및 제어버퍼(216B)와 클록 구동기(218B)가 회로기판(500)의 전면측(702)에 장착된다. SDRAM(D27-D35)과 데이타 및 제어버퍼(216B)가 회로기판(500)의 후면측(704)상에 장착된다.
VI. 패드 설명
표 1은 본 발명의 바람직한 실시예에 따른 에지 커넥터의 패드에 대한 패드 이름 및 기능을 기재한다. 좌측 열은 약칭된 패드 이름을 기재하고 우측 열은 표의 연관행에 기재된 패드의 기능을 기재한다.
제 1패드 설명은 주소 패드에 대해서이고 A[ 11 : 0]로 약칭된다. 행 주소지정 동안에 11개의 최하위 비트가 사용된다.
열 주소지정동안에 9개의 최하위 비트가 35MB DIMM 실시예에 사용되고, 10개의 최하위 비트가 72MB DIMM 실시예에 사용된다.
최상위 비트(A11)는 내부 SDRAM 뱅크 사이를 선택하는데 사용된다(이들 내부뱅크는 상술된 SDRAM DIMM(102)의 뱅크 0 및 뱅크 1이 아닌 뱅크이다. 따라서, 뱅크 0 및 1은 이후에 이들을 내부 SDRAM 뱅크선택 신호(A11)와 구별하기 위해서 외부 뱅크 칩 선택신호(CS1 및 CS0)를 거쳐 선택되는 외부뱅크로서 참조될 것이다.
이 이름지정 규칙은 상태정보를 기억시키는데 사용되는 것뿐만 아니라 데이타에 대해 사용되는 SDRAM에 적용한다).
데이타는 72데이타 입력/출력(I/O) 경로(약칭된 DQ[71 : 0])를 거쳐 SDRAM DIMM의 데이타 메모리로 입력되고 그로부터 출력된다. SDRAM DIMM이 쌍에 사용되기 때문에, 단일 DIMM상의 데이타 메모리의 단일 액세스는 72비트를 제공하며, 쌍 DIMM의 72비트와 연결될때에 128비트의 데이타와 16비트의 ECC를 포함한 144비트 데이타워드를 산출한다.
SDRAM DIMM의 데이타 메모리에 대해 8개의 나머지 경로가 있다. 2개의 외부 뱅크 칩 선택패드(약칭된 CS1_ 및 CS0_), 행주소 스트로브 명령패드(약칭된 RE_), 열주소 스트로브 명령패드(약칭된 CE_), 및 기입 인에이블 명령패드(약칭된 WE_)는 관련기술의 당업자에게 명백한 바와 같이, SDRAM칩을 선택, 주소지정 및 기입 인에이블하는데 사용되는 표준신호이다. 마찬가지로, 2개의 패드는 각각 SDRAM의 2개의 뱅크에 대한 메모리클록 인에이블을 위해 제공되고 CKE1 및 CKE0으로 약칭된다. 또한 단일 입력 / 출력 마스크 경로가 제공되고 DQM으로 약칭된다.
DQM 막스크 패드의 기능은 파형도와 관련하여 하기에 설명될 것이다.
이제 SDRAM DIMM의 상태메모리에 대한 패드가 설명될 것이다.
디렉토리 주소패드의 수집은 DIR_A[11 : 0]로 약칭된다.
상태메모리에 대한 행 주조지정은 디렉토리 주소비트 A[10 : 0]를 사용하고 열 주소지정은 32MB DIMM에 대한 디렉토리 주소비트 A [7 : 0] 및 72MB DIMM에 대한 디렉토리 주소피드 A[8 : 0]를 사용한다.
12개의 디레고ㅌ리 주소패드(A11)는 내부 SDRAM 뱅크선택에 대해 사용된다.
16피드의 상태정보는 디렉토리 데이타 I / O패드(약칭된 DIR_DQ[15 : 0])에 의해 제공된다.
표 1에 기재된 다음 5개의 패드는 SDRAM DIMM의 데이타 메모리 섹션에 대한 아날로그 패드와 연관하여 상술된 바와 같은 유사한 기능성을 갖는다. 디렉토리 칩 선택 패드는 DIR_CS_로 약칭된다. 디렉토리 행주소 스트로브 명령패드는 DIR_RE_로 약칭된다. 디렉토리 열주소 스트로브 명령패드는 DIR_CE_로 약칭된다.
디렉토리 기입 인에이블 명령패드는 DIR_WE_로 약칭된다.
디렉토리 입력 / 출력 마스크 패드는 DIR_DQM으로 약칭된다. 추가 디렉토리 클록인에이블 패드(약칭된 DIR_CKE)는 상태메모리 클록을 인에이블하는데 제공된다.
본 발명의 바람직한 실시예에 따라서, 모토롤라 인코퍼레이티드(아리조나, 피닉스) MPC 931 PLL칩은 클록 구동회로로서 사용된다.
이 특정 집적회로가 각각 저전압 트랜지스터-트랜지스터 논리회로(LVTTL) 또는 저전압 포지티브 이미터 결합논리회로(LVPECL)를 지지하기 때문에, 본 발명의 SDRAM DIMM은 클록 구동기회로에 대한 어느 하나의 논리레벨타입을 용이하게 하기위해 패드를 포함할 수 있다. 따라서, 차동 LVPECL 클록패드(약칭된 PCLK 및 PCLK_)가 제공된다.
부가적으로, 또한 LVTTL 클록패드(약칭된 TCLK)가 제공된다. 2개의 가능한 전원 패드입력 사이를 선택하기 위해, 선택패드(약칭된 TCLK_SEL)가 제공된다.
TLCK_SEL패드에 인가된 논리 전압값은 클록 구동기회로가 사용할 전압패드를 선택할 것이다. 예컨대, TCLK_SEL패드가 논리하이일때에 TCLK가 선택될 수 있고, TCLK_SEL 패드가 로우 논리레벨일때에 PCLK 패드는 클록 구동기회로에 전력공급하는데 사용할 수 있다.
다른 패드는 클록 구동기회로의 위상동기루프를 인에이블하며, PLL_EN로 약칭된다.
상기 제조업자의 칩에 대한 리세트 및 3상태 클록 구동기회로 출력은 다른 패드(약칭된 PLL_CLR)를 거쳐 선택될 수 있다. 기능적으로 유사한 PLL(위상동기루프)칩을 사용하는 다른 적합한 패드 배열은 관련 기술의 당업자에게 명백할 것이다.
전원전압(예컨대, 3.3V.D.C.) 및 접지는 각각 패드 (약칭된 V3 및 GND) 를 거쳐 공급된다.
구현된다면, 단일 추가패드는 SERIAL_DAT로 명명된 직렬 프로그램가능 판독전용 메모리(PROM)의 내용을 판독하는데 사용된다.
제 15도는 전체 244커넥터 패드 에지커넥터(108)에 대한 바람직한 실례적인 패드 할당을 예시한다. 이 도면은 단일 페이지상에 모든 244패드 할당을 나타내기 위해서 6열로 분할된다 14패드는 할당되지 않는다. 각각의 열은 표 1에 기재된 패드 이름에 대응한 패드 설명의 약칭에 의해 수반되는 패드번호 할당을 나타낸다. 패드 할당은 단일 큐 및 로딩을 최소화하기 위해 PCB(103)상의 트레이스 길이를 고려하게된다.
VII. 타이밍 요건
표 2는 NEC코퍼레이션(일본국) 부품번호 uPD4516421GS-A12-TJF (4Mx4), uPD4516421GS-A12-TJE(2Mx8) 또는 uPD45161GS-A12-TJF (1Mx16)를 사용하는 실례적인 SDRAM DIMM쌍에 대한 대표적인 타이밍 요건을 나타낸다.
표 2에 기재된 타이밍 요건은 0 내지 70℃의 공칭 온도 및 3.3 내지 3.6V D.C.의 전원 전압동안에 모든 클록참조가 PCLK에 따른 것이다.
표 2의 타이밍 요건은 대략 1.5ns의 스큐 클록 지터를 포함한다.
표 2에 나타낸 타이밍 파라미터는 통상 에지커넥터에서측정된 시간주기를 나타내며, 커넥터 자체가 신호상에서 가질 임의의 작은 영향을 무시한다.
이들 시간은 SDRAM 자체의 위치에서 측정된다면 다르게 된다.
행주소 및 열주소는 SDRAM DIMM이 접속되는 메모리 시스템에 의해 설정되고 DIMM에 사용되는 특정 SDRAM디바이스에 의해 요구된 바와 같이 설정된다.
VIII. 파형도
SDRAM DIMM에 대한 판독 및 기록정보의 타이밍도가 제 8도 내지 제 13도에 도시되어 있다. 제 8도는 본 발명에 따른 대표적인 데이타판독타이밍도를 나타낸다.
제 9도는 본 발명에 따른 대표적인 데이타기록타이밍도를 나타낸다.
제 10도는 본 발명에 따른 대표적인 판독 수정 기록(read modify write) (RMW) 타이밍도를 나타낸다. 수직바(bar)는 클록에지를 나타내며, 클록에지에서 제어신호 및 주소 신호가 SDRAM부분에 의해 샘플링된다.
이제 제 8도로 돌아가면, 총 6타이밍 트레이스가 예시되어 있으며, 칩선택(CS_; 802); 행주소 스트로브(RE_; 804); 열주소 스트로브(CE_; 806); 기록 인에이블(WE_; 808); 주소(A) 입력(810); 및 데치타(DQ)입력 / 출력(812)을 포함한다.
SDRAM DIMM 데이타 출력(812)은 행주소 및열주소의 응용 및 RE_, CE_ 및 WE_ 제어 신호에 근거한 출력의 타이밍을 나타낸다.
데이타 메모리는 DIMM쌍으로부터 데이타 블록을 액세스하기 위해 단일 행 액세스가 4개의 열주소(C0, C2, C4 및 C6)를 수반할 수 있도록 배열된다.
데이타블록(패리티 / ECC데이타를 포함하지 않음)은 8워드 × 16바이트 또는 총 128바이트(상이 병렬로 액세스되기 때문에, DIMM당 64비트 또는 위치 액세스당 총 128비트임)이다.
RA당 4연속 위치 액세스에, 대해, 총 8데이타워드(D0-D7) × 16바이트가 출력된다.
마찬가지로, SDRAM DIMM쌍은 제 9도에 트레이스(902)에 의해 예시된 바와 같이 블록기록으로 기록된다. 표 3은 제 8도 내지 제 10도의 다양한 타이밍 파라미터에 대한 대표적인 사이클 지연시간을 나타낸다.
이들 파라미터 대기시간은 ns 단위로 기재되고 공칭값이다.
제 10도에 도시된 바와 같이, 수정 기록은 또한 데이타상에서 수행될 수 있다. 위치는 단일 RE_ 및 CE_ (각각 트레이스(1002) 및 트레이스(1004)에 의해 액세스되고 데이타는 제 1 D0 / D1쌍(1006)에서 판독된다.
데이타가 수정된 이후에 CE_ 및 WE_ (트레이스(1010)) 신호를 가정함으로써 DIMM쌍에 대한 제 2 D0 / D1 쌍(1008)에 의해 도시된 바와 같이 재기록된다.
상술된 바와 같이, 상태메모리는 데이타 메모리와 병렬로 액세스된다.
상태메모리는 각각의 디렉토리 엔트리의 폭이 32비트이기 때문에, 2개의 판독 및 2개의 기록으로 구성되고, 바람직한 실시예의 각각의 상태메모리는 단지 깊이 16비트인 SDRAM을 구현한다. 또한, 페이지 이주 증분은 요구를 가진 노드 및 홈노드에 대해 액세스되고 있는 블록에 대응한 위치를 판독하기를 요구하고, 요구를 가진 노드에 대한 카운트를 증분시키기 위해 기록을 요구한다. 페이지 이주 카운트는 메모리의 특정 페이지의 노드액세스의 횟수의 기록을 남긴다.
따라서, 카운트는 페이지가 액세스되는 매시간마다 증분되어야 한다.
소정페이지를 액세스하는 일부 노드에 대한 카운트가 소정 한계치를 초과하거나, 홈노드에 대한 카운트를 감한 요구자에 대한 카운트가 다른 한계치를 초과한다면, 페이지는 그 노드와 연관된 메모리로 이주된다.
페이지 이주의 보다 상세한 설명은 상기된 공동 출원(Attorney Docket No. 1452.0690000)에서 알 수 있다. 따라서, 데이타 메모리의 8사이클 판독 또는 기록동안, 대응 상태메모리는 총 4회 판독되고 총 3회 기록되므로, 데이타 및 상태정보에 대한 액세스는 밸런스된다. 제 11, 12 및 13도는 각각 판독, 기록 및 수정을 포함한 데이타 마스킹을 수반한 3개의 개별 파형도를 도시한다.
제 11도에서, 하기의 신호, 즉 칩선택(DIR_CS_), 행주소 스트로브(DIR_RE_), 열주소 스트로브(DIR_CE_), 기록 인에이블(DIR_WE_), 입력 / 출력 데이타 마스크(DIR_DQM), 주입 A입력 및 데이타(DIR_DQ) 입력 / 출력이 도시된다.
판독에 대한 디렉토리사이클은 제 1반(half) 디렉토리워드(D0), 요구노드에 대한 페이지 이주카운트(S), 제 2반디렉토리워드(D1), 홈노드의 페이지 이주 카운트(H)를 판독함으로써 개시하고, 그후 DIR_DQ 상의 데드사이클 이후에, 새로운 페이지 이주 카운트(S) 및 새로운 디렉토리 정보(D0 및 D1)가 상태 메모리에 기록된다.
가장 빠른 메모리 응답시간에 따른 메모리 제어기의 요건에 기인하여 기재된 순서대로 판독된다.
제 12도는 제 11도에 도시된 파형의 약간의 치환이다.
S 및 D0의 순서는 제 11도와 반대로 이 도면에서 교환된다.
제 13도는 상태전용액세스이고 메모리 액세스를 요구하지 않는 상태수정동작에 대한 상태 액세스를 도시한다.
이들 수정동작의 오버헤드를 최소화하기 위해 디렉토리정보만이 액세스된다.
XI. 확장 상태메모리
DSM 멀티프로세서에 사용될 경우에, 본 발명의 DIMM 쌍은 주 메모리를 구현하는데 사용된다. DSM 멀티프로세서의 각각의 프로세서 노드는 주 메모리의 일부를 포함한다. DIMM의 36메가비트 및 72메가비트 실시예에서, 논의된 상태메모리 구성은 16노드를 가진 시스템에 요구되는 상태정보를 수용하기 위해 충분한 용량을 제공한다. 예컨대, 상술된 각각의 상태메모리는 폭 16비트 워드의 상태정보이다.
노드수가 16을 초과할 경우에, 더 큰 캐시메모리가 시스템에 추가되기 때문에 추가 상태메모리가 캐싱에 대한 더 많은 상태정보를 수용하기 위해 각각의 노드에 요구된다.
추가 상태메모리는 상태 전용 DIMM을 사용함으로써 제공될 수 있다.
본 발명의 상기 양상의 바람직한 실시예에 따라서, 상기 상태전용 DIMM은 32비트의 추가 상태메모리를 추가한다.
결과적인 총 상태메모리는 폭 48비트 워드의 상태메모리(SDRAM데이타 / 상태메모리 DIMM의 16오리지널비트 + 상태 메모리전용 DIMM으로부터의 32비트)를 제공한다.
추가 상태메모리에 따라, DSM 멀티프로세서는 종래의 비트벡터를 사용한 64노드 및 플렉서블 디렉토리 비트벡터를 사용한 512노드까지 수용할 수 있다.
추가 상태정보 비트의 특정수는 관련기술의 당업자에게 명백한 바와 같이, 변할수 있고 확장가능하다.
DSM 멀티프로세서의 노드의 메인메모리부(1400)에 있어서의 DIMM쌍(302) 및 상태 메모리 전용 DIMM(1406)의 편성은 제 4도에 예시되어 있다. DSM 멀티프로세서의 노드에서의 메모리 / 디렉토리 제어기(1402)는 DIMM(302 및 1406)상의 데이타 및 상태메모리에 대한 모든 메모리 유지관리기능을 수행한다.
메모리 주소 및 제어버퍼(1410)는 제어기(1402)로부터 DIMM쌍(302)의 데이타 메모리로 가는 모든 주소 및 제어라인(1420)을 버퍼한다. 상태(디렉토리)주소 및 제어 버퍼(1412)는 제어기(1402)로부터 상태메모리전용 DIMM쌍(1406)의 상태메모리로 가는 라인(1422)상의 모든 주소신호 및 제어신호를 버퍼한다.
각각의 상태 메모리전용 DIMM(1406)은 단일 PCB를 사용하여 구현될 수 있다.
PCB에는 DIMM(302)의 SDRAM과 유사한 또는 유사하지 않는 용량칩의 SDRAM칩이 장착될 수 있다.
상태 메모리전용 DIMM(1406)의 SDRAM은 상태정보의 상태정보 및 주소지정이 DIMM(302)상의 디렉토리(DIR) / 상태메모리와 일관하도록 2개의 상태메모리 뱅크로 편성된다.
버스 교환기(1408)는 양방향 버스(1409)를 거쳐 각각의 DIMM쌍(302)으로부터 144비트 데이타워드를 패스한다. 버스교환기(1408)는 메모리속도로 144비트 데이타를 얻고 그것을 2배 메모리속도로 72비트로 변환시킨다. 바람직한 실시예에서, 버스교환기(1408)는 50MHz의 144비트를 100MHz의 72비트로 변환시키고, 양방향 버스(1411)를 거쳐 DIMM(302) 및 제어기(1402)간의 데이타의 양방향 전송에 대해서는 역으로 교환시키는 부품번호 SN74ALVC 16282 (텍사스, 달라스, 텍사스 인스트루먼츠사제)로 구현된다.
디렉토리 데이타는 버퍼되지 않고 양방향 버스(1424)를 거쳐 상태전용 DIMM(1406) 및 제어기(1402)간에 전송된다.
예시를 위해서, DIMM의 36메가바이트 실시예 및 72메가바이트 실시예가 설명되어 왔다.
그러나, 본 발명의 DIMM이 다른 데이타 용량으로 생산될 수 있다는 것은 명백하다.
예컨대, 64메가비트(즉, 8Mx8) SDRAM칩을 사용하여, 단일 기판 DIMM은 128메가바이트 데이타 및 16메가바이트 ECC(칩당 18칩 × 8메가바이트) 기억용량(데이타 및 ECC를 포함)을 가지는 것으로 생산될 수 있다.
이것은 256메가바이트의 데이타 기억용량을 가진 DIMM쌍을 산출한다. 피기백 기판이 상술된 72메가바이트 DIMM 실시예에서와 같이 사용된다면, 64메가바이트 SDRAM칩은 256메가바이트 데이타 및 32메가바이트 ECC DIMM, 및 512메가바이트 데이타 및 64메가바이트 ECC DIMM쌍을 구현하는데 사용될 수 있다.
상술된 바람직한 실시예에서, 피기백 기판은 DIMM이 데이타 메모리에 대한 36SDRAM을 수용하도록 하는데 사용된다. 본 기술의 당업자는 칩스택 기법이 또한 36 SDRAM칩을 수용하는데 사용될 수 있다는 것을 인식할 것이다.
칩 스택 기법이 사용되면, 피기기판은 제거될 수 있다.
대안적으로, 4메가비트(즉, 4Mx1) SDRAM 칩은 보다 적은 기억용량으로 DIMM을 생산하도록 조합될 수 있거나, 또는 상술된 스택 및 / 또는 피기백 기법은 보다 큰 기억용량에 사용될 수 있다.
X. 결론
본 발명의 다양한 실시예가 상술되어졌지만, 제한이 아닌 실례에 의해서 제시되었다는 것은 명백하다. 본 발명의 정신과 영역을 벗어나지 않는 한에서 형태 및 세부내용의 다양한 변경이 행해질 수 있다는 것은 관련기술의 당업자에게 명백할 것이다.
따라서, 본 발명은 상기 실례적인 실시예에 의해서 제한되지 않고 하기의 청구범위 및 그 동등물에 따라서만 한정되어야 한다.

Claims (33)

  1. 회로기판; 상기 회로기판상에 장착되고 데이타를 저장하기 위한 제 1메모리수단; 및 상기 회로기판상에 장착되고 상기 데이타의 적어도 일부에 대응하는 디렉토리 정보를 저장하기위한 제 2메모리 수단으로 구성되는 것을 특징으로 하는 이중 인라인 메모리 모듈(DIMM).
  2. 제 1항에 있어서, 상기 제 1메모리 수단 및 상기 제 2메모리 수단이 개별적으로 액세스되도록 하기 위한 추가수단을 포함하는 것을 특징으로 하는 DIMM.
  3. 제 2항에 있어서, 상기 추가수단은 커넥터로 구성되고, 상기 커넥터는 복수의 패드를 가지고, 상기패드는 제 1주소패드그룹, 제 2주소패드그룹, 제 1데이타패드그룹, 및 제 2데이타패드그룹을 포함하는 것을 특징으로 하는 DIMM.
  4. 제 3항에 있어서, 상기 복수의 패드는, 상기 제 1데이타패드그룹 및 상기 제 1주소패드그룹이 상기 제 1메모리 수단에 전기 접속되고; 그리고 상기 제 2데이타패드그룹 및 상기 제 2주소패드그룹이 상기 제 2메모리 수단에 전기 접속되는 배열을 가지고, 상기 배열은 상기 제 1메모리 수단 및 제 2메모리 수단의 독립 주소지정을 허용하는 것을 특징으로 하는 DIMM.
  5. 제 4항에 있어서, 상기 복수의 패드는 상기 제 1메모리 수단 및 제 2메모리 수단에 대한 개별 제어패드를 더 포함하는 것을 특징으로 하는 DIMM.
  6. 제 4항에 있어서, 상기 커넥터는 2개의 측면 및 측면당 적어도 122개의 패드를 갖는 에지 커넥터이고, 상기 제 1주소패드그룹은 적어도 12개의 패드를 포함하고, 상기 제 2주소패드그룹은 적어도 12개의 패드를 포함하고, 상기 제 1데이타패드그룹은 적어도 72개의 패드를 포함하고, 상기 제 2데이타패드그룹은 적어도 16개의 패드를 포함하는 것을 특징으로 하는 DIMM.
  7. 제 1항에 있어서, 상기 제 1메모리 수단 및 상기 제 2메모리 수단 각각은 복수의 동적임의 접근 메모리(DRAM)칩으로 구성되는 것을 특징으로 하는 DIMM.
  8. 제 1항에 있어서, 상기 제 1 및 제 2메모리 수단에 접속된 위상동기루프 클록 구동기 및 상기 제 1메모리 수단에 대한 주소신호 및 제어신호를 버퍼하기 위한 버퍼를 더 포함하는 것을 특징으로 하는 DIMM.
  9. 제 1항에 있어서, 상기 제 1메모리 수단은 메모리 블록으로 논리적으로 편성되고, 상기 제 2메모리 수단은 상기 메모리 블록의 그룹에 기억된 데이타가 어디에 캐시되는 지에 대한 정보를 저장하기 위해 구성되는 것을 특징으로 하는 DIMM.
  10. 제 1항에 있어서, 상기 제 1메모리 수단은 메모리 블록으로 논리적으로 편성되고, 상기 제 2메모리 수단은 상기 메모리 블록의 그룹에 기억된 데이타에 대한 액세스 권리를 저장하기 위해 구성되는 것을 특징으로 하는 DIMM.
  11. 제 1항에 있어서, 상기 제 1메모리 수단은 메모리 블록으로 논리적으로 편성되고, 상기 제 2메모리 수단은 상기 메모리 블록의 그룹에 기억된 데이타에 대한 캐시 상대정보를 저장하기위해 구성되는 것을 특징으로 하는 DIMM.
  12. 제 4항에 있어서, 상기 제 1메모리 수단 및 상기 제 2메모리 수단 각각은 복수의 동기식 동적 임의 접근 메모리(SDRAM) 칩으로 구성되는 것을 특징으로 하는 DIMM.
  13. 제 12항에 있어서, 제 1메모리 수단은 SDRAM칩의 제 1메모리 뱅크부 및 SDRAM칩의 제 2메모리 뱅크부로 분할되는 것을 특징으로 하는 DIMM.
  14. 제 13항에 있어서, 상기 제 1메모리 뱅크부 및 상기 제 2메모리 뱅크부 각각은 적어도 9개의 SDRAM칩으로 구성되고, 상기 적어도 9개의 SDRAM칩 각각은 깊이 2메가비트(2M) 및 폭 8비트이고, 상기 제 2메모리 수단은 적어도 1개의 깊이 1매가비트(1M) × 폭 16비트 SDRAM칩으로 구성되는 것을 특징으로 하는 DIMM.
  15. 제 13항에 있어서, 상기 제 1메모리 뱅크부 및 상기 제 2메모리 뱅크부 각각은 적어도 18개의 SDRAM칩으로 구성되고, 상기 적어도 18개의 SDRAM칩 각각은 깊이 4메가비트(4M) 및 폭 4비트이고, 상기 제 2메모리 수단은 적어도 2개의 깊이 2메가비트(2M) × 폭 8비트 SDRAM 칩으로 구성되는 것을 특징으로 하는 DIMM.
  16. 제 15항에 있어서, 상기 인쇄배선 회로기판은 병렬로 제 2회로기판을 지지하는 제 1회로기판, 즉 피기백 구성으로 구성되는 것을 특징으로 하는 DIMM.
  17. 제 13항에 있어서, 상기 제1메모리 뱅크부 및 상기 제 2메모리 뱅크부 각각은 적어도 18개의 SDRAM칩으로 구성되고, 상기 적어도 18개의 SDRAM칩 각각은 깊이 16메가비트(16M) 및 폭 4비트이고, 상기 제 1주소패드그룹은 적어도 14개의 패드를 포함하고, 상기 제2메모리 수단은 적어도 2개의 깊이 8메가비트(8M) × 8비트 SDRAM칩으로 구성되는 것을 특징으로 하는 DIMM.
  18. 회로기판; 상기 회로기판상에 장착된 데이타 메모리; 상기 회로기판상에 장착된 상태 메모리; 및 상기 데이타 메모리 및 상기 상태 메모리가 개별적으로 액세스되도록 하기 위한 수단으로 구성되는 것을 특징으로 하는 이중 인라인 메모리 모듈(DIMM).
  19. 제 18항에 있어서, 상기 수단은 복수의 패드를 가지고, 상기 패드는 제 1주소패드그룹, 제 2주소패드그룹, 제 1데이타패드그룹, 및 제 2데이타패드그룹을 포함하는 것을 특징으로 하는 DIMM.
  20. 제 19항에 있어서, 상기 복수의 패드는, 상기 제 1데이타패드그룹 및 상기 제 1주소패드그룹 및 상기 제 1주소패드그룹이 상기 데이타 메모리에 전기접속되고; 그리고 상기 제 2데이타패드그룹 및 상기 제 2주소패드그룹이 상기 상태 메모리에 전기접속되는 배열을 가지고, 상기 배열은 상기 데이타 메모리 및 상기 상태 메모리의 독립 주소지정을 허용하는 것을 특징으로 하는 DIMM.
  21. 제 19항에 있어서, 상기 복수의 패드는 상기 데이타 메모리 및 상기 상태 메모리에 대한 개별 제어패드를 더 포함하는 것을 특징으로 하는 DIMM.
  22. 제 20항에 있어서, 상기 커넥터는 2개의 측면 및 측면당 적어도 122개의 패드를 갖는 에지 커넥터이고, 상기 제 1주소패드그룹은 적어도 12개의 패드를 포함하고, 상기 제 2주소패드그룹은 적어도 12개의 패드를 포함하고, 상기 제 1데이타패드그룹은 적어도 72개의 패드를 포함하고, 상기 제 2데이타패드그룹은 적어도 16개의 패드를 포함하는 것을 특징으로 하는 DIMM.
  23. 제 18항에 있어서, 상기 데이타 메모리 및 상기 상태 메모리 각각은 복수의 동적임의 접근 메모리(DRAM)칩으로 구성되는 것을 특징으로 하는 DIMM.
  24. 제 18항에 있어서, 상기 데이타 메모리 및 상기 상태메모리에 접속된 위상동기루프클록 구동기 및 상기 데이타 메모리에 대한 주소신호 및 제어신호를 버퍼하기 위한 버퍼를 더 포함하는 것을 특징으로 하는 DIMM.
  25. 제 18항에 있어서, 상기 데이타 메모리는 메모리 블록으로 논리적으로 편성되고, 상기 상태 메모리는 상기 메모리 블록의 그룹에 기억된 데이타가 어디에 캐시되는 지에 대한 정보를 저장하기 위해 구성되는 것을 특징으로 하는 DIMM.
  26. 제 18항에 있어서, 상기 데이타 메모리는메모리 블록으로 논리적으로 편성되고, 상기 상태 메모리는 상기 메모리 블록의 그룹에 기억된 데이타에 대한 액세스 권리를 저장하기 위해 구성되는 것을 특징으로 하는 DIMM.
  27. 제18항에 있어서, 상기 데이타 메모리는 메모리 블록으로 논리적으로 편성되고, 상기 상태 메모리는 상기 메모리 블록의 그룹에 기억된 데이타에 대한 캐시 상태정보를 저장하기 위해 구성되는 것을 특징으로 하는 DIMM.
  28. 제 20항에 있어서, 상기 데이타 메모리 및 상기 상태 메모리 각각은 복수의 동기 동적 임의 접근 메모리(SDRAM) 칩으로 구성되는 것을 특징으로 하는 DIMM.
  29. 제 28항에 있어서, 상기 데이타 메모리는 SDRAM칩의 제 1메모리 뱅크부 및 SDRAM칩의 제 2메모리 뱅크부로 분할되는 것을 특징으로 하는 DIMM.
  30. 제 29항에 있어서, 상기 제 1메모리 뱅크부 및 상기 제 2메모리 뱅크부 각각은 적어도 9개의 SDRAM칩으로 구성되고, 상기 적어도 9개의 SDRAM칩 각각은 깊이 2메가비트(2M) 및 폭 8비트이고, 상기 상태 메모리는 적어도 1개의 깊이 1메가비트(1M) × 폭 16비트 SDRAM칩으로 구성되는 것을 특징으로 하는 DIMM.
  31. 제 29항에 있어서, 상기 제 1메모리 뱅크부 및 상기 제 2메모리 뱅크부 각각은 적어도 18개의 SDRAM칩으로 구성되고, 상기 적어도 18개의 SDRAM칩 각각은 깊이 4메가비트(4M) 및 폭 4비트이고, 상기 상태 메모리는 적어도 2개의 깊이 2메가비트 (2M) × 폭 8비트 SDRAM 칩으로 구성되는 것을 특징으로 하는 DIMM.
  32. 제 31항에 있어서, 상기 인쇄배선 회로기판은 병렬로 제 2회로기판을 지지하는 제 1회로기판, 즉 피기백 구성으로 구성되는 것을 특징으로 하는 DIMM.
  33. 제 29항에 있어서, 상기 제 1메모리 뱅크부 및 상기 제 2메모리 뱅크부 각각은 적어도 18개의 SDRAM칩으로 구성되고, 상기 적어도 18개의 SDRAM칩 각각은 깊이 16메가비트(16M) 및 폭 4비트이고, 상기 제 1주소패드그룹은 14개의 패드를 포함하고, 상기 상태 메모리는 적어도 2개의 깊이 8메가비트(8M) × 폭 8비트 SDRAM칩으로 구성되는 것을 특징으로 하는 DIMM.
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