TW303433B - - Google Patents

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^08433 A7 B7 五、發明説明（1 ) 相關應用之交互參考 14丨— (請屯間讀背而之注意事項再填'κ?本1') 本應用相關於1 9 9 5年5月1 5日出版，題名爲、 具有資料記憶與狀態記憶的雙列直插式記憶模組（ D IMM)對#的共同擁有的未定的美國專利申請案0 8 /440967 號。 發明背景： 1 .發明領域： 本發明通常相關於電腦記憶的領域，特別是相關於動 態隨機存取記憶雙列直插式記憶模組。 2 .相關技術： 動態隨機存取記憶（DRAM)單列直插式記憶模組 (S IMMs )及雙列直插式記憶模組（D IMMs )是 包括個人電腦（P C s )，工作站，超級電腦及類似電腦 的，所有大小的電腦系統中的半導主記憶的較佳成品。 經濟部中央標隼局Μ工消#"作社印聚

S IMMs與D IMMs皆包括一具有一邊綠連接器之印 刷電路板（PCB)，該邊緣連接器在PCB的相反面具 有一組信號連接片，用以物理及電性連接至一連接器插座 。DRAM或同步DRAM積體電路晶片安裝於該PCB 上，且電性連接至不同的連接器信號連接片。一S I MM 具有對接的信號連接片，該信號連接片被電性連接成每對 攜帶一單一信號。在一D I MM中，對接連接片不連接使 得每個連接片可攜帶一單獨的信號。然而，名稱S I MM 本紙張尺度適用中阀阈家標準ί 、Λ4規.格ί 'η心97公錚） Λ7 B7 五、發明説明（2 ) 及D I MM在記憶技術中常常被同義使用。一已知的 DRAM S IMM的詳細描述可在Alexander硏究群共 同擁有的美國專利第5 2 7 2 6 6 4號中。 在一多處理器電腦系統中，主記憶可爲分佈共享記憶 或集中（非分佈）記憶。每個處理器通常具有一局部快取 記憶。因此，處理器必須維持快取記憶同調。具有快取同 調的多數現今的多處理器依靠監視以保持同調。爲了完成 此目的，所有處理器連接至一共同匯流排。處理 '監視' 匯流排。那就是說，關於那些處理器正在快取那些資料項 的資訊分佈於所有的快取記憶中。因此，直接監視方案要 求所有快取記憶看見來自每個處理器的每個記憶請求。因 爲共同匯流排與個別處理器快取記憶最終飽和，如此基本 上限制了這些系統的比例擴充性。而藉由今日的高性能 R I S C處理器，該飽和僅可能發生在一些處理器中。 經濟部中央標擎局只工消費合作杜卬^' nn -: -I.*八一 - n I nn I 一OJ (請先閲讀背而之注意事項再填轉本頁) 藉由將每個記憶請求傳播至所有處理器快取記憶的需 要排除，目錄結構避免了監視方案的比例擴充問題。該錄 將指標保持在具有每個記憶區塊的複本的處理器快取記憶 。只有具有複本的快取記憶會受一記憶區塊的存取的影響 ，且只有這些快取記憶必須被告知該存取。因此，由於同 調要求，處理器快取記憶及互聯將不會飽和。此外，目錄 基同調不随如大部分監視方案使用的匯流排的任何特定互 聯網路而改變。 極少數使用目錄結構的D SM多重處理器已被建立。 此類DSM系統的例子包括：史丹佛大學的Dash多重處 太紙張K度適用’卜阈國华（厂公筹).5 - ύϋ〇4ο3 αβ7ί ' — - ______ —— ———....... — 五、發明説明（3 ) 理器，描述於1 9 9 2年5月出版的IEEE，ΡΡ6 3 —7 9，Lenoski, Daniel硏究群所作的、史丹佛Dash 多重處理器，：麻省理工學院（MI T)的Alewife多 重處理器，描述1 9 9 1年出版的ACM，pp 2 2 4 — 2 3 4 ，Chaiken, David所作的 '"無限目錄：—種可比 例擴充的快取記憶同調方案"：以及Convex電腦公司的 Exemplar多重處理器，描述於1 9 9 5年出版的 I EEE，ρρ 1 3 3 - 1 4 0 ，Brewer，Tony 所作的 種可使用至1 2 8個PA— R I SC處理器的高度比 例擴充系統# 。 在史丹佛Dash多重處理器中，主記憶以最大記憶容 置接成。在Μ I T多重處理器及Convex電腦公司的多重 處理器中，目錄資訊儲存於主記憶中，因此資料與目錄資 訊必須被循序存取，限制了記憶頻寬。 目前所需的是一種技術，其用以在使得目錄資訊被調 節，且資料記憶與目錄記憶的直接的記憶擴充皆被同時支 持的情況下，完成D SM多重處理器電腦系統中的主記憶 Ο 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 發明概要： 本發明是一種雙列直插式記憶模組（DIMM)，其 包括一電路板，及安裝於該電路板上的第一與第二記憶。 第一記憶被建構成用以儲存資料，也稱爲資料記億。第二 記憶，稱爲狀態記憶，被建構成用以儲存對應於儲存於賫 本紙張尺度適用中國國家標準（CNS ) Λ4见格（,2!〇:.< 2们公釐） 6 經濟部中央標嗥局貝工消f合作权印製 A7 ____ B7五'發明説明（4) 料記憶中的資料的至少一部分的狀態資訊。狀態資訊包括 ’快取同調資訊（即一區塊的賨料是否及在何處被快取的 資訊’以及資料的最新複本常駐何處的資訊），關於資料 記憶中的資料存取權的資訊，負徙動資訊，以及類似資訊 。本發明的DIMM允許狀態記憶中的狀態賫訊從資料記 憶的資料中被分離存取。、分離^意謂狀態賫訊可獨立地 及/或與儲存於資料記憶中的賫料平行地被讀/寫。 一組本發明的DIMMs可用以作爲分佈式，共享記 憶（DSM)多重處理器中的主記憶。DIMM架構提供 —種機制，經由該機制，記憶可很容易地升級或更換。因 爲狀態資訊連同賫料傭存在DIMMs上，提供了一種最 佳記憶管理方案。 在第一實施例中，每個D IMM提供3 2百萬位元組 的資料儲存容量以及資料記億中的千百萬位元組的E C C (錯誤更正碼）。爲了完成如此，D I MM包括二百萬位 元深乘7 2位元宽（2MX 7 2 )的二個記憶庫部分（ DIMM電路板每邊一個）。在72位元中，64位元用 於賫料，8位元用於ECC。狀態記憶包括一百萬位元乘 1 6位元宽（1MX 1 6 )的狀態資訊容置。該實施例可 藉由使用一組同步，動態，隨機存取記憶（SDRAM) 晶片完成。 在該實施例中，D I MM的電路板約1 . 3 4时高乘 6 · 6吋長（注意：由於D I MM板通常經由一邊緣連接 器與另一電路板垂直安裝，宽度尺寸當作高度），且沿著 1^1 u m ml ^^^1 ————— 4 m —^n In nn 一 , - I 、va (請先閱讀背面之注意事項再填寫本頁) 本紙張見度適用中阈國$標率（rNS ) 格公韙） 經濟部中央標聿局；N.I..消費八：竹红印製 A7 B7 五、發明説明（5) 電路板的縱向邊緣包括1 2 2連接條長乘2連接條宽的邊 緣連接器。資料記憶藉由使用18個2百萬位元乘8位元 (2MX 8 ) SDRAM晶片完成。SDRAM晶片的9 個被安裝在電路板的前邊，9個安裝在竃路板的後邊。狀 態記憶藉由使用一安裝於電路板的前邊的—個1百萬位元 乘1 6位元（1MX1 6 )的SDRAM晶片完成。 邊緣連接器的2 4 4個連接條提供資料記憶與狀態記 憶分離的資料與位址連接片，以允許每個記憶獨立地’及 平行地（如果需要）被存取。一位址及控制緩衝器提供於 電路板的每一邊。每個位址及控制緩衝器提供所有位址及 控制線至一半資料記憶的S D RAM晶片的緩衝。另外， —單一時序驅動器提供給DIMM的所有SDRAM晶片 。時序驅動器提供二個重要功能。第一，在不過度負載時 序信號源的情況下，時序驅動器提供充分的驅動電流容量 以驅動每個SDRAM晶片。第二，時序驅動器提供鎖相 迴路功能以消除由緩衝/驅動時序驅動器電路所引入的任 何歪曲失眞或延遲。 在第二資施例中，對於儲存於資料記憶中的全部7 2 百萬位元組的資料，每個D I MM提供6 4百萬位元組的 資料儲存容量及8百萬位元組的ECC。爲了完成如此， D IMM包括二個4百萬位元深乘7 2位元宽（4MX 7 2 )的記憶庫部分。狀態記憶包括2百萬位元乘1 6位 元寬（2MX 1 6 )的狀態資訊容量。 在該實施例中，藉由使用3 6個4百萬位元乘4位元

In It— —^ϋ ma 4 m· ^^^^1 All— —Bn ml -* t.-e (誚先閱讀背面之注意事項再填.K本頁) 木紙張尺度適用中國阀家標隼（〉AVI格1 公缝）_ g _ Μ Β7 ^〇〇433 五、發明説明（6 ) I.--1------f ±取-- (請先閲讀背面之注意事項再填，;·:?本I ) (4MX 4 ) SDRAM晶片完成資料記憶。該完成需要 —以平板車型式安裝於第一電路板上的第二電路板。基本 上如第一實施例所建立的，賫料記憶的S D RAM晶片的 18個安裝於第一電路板上，而另外18個SdRAM晶 片以相同型式安裝於平板車型電路板。狀態記憶藉由使用 2個2百萬位元乘8位元（2MX 8 ) SDRAM晶片完 成。該晶片之一安裝於第一電路板的每一邊。類似於3 6 百萬位元組實施例，7 2百萬元組實施例中的第一氰路板 包括一單一時序驅動器及二個位址與控制緩衝器。此外， 平板車型電路板包括其自己的單一時序驅動器及位址與控 制緩衝器對。 經濟部中*標隼灼Η工消f合作杜印袈 本發明使用D IMM記憶對中的D IMM。該對的第 一 D I MM包括一用以儲存資料的具有第一與第二記憶庫 部分的第一資料記憶，以及建構以儲存對應於儲存第一記 憶庫中的賫料的狀態資訊的第一狀態記憶。該對的第二 D I MM包括一具有用以儲存資料的第三與第四記憶部分 的第二資料記憶，以及建構以儲存對應於儲存第二記憶庫 中的資料的狀態資訊的第二狀態記憶。第一記憶庫由第一 D I MM的第一記憶庫部分及第二D I MM的第三記憶庫 部分形成。第二記憶庫由第一 D I MM的第二記憶庫部分 與第二D I MM的第四記憶庫部分形成。譬如，如果第一 記憶庫部分代表第一 D I MM的前面，第二記憶庫部分代 表第一 D I MM的後面，第三記憶庫部分代表第二 D I MM的前面，第四記憶庫部分代表第二D I MM的後 本紙張度適呢中國阀家標隼（（:'咕'丨Λ4現格（2丨〇、乂⑼公缝）_ q _ A 7 B7 五、發明説明（7 ) 面，則第一記憶庫 二記慷庫部分代表 該D I Μ Μ對 D I Μ Μ，這是在 加入龐大的需求下 D I Μ Μ包括一 2 器，每個D I Μ Μ 該D I Μ Μ對提供 一實施例中，1 4 萬位元組的資料儲 代表第一與第二D 第一與第二D I Μ 架構最佳地提供一 不對D I Μ 完成的。譬 經濟郎中央標隼局Μ工消费合作社印製 Μ Μ對 提供於 萬位元 當 對被用 點包括 7 2百 夠的容 系統所 1 6位 當 出現。 此，在 的狀態 中。在上述 一具有1 2 組的E C C 使用於一 D 以作爲主記 主記憶的一 萬位元組的 置以容納一 需的狀態資 元宽的狀態 節點數超過 額外的狀態 狀態記憶中 記憶可由一 4 4連接條 提供一 7 2 —1 4 4 位 4位元資料 存容量及8 第二資施例 8百萬位元 的 D I Μ Μ 5 Μ多重處 憶。D S Μ 部分。在D 實施例中， 具有有限數 訊。譬如， 資訊字組。 1 6時，更 資訊被需要 需要更多位 唯狀態記憶 Μ的邊 如，在 的邊緣 位元宽 元宽資 字組被 百萬位 中，1 組的資 對中。 理器時 多重處 I Μ Μ 上述的 目節點 每個上 I Μ Μ M s的 非常宽 緣連接 較佳實 連接器 的資料 料字組 提供於 元組的 4 4位 料儲存 s的前 後面。 的賫料 器的物 施例中 。使用 路徑。 。在上 一具有 E C C 元資料 容量及 面，第 字 理架構 ，每個 該連接 因此， 述的第 6 4百 的D I 字組被 1 6百 ，本發明的D I Μ Μ 理器的每個處理器節 的3 6百萬位元組及 狀態記憶架構提供足 (如1 6個節點）的 述的狀態記憶包括 多的處理器及快取記憶將會 以追踪額外的快取記憶。因 元以容納額外的節點。額外 的D I Μ Μ提供。該 m ^^^^1 I m ^HB I. —^n i -- I ^^^^1 ftm ^^^^1 t « i---,¾ (讀先閲讀背面之注意事項再填巧本頁) 本紙張玟度適中國阀家標隼（CNS、 10 - 經濟部中矢標率局員工消費合作社印11 A7 __ B7 五、發明説明（8 ) D IMM增加3 2位元的額外狀態記憶。產生的狀態記憶 提供4 8位元宽的狀態資訊字組。藉由該額外狀態記憶， DSM多重處理器使用傳統位元向置可容納至6 4個節點 ’使用彈性目錄位元向置可容納至512個節點。 因此，對於一具有16個節點或更少節點的DSM多 重處理器，本發明的D I MM允許使用一單一型的 D I MM，成對的結構，完成/升級一目錄基記憶結構。 對於一具有512個節點或更少節點DSM多重處理器， 本發明的DIMM允許使用本發明的DIMM對完成/升 級目錄基記憶結構，且允許一唯狀態記憶D I MM擴充狀 態記憶。在該情況中，本發明的D I MM提供充分的利益 。第一，當增加處理器數目時，沒有必要更換現存的 DIMMs。取而代之的是，現存的DIMMs僅需配置 額外的D IMMs及/或唯狀態記憶D IMMs。第二， 較小的系統只需要一個D I MM對，而不需要一個 D I MM對加一唯狀態記憶D I MM，如此減少該系統的 成本。第三，因爲一單一相同的D I MM板，以及在一些 情下一唯狀態記憶D I MM板也，被用以完成主及目錄/ 狀態記憶，沒有必要製造，儲存及分配許多不同型式的記 憶組件。 爲了解說的目的，D IMM的3 6百萬位元組實施例 及7 2百萬位元組的實施例已被討論。然而應該了解的是 ，本發明的D I MM可以其他的資料容置生產。譬如，使 用64百萬位元（如8MX8) SDRAM晶片，一單一 (請先閱讀背面之注意事項再填寫本頁) 裝_ 訂 木紙張尺度通用中國阀家標隼（) Λ4規珞（、 - 11 - A 7 B7 五、發明説明（9) 板D IMM可生產成具有1 2 8百萬位元組的資料及1 6 百萬位元組的ECC(18個晶片X8每個晶片每百萬位 元組儲存容量（包括賫料及ECC)。此可產生一具有 2 5 6百萬位元組的資料儲存容量的D IMM對。如果平 板車型板使用於上述的7 2百萬位元組的D IMM實施例 ，6 4百萬位元組的SDRAM晶片可用以完成一2 5 6 百萬位元組的資料及3 2百萬位元組的ECC D IMM ，以及一 5 1 2百萬位元組資料，6 4百萬位元組ECC D I Μ Μ 對。 在上述的較佳資施例中，一平板車型板被使用以允許 D ΙΜΜ容納賫料記憶的3 6個SDRAMs。熟悉本技 術的人將了解：晶片堆叠技術也可用以容納3 6個 SDRAM晶片。如果晶片堆叠技術被使用，則可移去平 板車型板。 從下面說明於附圖中的本發明的幾個較佳實施例的更 特別的描述中將明顯地見到本發明的前述及其他特徵與利 益。 附圖簡述： 參照下列附圖，本發明將更容易了解，其中： 圖1代表根據本發明的一SDRAM DIMM的高 度方塊圖。 圖2代表根據本發明的—SDRAM DIMM的前 (請先閱讀背而之注意事項再填寫本頁 裝. 订 經濟部中央標卒局Η工消費合作社印聚 圖 塊 方 解 圖 後 本纸張疋度i4闹中國阀家標準（r\S ) Λ.Ι規咯：丨 12 經濟部中央標华局ta、.x.消費合作社印t A7 B7 五、發明説明（1〇) 圚3代表根據本發明的一SDRAM DIMM對的 邏輯圖，該對具有二個庫及該庫的狀態目錄記憶。 圖4代表根搛本發明的第一實施例的一3 6百萬位元 組SDRAM DIMM的圖解圖。 圖5是根據本發明的第二實施例的一 7 2百萬位元組 的SDRAM DIMM的圖解圖。 圖6A是根據本發明的一 SDRAM DIMM的前 視平面圚。 圖6 B是圖6 A的SDRAM D IMM的後視平面 圖0 圖7 A是根據本發明的一SDRAM DIMM平板 車型板的前視平面圚。 圖7B是圚7A的SDRAM DIMM平板車型板 的後視平面圖。 圚8解說根據本發明的一代表性資料讀取時序圖。 圖9解說根據本發明的一代表性資料寫入時序圖。 圖1 0解說根據本發明的一代表性讀取/修改/寫入 時序圖。 圓11解說根據本發明的一記憶讀取的一代表性狀態 記憶時序圖。 圇1 2解說根據本發明的一記憶寫入或讀取一修改一 寫入的代表性狀態記憶時序圖。 圇13解說根據本發明的一唯狀態記憶DIMM的運 作的代表性狀態記憶時序圖。 .代張灸適用中國國家標導（) Λ4現格：_ ] 1 〇 v ^公犛）-1 3 - (請先閱續背面之注意事項再填寫本頁 裝· 訂 A7 B7 經濟部+失標準局；工消費合作杜印裝 五、 發明説明 u) 1 I 圖 1 4 解 說 —. D S Μ 多 重 處 理 器 的 節 點 中 的 D I Μ Μ 1 對 及 唯 狀 態 記 憶 D I Μ Μ S 的 組 嫌 〇 1 1 圖 1 5 解 OTh 一 全 邊 緣 連 接 器 的 較 佳 的 典 型 連 接 條 的 功 1 1 讀 I 用 0 先 閱 1 I 的 元 件 讀 J 在 附 圖 中 9 相 同 的 檩 號 代 表 相 同 或 功 能 類 似 〇 背 1 1 附 圖 之 1 另 外 9 標 號 的 最 左 位 數 代 表 該 標 號 首 先 出 現 的 〇 1 Ψ XS 1 I 再 1 較 佳 實 施 例 的 詳 細 描 述 项- 寫 本 裝 內 容 表 η 1 1 I 概 要 1 1 11 D I Μ Μ 的 架 構 1 | III D I Μ Μ 對 的 D I Μ Μ 的 兀 成 訂 I IV D I Μ Μ 互 聯 的 細 節 1 1 I V D I Μ Μ 晶 片 輪 rfiU 廓 1 1 VI 連 接 條 描 述 1 VII 時 序 需 求 .丛 1 VIII 波 形 圓 i I X I 擴 充 的 狀 態 記 憶 1 I X 結 論 1 1 1 1 I 概 要 1 1 現 在 參 照 附 圚 描 述 本 發 明 的 較 佳 實 施 例 0 在 特 定 步 驟 1 結 構 及 排 列 被 討 論 時 ， 應 當 了 解 如 此 完 成 僅 是 爲 了 解 說 1 1 目 的 〇 熟 悉 有 關 技 術 的 人 將 認 mMs 歌 到 在 不 偏 離 本 發 明 的 精 1 1 本紙張反反適用中國阈家梯苹（) Λ4^略：η, π·；.公蝽)-14 - 經濟部中央標準局工消费合作社印製 A7 B7 五、發明説明（l2) 神與範疇下可使用其他步媒，結構及排列。 在分布式共享記憶（D SM)多重處理器中，如描述 於共同擁有的未定美國專利申請第〇 8/4 3 5 4 5 6號 ，：L 9 9 5年5月5日建檔，題爲，網路硏究的系統與方 法及多重處理器環境中的存取•，所描述的，主電腦記憶 的分佈跨一處理器網路。主記憶的每個分布部分（節點） 可能與一或多個局部處理器相關。在此一系統中，記憶管 理變得相當複雜。上述應用所描述D S Μ多重處理器實現 一簡化記憶管理的目錄基快取同調方案。目錄基記憶管理 系統描述於下列公共擁有的未定專利申請中： 美國專利申請第〇 8/4 3 5 4 6 0號，1 9 9 5年 5月5日建檔，題名爲’允許不相容資料清除的有效下降 的目錄基同調規約#， 美國專利申請第〇 8/ 4 3 5 4 6 2號，1 9 9 5年 5月5日建槽，題名爲、分配以支持高利用度的多重處理 器的系統與方法'， 美國專利申請第〇 8/4 35 4 6 4號，1 9 9 5年 5月5日建植，題名爲’非勻一記憶存取（nvMA)系 統中的分頁遷移'， 美國專利申請第〇 8/4 3 5 4 5 9號，1 9 9 5年 5月5日建植，題名爲、維持多重處理器電腦中的虛擬至 實體記憶轉換的同調的系統與方法^ ，以及 美國專利申請第〇 8/ 4 3 5 4 6 3號，1 9 9 5年 5月5日建槽，題名爲*使用彈性目錄位元向量的快取同 m mi ϋ - ml -1^1 ^^^1 nn I -----1 al^i ml In nn ^ > - 1 一 、-t (請先閱讀背面之注意事項再填寫本頁) 木紙張尺度適用中®闯象標準（r\S : Λ4現格（2;0*:. ?97.公f -15 - A7 _ B7 五、發明説明（i3) 調* 。 本發明是用以完成如上述參考的專利申請所描述的 D SM中的主記憶的雙列直插式記憶模組。有利的是，本 發明提供資料記憶與狀態記憶於一 D I MM上。此有利於 分布式主記憶的安裝，更換，擴充，測試及擴展。 II D I Μ Μ的架構 圖1是本發明的一DIMM 102的高度，功能方 塊圖。D IMM 1 0 2包括一印刷電路板1 0 3，一資 料記8億1 0 4，及一狀態記憶1 〇 6。氆路板1 0 3是 —具有一邊緣連接器的多層（如8層）印刷電路板。邊緣 連接器1 0 8通常提供資料記憶1 0 4與狀態記憶1 0 6 的所有甯連接。邊緣連接器1 0 8被建構成用以插入一連 接器插座（未展示出），如Burndy Corporation, Norwa lk, Connecticut所出品的插座部編號ELF 2 4 4 LFCE-4250。 經濟部中矢標準局.¾ Γ,消费，,,--作吐卬製 邊緣連接器1 0 8提供：一組資料連接條1 1 8，其 允許經由資料路徑1 1 0至資料記憶1 0 4的賫料存取； 一組位址連接條1 2 0 ，其用以將位址與控制資訊經由位 址與控制路徑1 1 2傳輸至資料記憶1 0 4 組資料連 接條1 2 2，其允許經由資料路徑1 1 4至狀態記憶 1 0 6的賫料存取：以及一組位址連接條1 2 4 ，其用以 將位址及控制資訊經由位址及控制路徑116傳輸至狀態 記憶1 0 6。、存取〃至一記憶意謂從該記憶讀取資料或 16 J---:-----7 装-- (請先閱讀肾面之注意事項再填寫本?)二 木呔張义嗄適州中即4家栝嗥（rvS ' 格（_：Μι‘.λ :(»，公释1 一 A7 B7 五、發明説明（14) 寫入資料至該記憶。 資料記憶1 0 4被建構以儲存資料。傭存於資料記憶 1 0 4的資料通常被分成資料區塊。狀態記憶1 〇 6被建 構成儲存對應賫料記憶1 0 4中的賫料區塊的狀態賫訊。 狀態資訊（也稱目錄賫訊）包括快取同調賫訊（即一區塊 資料是否及在何處被快取，以及該賫料最新複本常駐何處 的資訊），關於資料記憶中的資料的存取權的資訊，分頁 遷移資訊，以及類似資訊。因爲連接器1 0 8提供狀態記 憶1 0 6與賫料記憶1 0 4用的分離的位址與資料連接片 ，賫料與對應的狀態資訊可被分離地存取。*分離地〃意 謂狀態資訊可與被讀取/寫入資料記憶的資料獨立地及/ 或平行地被讀取/寫入記憶髋。此允許資料及狀態資訊被 同時存取。 經滴部t央標準局gr-ΐ消费> 作社印聚 J.--.-----J 装-- (請先閱瀆背而之注意事項再填寫本頁) 圆2解說DIMM 102的更詳細的功能方塊圖。 在該功能圖中，前面2 0 2與後面2 0 4被解說。連接器 1 1 8位於前面2 0 2與後面2 0 4之間。藉由將 D I MM看作一本書，已被翻開成裝訂位於中間，前後書 皮可見到，該圖可得到最佳的了解。連接器118類比於 書的裝訂。如所示，連接器1 1 8包括在電路板1 0 3的 I 前面2 0 2上的第一列連接片2 0 6及在後面2 0 4上的 ί 第二列連接條208。 | ! 如該圖所示，賫料記憶104由前面202上的第一 | I 庫部分2 1 0與後面2 0 4上的第二庫部分2 1 2形成。 i I 狀態記億1 0 6安裝於前面2 0 2上。位址與控制路徑 ) ί 衣氓張（度適W中闱㈣家榡梦i ： VI.H ?。，37公鋒；_ 17 - 經濟部'!,央標准局卩-1消费合竹衧印袈 A7 B7 五、發明説明（15) 1 1 2由位址與控制緩衝器2 1 4 ，2 1 6緩衝。位址與 控制緩衝器214經由匯流排113提共位址與控制信號 (即列位址選通脈衝，行位址選通脈衝，寫入致能與資料 遮軍）至第一庫部分2 1 0的左面及第二庫部分2 1 2的 左面。此外，位址與控制緩衝器214經由線路117提 供一晶片選取信號與一時序致能信號至第一庫部分210 的左與右面。 同樣地，位址與控制緩衝器216經由匯流排115 提供位址與控制信號（即列位址選通脈衝，行位址選通脈 衝，寫入致能與資料遮罩）至第一庫部分210的右面與 第二庫部分212的右面。此外，位址與控制緩衝器經由 線路1 1 9提供一晶片選取信號與一時序致能信號至第二 庫部分212的左與右面。晶片選取信號用以在第一庫部 份210與第二庫部份212之間作選取。緩衝器214 ，2 1 6用以緩衝記憶庫部分2 1 0 ，2 1 2的左與右面 以簡化電路板1 0 3上的信號線的發送信號。另一方面， 緩衝器2 1 4可建構成只緩衝庫部分2 1 0的信號，以及 緩衝器216可建構成只緩衝庫部分212的信號。 —時序驅動器2 1 8安裝在電路板1 0 3的前面 2 0 2上。時序驅動器2 1 8從時序信號與控制線2 2 0 接收時序信號，且提供時序驅動器2 1 8足夠的驅動電流 以驅動一組記憶晶片，其中該組記憶晶片用以形成第一與 第二記憶庫部分2 1 〇 ，2 1 2以及狀態記憶1 0 6。時 序驅動器218也包括一鎖相迴路功能，該功能消除來自 叫 扣^— 訂 (請先閱讀背而之注意事項^"!";木頁) 經濟部中丸標维局工消t合作/Ϊ!印製 A? B7 _ 五、發明説明（16) 時序信號2 2 2的失《，該時序信號被分配至D I MM 1 Ο 2上的資料與狀態記億的不同記憶晶片。 在一實施例中，D ΙΜΜ1 〇 2的後面2 0 4包括一 SPROM (串聯可程式唯讀記憶）2 2 4。 SPROM2 2 4可用以提供D ΙΜΜ1 0 2 —唯一檫識 碼（如一串列碼）。一合適的SPROM可得自德州達拉 斯的達拉斯半導體，其料號爲DS 2 5 0 2 ，此又稱爲 Ν I C (密封外殼號）。 HI DIMM對中的DIMM的完成

在本發明的一較佳實施例中，D IMM1 0 2用以形 成僅成對的主電腦記憶。該對的每個D I MM提供資料字 的一半，使得該對能一起提供一非常寬的資料字組。此解 說於圖3中，其中一 D IMM1 0 2A與一 D IMM

1 0 2B形成一D IMM對3 0 2。如圖所示，D IMM 1 〇 2 A包括第一記憶庫部分2 1 0 A，第二記憶庫部分

2 1 2A，及第一狀態記憶1 0 6A。同樣地，D IMM 1 0 2 B包括第一記憶庫部分2 1 0 B，第二記憶庫部分 2 1 2 B，以及第二狀態記憶1 0 6 B。 在該形成中，第一記億庫部分2 1 0 A與第二記憶庫 部分2 1 2 B形成一第一記憶庫，標爲庫〇。儲存於庫〇 中的資料的狀態資訊保持在狀態記憶1 0 6 A中。第二記 憶庫部分2 1 2 A與第一記憶庫部分2 1 0 B形成一第二 記憶庫，標爲庫1 。狀態記憶1 0 6B被建構成儲存對應 (請先閱讀背面之注意事項再填3本W:' Γ ^^〇4S3 A7 B7 經濟部中史螵.隼.^;:H二消费合¢::讧印製 五、 發明説明 ( 17) 1 於 儲 存 於 記 憶 庫 1 中 的 資 料 的 狀 態 資 訊 0 如 下 列 更 詳 細 的 i i 討 論 對 於 資 料 存 取 運 作 9 —1 庫 選 取 信 號 被 用 以 選 取 庫 0 1 1 或 庫 1 之 一 0 記 憶 庫 0 與 記 憶 庫 1 共 享 公 共 位 址 與 資 料 線 1 I 讀 0 間 1 1 本 發 明 的 D I Μ Μ 可 生 產 成 各 種 不 同 的 資 料 儲存 容 量 頃 背 I 0 在 第 — 較 佳 實 施 例 中 9 D I Μ Μ 1 0 2 具 有 一 3 6 百 萬 意 1 1 1 位 元 組 的 資 料 儲 存 容 量 ( 包 括 3 2 百 萬 位 元 組 的 資 料 及 4 事 項 1 1 百 萬 位 元 組 的 Ε C C ) 以 及 2 百 萬 位 元 組 的 狀 態 資 訊 儲 存 填 本 页 -""-I 裝 容 量 0 該 實 施 例 產 生 一 具 有 6 4 百 萬 位 元 組 資 料 儲 存 容 量 1 1 9 8 百 萬 位 元 組 Ε C C ， 及 4 百 萬 位 元 組 狀 態 資 訊 儲 存 容 1 1 量 的 D I Μ Μ 對 0 在 第 二 實 施 例 中 9 D I Μ Μ 1 0 2 具 有 1 I — 7 2 百 萬 位 元 組 的 資 料 儲 存 容 童 ( 包 括 6 4 百 萬 位 元 組 1 訂 I 的 資 料 及 8 百 萬 位 元 組 的 Ε C C ) 及 一 4 百 萬 位 元 組 狀 態 1 1 資 訊 儲 存 容 1: 0 該 實 施 例 產 生 一 具 有 1 2 8 百 萬 位 元 組 資 1 1 料 儲 存 容 量 9 1 6 百 萬 位 元 組 Ε C C 5 以 及 8 百 萬 位 元 組 1 的 狀 態 資 訊 儲 存 容 量 0 X 1 | IV D I Μ Μ 互 聯 的 細 節 1 1 CE3 Dad 4 是 一 方 塊 圖 9 其 解 說 用 以 完 成 根 據 本 發 明 的 第 — 1 1 較 佳 資 施 例 的 D I Μ Μ 1 0 2 的 元 件 的 互 聯 〇 資 料 記 憶 1 1 1 0 4 是 使 用 一 組 同 步 > 動 態 > 隨 機 存 取 記 憶 ( 1 S D R A Μ ) 晶 片 D 0 — D 7 所 形 成 〇 S D R A Μ D C | ___ D 8 代 表 第 一 記 憶 庫 部 分 2 1 0 的 記 憶 晶 片 9 而 1 1 I S D R A Μ D 0 - -D S !代表第- -記憶庫部分2 1 C 的記 1 1 1 本紙弦λ:度適用屮阀闲#標‘ :/\4tn : .〜7"餘；-20 - 經濟部中央橾隼局：W.T.消费Λ作.-ft印製 A7 B7 五'發明説明（坤 憶晶片，而SDRAM D9-D17代表第二記憶庫部 分2 1 2的記憶晶片。在該3 2百萬位元組的D IMM 1 0 2的實施例中，每個SDRAM DO— D1 7是一 2百萬位元乘8位元（2MX 8 ) SDRAM晶片。因此 ，每個記憶庫部分2 1 0，2 1 2是2百萬位元深乘7 2 位元宽，其產生4百萬位元深乘7 2位元宽（即資料6 4 位元及ECC 8位元）的資料記憶1 〇 4的全部資料容量 。狀態記憶1 〇 6是使用一個單一1百萬位元乘1 6 ( 1MX1 6 )位元SDRAM晶片所形成。 毎個DRAM晶片Dl— D1 7提供一 8位元資料字 組。爲了容許每個SDRAM的通訊，資料路徑11〇提 供一 8位元資料路徑DQ。如所示，一晶片從每個記憶庫 部分2 1 0，2 1 2連接至——8位元資料路徑DQ。譬 如，SDRAM DO及SDRAM D9都連接至DQ〔 7 : 0〕。資料路徑上那個晶片眞正作用是由—外部的晶 片或庫選取信號（下述）所決定。 位址與控制緩衝器2 1 4，2 1 6接收2 0位元的位 址與控制信號，檫爲A〔 1 9 : 0〕，其緩衝位址與控制 信號，且如下所述提供位址與控制信號至SDRAMs D0—D1 7。位址與控制緩衝器2 1 4經由匯流排 1 1 3提供址與控制信號（即列位址選通脈衝，行位址選 ί I 通脈衝，寫入致能與資料遮罩）至庫部分2 1 0，2 1 2 ! 的左面（即 SDARMs DO— D3 及 D9— D12) I 。此外，位址與控制緩衝器214經由線路117提供一 i 木故张八度唓m中阐闽孓樘肀（γν<'' : '厂公绩；—21 - f 裝 訂 (請先閱讀背面之注意事項再填朽木7|二 A7 B7 經濟部中央標卒局..w: L消资合作社印於 五， 發明説明 ( 19) 1 1 庫 選 取 信 號 ( ( S 0 ) 及 一 時 序 致 能 信 號 (C K E 0 ) 至 1 1 1 第 一 庫 部 分 2 1 0 的 左 面 與 右 面 ( 即 S D R A Μ s D 〕 1 1 — D 8 ) 〇 1 I 請 | 址 與 控 制 緩 衝 器 2 1 6 經 由 匯 流 排 1 1 5 提 供位址 與 先 閱 1 1 控 制 信 號 ( 即 列 位 址 選 通 脈 衝 > 行 位 址 選 通脈 衝 ，寫入 致 讀 背 而 I 能 與 資 料 遮 之 1 罩 ) 至 庫 部 分 2 1 0 9 2 1 2 的右 面 (即 注 意 1 I S D R A Μ S D 4 - - D 8 及 D ] 3 - -D 7 < 3此外 事 項 再 1 1 位 址 與 控 制 緩 衝 器 2 1 6 經 由 線 路 1 1 9 提供 一 庫選取 信 填 η 本 裝 號 ( C S L ) 及 — 時 序 致 能 信 號 ( C K Ε 1 ) 至 第二庫 部 I '··—·· 1 1 分 2 1 2 的 左 面 與 右 面 ( 即 S D R A Μ S D )- -D 1 - 1 1 I ) 0 位 址 與 控 制 信 號 A C 1 9 0 ) 進 一 步描 述 於表1 〇 1 I 時 序 驅 動 器 電 路 2 1 8 提 供 時 序 信 號 2 2 2 至 1 訂 | S D R A Μ S D〔 - -D 7中的每- -個以及狀態記憶 1 1 1 0 6 的 S D R A Μ 0 時 序 驅 動 器 電 路 2 1 8 產 生根據 時 1 1 序 控 制 信 號 C ( 5 : 0 的 時 序 信 號 2 2 2 ° 時 序控制 信 1 號 ( ( 5 0 ) 進 — 步 描 述 如 下 0 狀 態 記 憶1 0 6的資 料 I 路 徑 1 1 4 以 及 位 址 與 控 制 路 徑 1 1 6 分 別由 線 路D I R 1 1 I — D Q C 1 5 ： 0 ] 及 B [ 1 7 : 0 所 描述 0 這些信 號 1 1 也 進 *—* 步 描 述 如 下 0 1 1 D I Μ Μ 1 0 2 的 7 2 百 萬 位 元 組 的 實施 例 描述於 圖 1 1 5 〇 在 該 實 施 例 中 y D I Μ Μ 是 使 用 3 6 個4 百 萬位元 乘 I 4 位 元 ( 4 Μ X 4 ) S D R A Μ S 而 非 使 用1 8 個2百 萬 I 位 元 乘 8 位 元 S D R A Μ S 形 成 0 爲 了 容 納額 外 的晶片 9 1 1 1 —^. 第 二 電 路 板 5 0 0 被 使 用 〇 1 8 個 4 Μ X 4 S D R A ! 1 1 本纸張厂WHt7國K家標Φ : UN : ,‘、4丨見代. 22 經濟部屮央標糸局只工消費八；'ih杜印裂 A 7 B7 五.發明説明（20)

Ms (D0—D1 7 )安裝在一第一電路板1 0 3上。另 外 18 個 4MX4 SDRAMs (D18— D35)安 裝在第二電路板5 0 0上。電路板5 0 0以平板車型式安 裝在電路板1 0 3上。只有電路板1 0 3包括邊緣連接器 1 0 8 (未展示於圖5 )。所有至電路板5 0 0的 SDRAM晶片的電連接都經由電路板1 〇 3的邊緣連接 器。藉由使用一組互聯針，信號由二個板所共享。每根針 的每一端位於一電鍍穿孔中以提供電路板的電性連接。該 針也實體地將第二板連接至第一板。一平板車安裝電路板 (未使用電鍍穿孔）的實施例見於Shaffer硏究群的美 國專利第5 2 0 0 9 1 7號中。 在該資施例中，第一記憶庫部分2 1 0由每個電路板 1 0 3，5 0 0的前面形成。譬如，SDRAM晶片D0 一 D 8及D 2 7 — D 3 5可用以形成第一記憶庫部分 2 1 0。同樣地，每個電路板1 〇 3，5 0 0的後面可用 以形成第二記憶庫部分2 1 2。譬如，這包括SDRAM 晶片D9— D1 7及D1 8— D2 6。每個電路板1 〇 3 及5 0 0上的晶片包括板上時序與緩衝的時序驅動器 2 1 8A，2 1 8B以及位址與控制緩衝器2 1 4A， 2 1 4B，2 1 6A，2 1 6B。然而，在該實施例中， 每個S D R AM晶片耦合至一 4位元資料而非8位元賫料 路徑。因此，來自每片板的一對應SDRAM用以形成由 3 6百萬位元組D IMM中的單一晶片提供的8位元。如 圖4的3 6百萬位元組D IMM實施例中所見，所有 本-¾张八度小國W家撐令ί ：斯）-23 - — ---·-----『裝------訂------J..vi 請先閲讀f而之注;δ事項再填β本頁) A7 B7 經满部中央標聲.局M-r消资今作杜印製 五、 發明説明 ( 21) 1 1 S D R A Μ 晶 片 D 0 — D 3 5 被 同 時 定 址 Ο 一 庫 選 取 信 號 1 I ( 信 號 A ( 1 9 0 之 — ) 用 以 在 記 憶 庫 部 分 2 1 0 1 1 與 記 憶 庫 部 分 2 1 2 之 間 作 選 取 〇 'V 1 I 請 I 先 1 間 1 ή 1 V D I Μ Μ 晶 片 輪 廓 背 而 1 I 3 2 百 萬 位 元 組 D I Μ Μ 實 施 例 的 一 較 佳 成 品 描 畫 於 注 意 1 1 | 圓 6 A 與 6 Β 0 圓 6 A 展 示 D I Μ Μ 1 0 2 的 前 面 2 0 2 事 項 1 I 再 0 圖 6 B 展 示 D I Μ Μ 1 0 2 的 後 面 2 0 4 〇 在 該 較 佳 成 填 寫 本 裝 | 品 中 9 電 路 板 1 0 3 約 1 3 4 吋 高 乘 6 6 时 長 9 且 包 ίΐ '— 1 1 括 -- 沿 著 路 板 的 縱 向 邊 緣 的 1 2 2 連 接 片 長 乘 2 連 接 片 1 I 宽 的 邊 緣 連 接 器 0 S D R A Μ S D )- -D 3 1 I S D R A Μ D ] R 0 (用於狀態記憶1〔 6 ) i 資料與 1 訂 控 制 緩 衝 器 2 1 4 A 與 時 序 驅 動 器 2 1 8 A 安 裝 在 電 路 板 1 1 1 0 3 的 前 面 2 0 2 上 0 S D R A Μ S D d - -D L 7及 1 1 資 料 與 控 制 緩 衝 器 2 1 6 A 安 裝 在 電 路 板 1 0 3 的 後 面 1 2 0 4 上 0 I 圖 6 A 及 6 Β 代 表 本 發 明 的 7 2 百 萬 位 元 組 的 實 施 例 1 1 | 以 及 3 2 百 萬 位 元 組 的 實 施 例 9 其 差 別 如 下 所 述 0 第 一 9 1 1 在 7 2 百 萬 位 元 組 實 施 例 中 9 S D R A Μ S DO - 1 1 D 1 7 是 4 Μ X 4 X 4 位 元 元 件 而 非 2 Μ X 8 位 元 元 件 0 1 ! 第 二 9 巨 錄 記 憶 晶 片 ( 標 爲 D I R 0 ) 是 2 Μ X 8 位 元 元 I 件 而 非 1 Μ X 1 6 位 元 元 件 Ο 第 二 在 7 2 百 萬 位 元 組 實 1 | 施 例 中 9 一 第 二 2 Μ X 8 位 元 S D R A Μ 晶 片 ( 圚 6 B 中 1 1 的 虛 線 標 示 爲 D I R 1 ) 與 D I R 0 被 使 用 以 形 成 狀 態 記 1 1 1 仁呔張又嗖適圯中國HP?身广公錄）—24 - B7 五、發明説明（22) 憶 1 0 6 0 Μ--·-----/裝—— (請先閲讀背而之注意事項再填'¾本頁) 7 2百萬位元組D IMM實施例的平板車型第二電路 板5 〇 〇的較佳成品描畫於圖7 A及7 B °圖7 A展τκ第 二電路板5 〇 〇的前面7 0 2 °圖7 BJS示第二電路板 5 0 0的後面7 0 4 °在該較佳成品中，電路板5 0 0約 1 . 16吋高乘6. 6时長，且包括提供與電路板10 3 電連接的1 1 6個互聯針（未展示）。SDRAMS Dl 8— D2 6，資料與控制緩衝器2 1 4B及時序驅動 器2 1 8B安裝在電路板5 0 0的前面7 0 2。 I SDRAMS D27— D35及資料與控制緩衝器 i 2 1 6B安裝在電路板5 0 0的後面7 0 4上。

IT

VI 連接條描述 I 表1列出根據本發明的較佳實施例的邊緣連接器的連 | 接片的連接片名及功能。左行列出縮寫的連接片名，在行 ] 列出列於該表相關列中的連接片的功能。 本纸张尺度適用中國阁家標隼；；v.、... i - 25 - Λ7五發明説明（23) 經濟部中，ft標辈局：."？一消费^作杜，； 表1 連接片描述 連接片名 功能 A〔 1 1 : 0〕A 賫料記憶位址（列：A〔 10:0〕：行：A〔 9:0〕 ;庫選取：All ) D Q 〔71:0〕 賫料記憶的資料I /0連接片 CS1 ， CS0A 資料記憶SDRAMs的晶 片選取 REA 資料記憶的列位址選通脈衝 (R A S )命令 CEA 資料記憶的行位址選通脈衝 (C A S )命令 WEA 資料記憶的寫入致能命令 DQMA 資料記憶的輸入/輸出遮罩 請先閱讀背而之注意事項再填，"本頁 裝. .1Τ

A 木紙張八度適丨丨〗中國阈Ϋ標聲（Π，:、； 埤格 26 五、發明説明（24)

7 7 A B 經濟部中央標準局si工消費合；印裂 CKE1 ， CKE0A CS1與CSO SDRAM的記憶時序 致能 DIR A C 11 ： 0] B 狀態記憶位址（列：A〔 10 : 0〕：行：A〔7:0〕；庫選 取：All ) DIR DQ [ 15 ： 0] 狀態記憶的目錄資料（即狀 態資訊）I / 0 DIR CSB 狀態記憶的目錄晶片選取 DIR REB 狀態記憶的目錄列位址選通 脈衝命令 DIR CEB 狀態記憶的目錄行位址選通 脈衝命令 DIR WEB 狀態記憶的目錄寫入致能命令 DIR DQMB 狀態記憶的目錄輸入/輸出遮 罩 DIR CKEB 狀態記憶的目錄時序致能 (請先閱讀背而之注意事項再填、vs本頁)

木紙译 mt]中闽 F^H:.榡埤'： 'Nn : Λ4 e 4 ο / ；公焓 27 A7 經濟部中央標準局員工消費合作社印策 、發明説明（25) PCLK ， PCLKC 微分的LVPECL時序輸入LVTTL TCLKc LVTTL時序输入 TCLK SELC 當高電位時選取TCLK,當低電 位時選取PCLK PLL ENC 致能時序驅動器上的PLL PLL CLRc PLL重置及三態的時序驅動器 出 V3 電源供應（3.3VD.C.) GND 接地 SERIAL DAT 讀取串列PROM(可程式唯 讀記憶內容的線路 A =該連拉集體地展示於圚4及5爲A〔 1 9 : Ο〕 Β =該連拉集體地展示於圓4及5爲Β〔 1 7 : 0〕 c =該連拉集體地展示於圖4及5爲C 〔 5 : 0〕 本紙張尺度適用中國國家標隼（CNS ) Α4規格（210X 297公釐） 28 I·--^------^ 装-- (請先閱讀背面之注意事項再填寫本頁)

、1T 五、發明説明（26) 第一連接片描述是用於位址連接片且縮寫爲A〔 1 1 ：0 ) 〇 在列定址期間，使用十一個最小有效位元。在行定址 期間，九個最小有效位元被使用於36MB DIMM實 施例，且十個最小有效位元被使用於7 2MB DIMM 實施例。最大有效位元（A1 1 )用以在內部SDRAM 庫之間作選取。（該^內部庫#是不同於上述SDRAM DIMM 1 Ο 2的庫0與庫1的庫。因此，庫0與1將 標示爲ι外部〃庫，其經由外部庫晶片選取信號CS 1與 CS 0被選取，以將其與、內部SDRAM庫選取〃信號 Al 1ΈΕ別。該命名習慣適用於寳料用的SDRAMs ， 以及用以儲存狀態賫訊的SDRAMs。） 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 經由標爲DQ 〔 7 1 : 0〕的7 2條資料輸入/輸出 (I/O)路徑，資料被輸入至SDRAM DIMM的 資料記憶，以及從該資料記憶輸出。由於S D RAM D I MMs成對使用，一單一 D I MM上的資料記憶的單 一存取提供7 2位元，其當與成對的D IMM的7 2位元 連結時，產生一包括1 2 8位元資料及1 6位元ECC的 1 4 4位元的資料字組。 對於SDRAM DIMM的資料記憶有8條剩餘的 路徑。二個擦示爲CS 1 ___及C S 0 _的外部庫晶片選取 連接片，一個標示爲RE __的列位址選通脈衝命令連接片 ，一個標示爲C E _的行位址選通脈衝命令連接片及一個 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 29 A7 B7 經濟部中央標準局員工消費合作社印製 五、 發明説明 ( 27) 1 I 標 示 爲 W E -- _的 寫 入 致 能 命令 連 接 片 是 用 於 選 取，定址， 1 1 | 以 及 寫 入 致 能 S D R A Μ 晶 片 的 標 準 信 號 9 且 對於熟悉相 1 1 I 關 技 術 的 人 將 是 明 顯 的 0 同 樣 地 9 —*· 個 連 接 片 分別被提供 /·—'、 1 I 請 Ί 於 二 個 S D R A Μ s 庫 的 記 憶 時 序 致 能 9 且 標 7K 爲 C K E 先 閲 1 I 讀 1 1 及 C K E 0 0 —— 單 ~* 輸 入 / 輸 出 遮 罩 路 徑 也 被提供，且 背 1¾ 1 1 標 示 爲 D Q Μ 0 D Q Μ 遮 罩 連 接 片 的 功 能 將 連 結波形圖於 意 1 事 1 下 面 描 述 0 項 再 1 1 S D R A Μ D [MM的狀態記憶的連接片現在將被 填 本 束 1 描 述 0 百 錄 位 址 連 接 片 的 集 合 標 示 爲 D I R _A〔 1 1 : 頁 1 1 0 ] 0 狀 態 記 憶 的 列 定 址 使 用 巨 錄 位 址 位 元 A 〔10:0 1 1 ) 9 對 — 3 2 Μ Β D Μ Μ 行定址使用目錄位址位元 1 I A [ 7 ： 0 ) 9 對 _ _7 2 Μ Β D [Μ Μ則使用位元A〔 訂 I 8 0 0 第 1 2 巨 錄 位 址 連 接 片 被 用 於 內 部 SDRAM 1 1 I 庫 選 取 0 1 1 1 狀 態 資 訊 的 1 6 個 位 元 由 標 示 爲 D I R — _D Q〔 1 5 1 1 ： 0 的 § 錄 資 料 I / 0 連 接 片 所 提 供 0 列 於 表1的下5 \ 個 連 接 片 具 有 與 S D R A Μ D [MM的資料記憶選取的 1 | 類 比 路 徑 連 結 的 上 述 類 /vW 似 功 能 0 錄 晶 片 選 取 連接片標示 1 I 爲 D I R C S 0 —* 錄 列 位 址 選 通 脈 衝 命 令連接片標 1 1 1 示 爲 D I R .R E __ 〇 一 巨 錄 行 位 址 選 通 脈 衝 命令連接片 1 1 標 示 爲 D I R — _C E — 0 一 巨 錄 入 致 能 命 令 連接片標示 1 爲 D I R W Ε — 0 —* 巨 錄 輸 入 / 輸 出 遮 罩 連 接片檩示爲 •1 D I R .D Q Μ 0 額 外 巨 錄 時 序 致 能 連 接 片 ’標Tpc爲 1 I D I R •C K Ε 被 提 供 用 以 致 能 狀 態 記 憶 時 序0 1 1 1 本紙張尺度適用中國國家標隼（CNS ) A4規格（2U)乂 297公f ) 30 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（28) 根據本發明的一較佳實施例，一 Motoro丨a , I nc .( Phoenix, Arizona )的 MPC 9 3 1 PLL 晶片被使 用作爲時序驅動器電路。因爲該特定的稹體電路分別支持 低電壓電晶體_電晶髄_邏輯（LVTTL)或低電壓正 射極耦合邏輯（LVPECL)，本發明的SDRAM D I MM可包括連接片以利於時序驅動器電路用的任一型 的邏辑位階。因此，標示爲PC LK與PC LK _的微分 LVPEC L時序連接片被提供。此外，一標示爲 TC LK的LVTTL時序連接片也被提供。爲了在二個 可能的電源連接片輸入之間作選取，一檫示爲TC LK_ S E L的選取連接片被提供。施加於TC LK _S E L連 接片的邏輯電壓値將選取時序驅動器電路將使用的電壓連 接片。譬如，當TCLK_S EL連接片是邏輯高電位時 TCLK可被選取，當TCLK _S E L連接片在低邏輯 電位時，P C L K連接片可被用以提供時序驅動器電路電 源。另一個連接片致能時序驅動器電路的鎖相迴路部分， 且棋示爲P L L _E N。該製造者的晶片的重置與三態時 序驅動器電路輸出可經由另一標示爲P L L _C L R的連 接片被選取。其他適合的使用類似PLL(鎖相迴路）晶 片功能的連接片設置對於熟悉相關技術的人將是明顯的。 電源供應電壓（如3. 3 V D . C .)及接地分別經 由標示爲V 3及GND的連接片傅輸。如果完成，一單一 額外的連接片用以讀取串列可程式唯讀記憶（DROM) 的內容，其標示爲SERIAL DAT。 本紙張尺度適用中國國家標準（（.；^8)/\4規格（210乂297公釐） 31 I---^------- -- (請先閲讀背而之注意事項再填巧本頁) 訂 A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明（29) 圖1 5解說全部2 4 4連接器連接片邊緣連接器 1 0 8的一較佳的典型的連接片設定。骸圖分成6行以在 一頁展示所有2 4 4個連接片設定。1 4個連接片未被設 定。每行展示連接片號設定，其後跟隨對應列於表1的連 接片名的連接片描述的縮寫。藉由將PCB1 0 3上的軌 跡長度列入考慮以使信號失眞與負載最小化，完成連接片 設定。 VII 時序獬求 表2展示一典型SDRAM DIMM對的代表時序 需求，其使用NEC公司（日本）料號 UPD4516421GS— A12— TJF (4MX4 )，uPD4516421GS-A12— TJF(2M X8)或 uPD4 5 1 6 1GS— A1 2-TJF (1M X 1 6 )。列於表2的時序需求是針對0及7 〇 °C之間的 正常溫度，及3. 3伏及3. 6伏D. C.之間的電、源電 壓，所有時脈參考至PC LK。表2的時序需求包括約 1. 5奈秒的時脈跳動與失眞。 I.--W------- ^-- (請先閲讀背面之注意事項再填寫本I)

、1T 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） 32 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（30) 表2 時序需求

@ ( Ta = 〇至 70°C ,VDD,VDDQ = 3.15VDCS3.6VDC) 所有時脈參考至PCLK 計時包括一最大1.5ns的時脈跳動+失眞 -衣------訂 (請先閲讀背而之注意事項再填寫本頁) 1. 時脈週期時間=20ns最大 2 . 至設定的資料的時脈=4. 5 n s最小 3 . 至保持的資料的時脈二2. 5 n s最小 4 . 設定時間輸入位址=12.0 n s最小 S 保持時間輸入位址=1.0ns最小 6 . 設定時間輸入命令=12.0 ^_ ns最小 7 . ----~~~~ 保持時間輸入命令=1 n s最小 8 . * .....~- 來自時脈的存取時間（CAS等數 15ns最大，負載80pf 間 時 本紙張尺度適用中國國家標华（CNS) Λ4規格（210X297公釐） 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明（31) 9. 保持時間輸出賫料=1.5ns最小 10 . 至賫料輸出，高阻抗的時脈=16.5ns最大， 負載80pf 11 . 至CKE設定的時脈（功率下降離開）= 12.0ns 最大 12 . 至CKE保持的時脈=1.0ns最小 13 . R e f "乍用至1^1:/作用命令週期=11〇115最小 14 . 作用至預充重命令週期= 75ns最小（0000ns 最大 15 . 作用命令至行命令（相同庫）=3 8 π s最小 16 . 預充電至作用命令週期= 38ns最小 17 最後資料輸入至預充電超前時間=18ns最小1 18. 復新週期=64ms最大 » ml I，·*-- IΙΞI 111 - --- .......... In I i^i (請先閲讀背面之注意事項再填朽本頁) 34 本紙張尺度適用中國國家標隼（CNS ) A4规格（210X297公釐） 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4规格（210x 297公釐） A7 B7 五、發明説明（32) 表2展示的時序參數通常代表在邊緣連接器測量的時 間週期，其忽略了連接器本身將在信號上產生的任何小效 應。如果在一 SDRAMs本身上的位置測量，道些時間 將出現不同。列與行位址由一記憶系統設定，其中 SDRAM DIMMs連接至該記憶系統，且該位址如 安裝在D IMMs上的特定SDRAM元件所需求者。 VIII 波形圖 SDRAM DIMM的讀取與寫入資訊的時序圆展 示於圖8 — 1 3。圖8展示一根據本發明的代表性的％資 料讀取^時序圚。圖9展示一根據本發明的代表性的^資 料寫入#時序圖。圖1 〇展示一根據本發明的代表性的 讀取修改寫入^ (RMW)時序圖。垂直條代表時脈邊緣 ，在該邊緣，控制與位址信號由SDRAMs部所取樣。 現在轉回至圖8，全部6個時序軌跡被解說，包括： 晶片選取（CS _) 8 0 2 ;列位址選通脈衝（RE _) 804 :行位址選通脈衝（CE __) 806 ;寫入致能（ W E 一）808 :位址（A)輸入810 ;以及資料（ 〇<3)输入/輸出812。 SDRAM DIMMs資料輸出812代表一根據 R E ___，C E __以及W E ___控制信號的列與行位址及確認 的應用的輸出的時序。資料記憶被設置成一單一列存取可 跟隨4個行位址（C〇，C2，C4及C6)以存取來自 一 D I MM對的一區塊資料。一區塊的賫料（不包括同位 -35 - -1'^^^^1 ^—^1-11 ! I- - 1 - ·1. n HI— 1^1 一eJ (請先閱讀背面之注意事項再填寫本頁) A7 經濟部中央標隼局員工消費合作社印製 _ _ B7五、發明説明（33) /ECC資料）是8字組乘1 6位元組，或全部1 2 8個 位元組（由於該對被平行存取，其爲每個D IMM6 4位 元或每個位置存取共128個位元）。因此對於每個RA 的4個連績位β存取，全部8資料字組DO—D7乘16 位元組被輸出。同樣地，如圖9的軌跡9 0 2所解說的’ SDRAM D IMM對被寫入區塊中。表3展示圖8 一 1 0的不同時序參數的代表性週期等數時間。這些參數等 數時間以奈秒列出，且是額定的。 H· ^^^1 tT—f HI .^n i^i ρ^〈 —i 1- 1^1 一OJ (讀先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X 297公釐） -36 -

SQZ43S A7 B7 五、發明説明（34) 表3 在5 0 MHZ的週期等數時間 1 . CAS等數時間= 2(CE_*令與有效資料之間的時脈數） 2 .七1^0 = 2(1^_與CE_^令之間的最小時脈數） 3 . RAS等數時間= 4(RE_JS|有效資料之間的最小時脈數） 4. tRC = 6(復新與1^_命令之間的最小時脈數） 5. tRAS = 4(RE_與預充電之間的最小時脈數） 6. tRRD = 2(RE_命令間的取小時脈數） 7. tRP = 2(預充電與1^_命令之間的最小時脈數） 8. tDPL=l(賫料輸入與預充電命令之間的最小時脈數） 9. tDAL = 3(資料輸入與自動預充電的RE之間的最小時 脈數） 經濟部中央標準局員工消費合作社印裝 H* —^ϋ mV tn ^^^^1 ^^^^1 ^^^^1 ^1.^1 ^^^^1 ^ J (請先閱讀背面之注意事項再填寫本頁) 讀取修改寫入也可如圖10所示在資料上被完成。一 位e由一單一 R Ε 及CE _ (分別爲軌跡1 0 0 2及 i 〇 〇 4 )所存取，且資料在第一D0/D1對1 0 0 6 被讀取。在賫料被修改後，藉由確認C E _及W E 一（軌 跡1 0 1 0 )信號，其如所示由第二D0/D1對（ 1 0 0 8 )寫回至D IMM對。 如上所述，狀態記憶與資料記憶被平行存取。由於每 個目錄入口是3 2位元宽，一狀態記憶包括二個讀取及二 個寫入，且較佳實施例的每個狀態記憶形成只有16位元 本紙張尺度適用中國國家標率（CNS ) A4规格（210X297公釐）-37 _ 經濟部中央標導局只工消費合作杜印聚 A7 B7 五、發明説明（⑽ 深的SDRAMs。而且，分頁遷移遞增需要讀取對應於 提出要求的節點及主節點的存取的區塊的位置，以及一寫 入以遞增提出需求的節點的計數。分頁遷移計數追踪一節 點存取記憶的一特定頁的次數。因此，每當一分頁被存取 時，該計數必須遞增。如果某節點存取一給定分頁的次數 超過一預定門限値，或者要求者的計數減去主節點的計數 超過另一門限値，分頁被遷移至與該節點相關的記憶。分 頁遷移的一較詳細描述見於上述的未定專利申請（委任摘 錄第1452. 0690000號）。因此，在8週期的 資料記憶的讀取或寫入期間，對應的狀態記憶總共被讀取 4次，寫入3次，使得資料與狀態記憶的存取平衡。 圖1 1 ，1 2及1 3分別展示關於資料遮罩，包括讀 取，寫入，以及校正的三種不同波形圖。在圖11中，展 示下列信號：晶片選取（DIR _C S _)，列位址選通 脈衝（D I R __R E_)，行位址選通脈衝（DIR 一 L E _)，寫入致能（D I R _W E _)，輸入/輸出資 料遮罩（D I R __D QM)，位址A輸入及資料（DIR _D Q)输入/輸出。藉由讀取目錄字組的第一半（D0 )，請求節點的分頁遷移計數（S)，目錄字組的第二半 (D 1 )，主節點的分頁遷移計數（H)，一讀取的目錄 週期啓始，然後在DIR _D Q的一靜週期之後，新分頁 遷移計數（S )及新目錄資訊（D 0及D 1 )被寫入狀態 記憶。該資訊以根據記憶控制器的請求列出的次序被讀取 ，該列出的次序產生最快的記憶反應時間。 ^^^1 Lr—. —-Ι-—- 1.H ^^^1 ^^^1 ^ I ^ϋ— I ί ml as 、v't (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標孪（（、NS ) A4#L格（：!川>1()7公f ) - 38 - 經濟部中央標隼局β工消费合作杜印製 A7 B7五、發明説明（36) 圖1 2是圖1 1展示的波形的微小的置換。相對於圖 1 1 ，在該圖中S與DO的次序作交換。 圖1 3展示一狀態校正運作的狀態存取’其爲唯狀態 存取，且不需要一記憶存取。爲了使該校正運作的整理操 作達到最小，只有目錄資訊被存取。 XI 擴展的狀態記憶 當使用於一 D SM多重處理器，本發明的D I MM對 被用以形成主記憶。D SM多重處理器的每個處理器節點 包括一部分主記憶。在D IMM的3 6百萬位元組與7 2 百萬位元組的實施例中，上述的狀態記憶結構提供足夠的 容置以容納一具有16個節點的系統所需的狀態記億。譬 如，上述的每個狀態記憶包括16位元宽的狀態資訊字組 Ο 當節點數超過1 6時，在每個節點需要額外的狀態記 億以容納關於快取的更多狀態資訊，這是因爲更多的快取 記憶要加入該系統。藉由使用一唯狀態記憶D I MM可提 供額外的狀態記憶。根據本發明的該觀點的一較佳實施例 ，該唯狀態記憶D IMM加入3 2位元的額外狀態記憶。 產生的全部狀態記憶提供4 8位元宽的狀態資訊字組（在 SDRAM資料/狀態記憶DIMM上的16個原始 位元加上來自唯狀態記憶DIMM的32位元）。藉由該 額外狀態記憶，DSM多重處理器使用傳統位元向量可容 納至6 4個節點，而使用彈性的目錄位元向置可容納至 (請先閱讀背面之注意事項再填寫本頁) _ 本紙張尺度適用中國國家標準（C'NS ) Α4規格!: 2ΙΟχ:297公释） 39 經濟部中央標隼局員工消費合作社印製 A7 B7五、發明説明（37) 5 1 2個節點。額外狀態賫訊位元的特定數可改變，且是 可擴展的，此對於普通熟悉相關技術的人是明顯的。 在一 D SM多重處理器的一節點的一主記憶部分 1 4 0 0中的D IMM對3 0 2及唯狀態記憶D IMMs 1 4 0 6的組織解說於圖1 4。在DSM多重處理器的節 點的記憶/目錄控制器1 4 0 2執行D I Μ M s 3 0 2與 1 4 0 6上的資料與狀態記憶。一記憶位址與控制緩衝器 1 4 1 0緩衝所有從控制器1 4 0 2通往D I Μ Μ對 3 0 2的資料記憶的位址與控制1 4 2 0。一狀態（目錄 )位址與控制緩衝器1 4 1 2緩衝從控制器1 4 0 2通到 唯狀態記憶D ΙΜΜ對1 4 0 6的狀態記憶的線1 4 2 2 上的所有位址與控制信號。 使用一單一 PCB，每個唯狀態記憶D ΙΜΜ 1 4 0 6可被形成。PCB可組裝與D IMMs 3 0 2 的SDRAMs相似或不相似的容量的SDRAM晶片。 唯狀態記憶D IMMs 1 4 0 6的SDRAMs以二個 狀態記憶庫被組織，使得狀態資訊及狀態資訊的定址與 DIMMs 3 0 2上的目錄（DIR)/狀態記憶一致 Ο 經由雙向匯流排1 4 0 9，一匯流排交換器1 4 0 8 俥送/接收1 4 4位元資料字組至/從每個D IMM對 3 0 2 °匯流排交換器1 4 0 8以記憶速度取得1 4 4位 元資料，且以二倍於記憶速度將其轉換成7 2位元。在一 較佳實施例，匯流排交換哭1 4 0 8以一料號 (請先閲績背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標準（CNS ) Λ4規格（21;) X. 297公f ) 40 經濟部中央標隼局員工消費合作'杜印製 A7 B7 五、發明説明（38) SN74ALVC16282 (由德州達拉斯的德州儀器 製造）形成1對於經由雙向匯流排1 4 1 1 ，在 DIMMS 302與控制器1402之間的資料雙向轉 移，該交換器將在5 0MHz的1 4 4位元轉換成在 1 0 ΟΜΗζ的7 2位元，或相反。目錄賫料未被緩衝， 且經由雙向匯流排1 4 2 4在唯狀態記憶D IMMs 1 4 0 6與控制器1 4 0 2之間轉移。 爲了解說的目的，D IMM的一 3 6百萬位元組實施 例與一 7 2百萬位元組的實施例已被描述。然而，應當了 解的是，本發明的D I MM可以其他資料容量生產。譬如 ，使用6 4百萬位元（即8MX8 ) SDRAM晶片，一 單一板D IMM可被生產具有1 2 8百萬位元組資料及 1 6百萬位元組ECC ( 1 8晶片X 8百萬位元組每晶片 )儲存容置（包括資料及ECC)。此將產生一具有 2 5 6百萬位元組資料儲存容量的D IMM對。如果一平 板車型板使用於上述的7 2百萬位元組D I MM實施例， 6 4百萬位元組SDRAM晶片可用以形成一 2 5 6百萬 位元組資料及32百萬位元組ECC DIMM及一 5 1 2百萬位元組資料，6 4百萬位元組ECC D I Μ Μ 對 ° 在上述的較佳實施例中，一平板車型板被使用以允許 D ΙΜΜ容納資料記憶的3 6個SDRAMs。熟悉本技 術的人將承認：晶片堆叠技術也可用以容納3 6個 SDRAM晶片。如果晶片堆叠技術也可用以容納3 6個 本紙張尺度適用中國國家標準.（C'NS ) Λ4規格ηίοχ 公犛.) 41 (請先閲讀背面之注意事項再填寫本頁) 訂 A7 B7 __ 五、發明説明（⑽ SDRAM晶片。如果晶片堆叠技術被使用，平板車型板 可移去。 另外，4百萬位元組（即1MX 4) SDRAM晶片 可組合以產生較低儲存容量的D I MMs ，或者上述堆叠 及/或平板車型技術可用於較高的儲存容置。 X 結論 在本發明的不同實施例已在上面描述的同時，應當了 解：他們藉由例子而被提出，而非限制。熟悉相關技術的 人將明顯發現：在不偏離本發明的精神與範疇下，可形成 形式與細節的不同變型。因此，本發明將不會任何上述典 型的實施例的限制，但是僅受下列申請專利範園及其相等 項所定義。 amihi·- In ^ 1^1 m· an— i In nn \J (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 本紙張尺度綱) /Uim (

Claims (1)

1. it ^卜;中\ C8 〒· D8 L_______________________L 々、申請專利範圍 第8 5 1 Q 7 1 8 0號專利申請案 中文申請專利範圍修正本 民國83年 2月修正 1 . 一種雙列直插式記憶模組（D I Μ Μ )，其包括 _ 一電路板： 第一記憶裝置，安裝於該電路板上，用&儲存資料； 以及 第二記憶裝置，安裝於該電路板上，用以儲存對應該 資料的至少一部分的目錄資訊。 2 .如申請專利範圍第1項之雙列直插式記憶模組， 包括： 闬以允許該第一記憶裝置與該第二記億裝置被分離存 取的其他裝置。 3 .如申請專利範 '圍第2項之雙列直插式記憶模組， 其中該其他裝置包括一連接器，該連接器具有一組連接片 ，該連接片包括： 一第一組位址連接片， 一第二組位址連接片， 一第一組資料連接片，以及 一第二組資料連接片。 4 .如申請專利範圍第3項之雙列直插式記億模組， 其中該組連接片具有下列裝設： 表紙張尺度適用中國國家橾準（CNS ) A4規格（2丨Ο X 297公釐） ------：--;I.裝------訂-----< 银 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印製 經濟部中央標準局員工消費合作社印裝 A8 B8 C8 D8 六、申請專利範圍 一組資料連接片與該第一組位址連接片電耦合至 該第一記憶裝置，以及 該第二組資料連接片與該第二組位址連接片壩；稱合至 該第二記億裝置： 其中該裝設允許該第一與第二記億裝置獨立定址。 5 如申請專利範圍第4項之雙列直插式記憶模組’ 其中今組連接片另外包括該第一與第一記憶裝置的分離控 制連接片3 6 如申請專利範圍第4項之雙列直插式記憶模組， 其中該連接器是一具有二面以及每面至少1 2 2個連接片 的邊緣連接器，該第一組位址連接片包括至少1 2個連接 片，該第二組位址連接片包括至少1 2個連接片’該第一 組資料連接片包括至少7 2個連接片’該第二組資料連接 片包括至少1 6個連接片。 ? 如申請專利範圍第1項之變列直插式記憶模組’ 其中該第一記億裝置及該第二記億裝置，每個包括一組動 態隨機存取& 丨惠< D β A Μ ) @ .片 8如申請專利範圍第1項之雙列直插式記憶模組， 另外包括一耦合至該第一與第二記懷裝置的鎖相迴路時脈 驅動器，以及一罔以緩衝該第一記，丨意裝置的位址與控制信 號的緩衝器2 9如申請專利範圍第1項之變列直插式記憶模組’ 其中該第一記億裝置被局部組織成記億區塊’該第二記憶 裝置被建構成闬以儲存資訊，在該® ’儲存於一組該1己億 本紙張尺度逋用中國國家標準（CNS ) Α4規格（2丨Ο X 297公釐） (請先聞讀背面之注意事項再填寫本頁) .裝. 訂 A8 B8 C8 D8____ 六、申請專利範圍 區塊的資料被快° L 〇 如申請專利範圍第1項之雙列直插式記憶模組 ，其中該第一記億裝置被局部組織成記憶區塊，該第二記 憶裝置被建構成用以儲存11存於—組該記憶區塊的資料的 存取權。 χ L %串請專利範圍第1項之雙列直插式記憶模組 ，其中該第一記億裝置被局部組織成記憶區塊’該第二記 憶裝置被建構成闬以儲存關於儲存於—組該記憶區塊的資 料的快取狀態資1^ ° ^ 2 如申請專利範圍第4項之雙列直插式記憶模組 ，其中該第一記億裝置與該第二記憶裝置’每個包括一組 同步動態隨機存取記億（S D R Α Μ )晶片。 1 3 .如申請專利範圍第1 2項之雙列直插式記憶模 組，其中該第一記億裝置被分成一第—記憶庫部分的 S D R A Μ晶片及一第二記億庫部分的S D R A Μ晶片。 經濟部中央標準局員工消費合作社印製 ： '袭-- (請先閱讀背面之注意事項再填寫本頁) ]_ 4 .如申請專利範圍第1 3項之雙列直插式記憶-模 組，其中該第一記億庫部分及該第二記億庫部分，每個包 括至少9個S D R A Μ晶片，每個該至少9個S D R A Μ 晶片是2百萬位元（2 Μ )深及8位元寬，且其中該第二 記億裝置包括至少1 ίϋ 1百萬位元（1 Μ )深乘1 6位元 寬的S D R A VI晶片。 1 5 .如申請專利範圍第1 3項之雙列直插式記憶模 組，其中該第一記億庫部分及該第二記|意庫部分，每個包 括至少1 8個s D R A Μ晶片，每個該至少1 8個 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇)< 297公董） 30S433 Α8 Β8 C8 D8 々、申請專利範圍 SDRAM晶片是4百萬位元（4M)深及4位元寬，且 其中該第二記憶裝置包括至少1個2個2百萬位元（2M )深乘8位元寬的S D R A Μ晶片。 1 6 .如申請專利範圍第1 5項之雙列直插式記憶模 組，其中該印刷電路板包括一第一電路板，該電路板以平 行，平板車構形支撑一第二電路板。 1 7 .如申請專利範圍第1 3項之雙列直插式記憶模 組，其中該第一記億庫部分及該第二記憶庫部分，每個包 括至少1 8個S D R A Μ晶片，每個該至少1 8個 S D R A Μ晶片是1 6百萬位元（1 6 Μ )深及4位元寬 ，其中該第一組位址連接片包括至少1 4個連接片，且其 中該第二記憶裝置包括至少2個8百萬位元（8 Μ )深乘 8位元寬的S D R A Μ晶片。 1 8 . —雙列直插式記憶模組（D I Μ Μ )，包括： 一電路板： 一安裝ΪΞ該電路板上的資料記億： 一安裝在該電路板上的狀態記億：以及 用以允許該資料記憶與該狀態記憶被分離存取的裝置 0 1 9 .如申請專利範圍第1 8項之雙列直插式記憶模 組，其中該其他裝置包括一連接器，該連接器具有一組連 接片，該連接片包括： 一第一組位址連接片， 一第二組位址連接片， 本紙張尺度逋用中國國家標準（CNS ) Α4規格（210X297公釐） ------：--^ 裝------訂------:冰 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 々、申請專利範圍 一第一組資料連接片，以及 一第二組資料連接片。 2 0 .如申請專利範圍第1 9項之雙列直插式記憶模 組，其中該組連接片具有下列裝設： 該第一組資料連接片與該第一組址連接片電耦合至該 資料記億：以及 該第二組資料連接片與該第二組位址連接片電耦合至 該狀態記憶： ’ 其中該裝設允許該資料記憶與該狀態記憶獨立定址。 2 1 .如申請專利範圍第1 9項之雙列直插式記憶模 組，其中該組連接片另外包括該資料記憶與該狀態記憶的 分離控制連接片。 2 2 .如申請專利範圍第2 0項之雙列直插式記憶模 組，其中該連接器是一具有二面以及每面至少1 2 2個連 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 接片的邊緣連接器，該第一組位址連接片包括至少1 2個 連接片，該第二組位址連接片包括至少1 2個連接片，該 第一組資料連接片包括至少7 2個連接片，該第二組資料 連接片包括至少1 6個連接片。 2 3 .如申請專利範圍第1 8項之雙列直插式記憶模 組，其中該資料記億及該狀態記億，每個包括一組動態隨 機存取記億（D R A Μ )晶片。 2 4 .如申請專利範圍第1 8項之雙列直插式記憶模 組，另外包括一耦合至該資料記億與狀態記憶的鎖相迴路 時脈驅動器，以弋一用以緩衝該資料記丨意的位址與控制信 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210 X 297公釐） A8 B8 C8 D8 經濟部中央標準局員工消費合作杜印製 六、 申請專利範圍 1 I 號 的 緩 衝 器 0 1 1 1 2 5 如 丰 請 專 利 範 圍 第 1 8 項 之 雙 列 直 插 式 記 憶 模 組 其 中 該 資 料 記 憶 被 局 部 組 織 成 記 憶 1^5* 塊 該 狀 態 記 憶 ^—V «1 I 請 1 1 被 建 構 成 用 以 儲 存 資 訊 在 該 處 儲 存 於 一 組 該 記 憶 區 塊 先 1¾ 1 I 讀 1 的 資 料 被 快 取 0 背 'έ 1 I 2 6 如 丰 請 專 利 範 圍 第 1 8 項 之 雙 列 直 插 式 記 憶 模 之 注 1 意 重 I 組 其 中 該 資 料 記 憶 被 局 部 組 喊 成 記 憶 區 塊 該 狀 態 記 憶 爭 項 I 再 被 建 構 成 用 以 儲 存 儲 存 於 一 組 該 記 憶 Έ 塊 的 資 料 的 存 取 權 填 寫 本 k 0 頁 ___· 1 | 2 7 如 丰 請 專 利 範 圍 第 1 8 項 之 雙 列 直 插 式 記 憶 模 1 I 組 其 中 該 資 料 記 億 被 局 部 組 嫩 成 記 憶 1品- 塊 該 狀 態 記 憶 1 1 I 被 建 構 成 用 以 儲 存 關 於 儲 存 於 — 組 該 記 憶 區 塊 的 資 料 的 快 1 訂 I 取 狀 態 資 訊 0 1 1 2 8 如 申 請 專 利 範 圍 第 2 0 項 之 雙 列 直 插 式 記 憶 模 1 1 組 其 中 該 資 料 記 億 與 該 狀 態 記 憶 每 個 包 括 — 組 同 步 動 1 態 隨 機 存 取 記 憶 ( S D R A Μ ) 晶 片 0 I 2 9 如 丰 請 專 利 範 圍 第 2 8 項 之 雙 列 直 插 式 記 憶 模 1 1 I 組 其 中 該 資 料 記 億 被 分 成 一 第 — 記 憶 庫 部 分 的 1 S D R A Μ 晶 片 一 Λ-Λτ· 弟 二 記 億 庫 部 分 的 S D R A Μ 晶 片 0 1 3 0 如 丰 請 專 利 範 圍 弟 2 9 項 之 雙 列 直 插 式 記 憶 模 1 1 組 其 中 該 第 — 記 億 庫 部 分 該 Α-*τ· 弟 二 記 憶 庫 部 分 每 個 包 1 括 至 少 9 個 S D R A Μ 晶 片 每 涸 該 至 少 9 個 S D R A Μ 1 1 1 晶 片 是 2 百 萬 ί立 元 ( 2 Μ ) 深 及 8 位 元 寬 且 其 中 該 狀 m 1 1 記 憶 包 括 至 少 1 個 1 百 萬 ί立 元 ( 1 Μ ) 深 乘 1 6 位 元 寬 的 1 1 1 本紙張尺度適用中國國家標孳（CNS ) A4規格（210X 297公釐） υ 433 as B8 C8 D8 々、申請專利範圍 S D R A Μ晶片。 3 1 .如申請專利範圍第2 9項之雙列直插式記憶模 組，其中該第一記億庫部分及該第二記憶庫部分，每個包 括至少1 8個S D R A Μ晶片，每個該至少1 8個 S D R A Μ晶片是4百萬位元（4 Μ )深及4位元寬，且 其中該狀態記憶包括至少2.個2百萬位元（2 Μ )深乘8 位元寬的S D R A Μ晶片。 3 2 .如申請專利範圍第3 1項之雙列It插式記憶模 組，其中該印刷電路板包括一第一電路板，該電路板以平 行，平.板車構形支撑一第二電路板。 3 3 .如申請專利範圍第2 9項之雙列直插式記憶模 組，其中該第一記憶庫部分及該第二記憶庫部分，每個包 括至少1 8個S D R A Μ晶片，每個該至少1 8個 S D R A Μ晶片是1 6百萬位元（1 6 Μ )深及4位元寬 ，其中該第一組位址連接片包括I 4個連接片；且其中該 狀態記憶包·括至少2個8百萬位元（8 Μ )深乘8位元寬 的S D R A Μ晶片。 m 1^1 1^1 ^^^1 —«^1 -- HI I 士^ml HI - i I I— f US--5 (請先閱讀背面之注意事項再填寫本頁) 經濟部中夬標隼局員工消費合作社印製 本紙浪尺度適用中國國家標华·（ CNS ) A4規格（210X 297公釐）