CN1142635A - 带有数据和状态存贮器的高存贮容量dimm - Google Patents

带有数据和状态存贮器的高存贮容量dimm Download PDF

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Abstract

基于目录的分布式存贮器共用多处理器计算机系统中所采用的高存贮器容量双列直插式存贮器组件(DIMM)，包含有用于存贮数据的数据存贮器和用于存贮对应于至少一部分数据的状态或目录信息的状态存贮器。此DIMM使得数据和状态信息相互独立的被访问。此DIMM可被组构成多种存贮容量。

Description

带有数据和状态存贮器的 高存贮容量DIMM
本申请涉及到1995年5月15日递交的共同拥有的未决美国专利申请“带有数据存贮器和状态存贮器的DIMM对”No.08/440967。
本发明总的说是关于计算机存贮器技术领域，较具体说是关于动态随机存取存贮器双列直插式存贮器组件。
动态随机存取存贮器(DRAM)单列直插式存贮器组件(SIMM)和双列直插式存贮器组件(DIMM)是所有规模的计算机系统，包括个人计算机(PC)，工作站，超级计算机等中优先设置的半导体主存贮器。SIMM和DIMM两者均包含一印刷电路板(PCB)，此PCB在其相对的两边上具有带多个信号接片的边缘连接器，用于与一连接器插座作机械上的和电气上的连接。DRAM或同步DRAM集成电路芯片被安装在此PCB上，并电气连接到各个不同的连接器信号接片。SIMM具有电气连接的对向信号接片，因而每一对接片承载单一的信号。在DIMM中，对向的接片不相连接所以每一接片可承载独立的信号。不过，术语SIMM和DIMM在存贮器技术中常常是看作是同义语。关于一已知的DRAMSIMM的详细说明可查看共同拥有的Alexander美国专利No.5272664。
在一多处理器计算机系统中，主存贮器可以作成分布式的共享存贮器或集中式(亦即非分布式)的存贮器。每一处理器一般都具有一本地高速缓冲存贮器。因此，这些处理器均必须保持高速缓冲存贮器相关性。大多数带有高速缓存相关性的现有多处理器均依赖于对保持相关性的探测。为做到这一点，所有处理器均被连接到一公共总线。处理器“探测”该总线。这就是说，有关哪一处理器所高速缓冲存贮的哪一数据项的信息，被分布在所有这些高速缓冲存贮器中间。这样，直接探测方案就要求所有高速存贮器都注意由每一处理器发出的每一个存贮器请求。这固定地会限制这些系统的可量测性，因为该公共总线和各个别的高速缓冲存贮器终究会饱和。采用今天的高性能的RISC处理器，只要少量几个处理器就会发生这种情况。
目录式结构因不必向全部处理器高速缓冲存贮器播送每一个存贮器请求所以能避免探测方案的可量测性问题。此目录保存有针对持有各存贮器块的拷贝的处理器高速缓存器的指针。只有具有拷贝的高速缓存器才能受对该存贮器块的访问的作用，和只有这些高速缓存需要被通知这种访问。因而，处理器高速缓存器和相互间的连接就不会因相关的请求而饱和。而且，基于目录的相关不取决于任一具体的相互连接网络，例如大多数探测方案所采用的母线。
已经开发有不多几个采用目录结构的DSM多处理器。这种DSM系统的例子中包括有：斯坦福大学的Dash多处理器，见Lenoski，Daniel等“The Stanford Dash Multiprocessor”，IEEE，pp.63-79，March 1992；麻省理工学院(MIT)的Alewife多处理器，见Chaiken.David等“Limit LESS Directories：A ScalableCache Coherence Scheme”，ACM，pp.224-234，1991；和Convex计算机公司的Exemplar多处理器，见Brewer.Tony″A HighlyScalable System Utilizing up to 128 PA-RISCProcessors″，IEEE，pp.133-140，1995。
在斯坦福Dash多处理器中，主存贮器为最大存贮器容量采用硬件实现。在MIT多处理器和Convex计算机公司多处理器中，目录信息被存贮在主存贮器中。因此，数据和目录信息必须被顺序地访问，从而限制存贮器的带宽。
所需要的是一种在-DSM多处理器计算机系统中这样来实现主存贮器的技术，即能容纳目录信息和能同时支持数据存贮器和目录存贮器两者直接存贮器扩展。
本发明是一包含有一电路板和安装在此电路板上的第一和第二存贮器的双列直插式存贮器组件(DIMM)。第一存贮器组构成用于存贮数据，也被叫做数据存贮器。第二存贮器被叫做状态存贮器，被组构成用于存放对应于至少一部分存贮在数据存贮器中的数据的状态信息。状态信息包含，例如，高速缓存相关信息(亦即关于是否和何处一数据块被加以高速缓存的以及数据的最新拷贝存在何处的信息)，关于对数据存贮器中的数据的访问权的信息，页面迁移信息等等。本发明的DIMM使得状态存贮器中的状态信息能与数据存贮器中的数据分开地被加以访问。这里所说的“分开地”是指状态信息能被独立地和/或与存贮在数据存贮器中的数据并行地加以读出/写入。
本发明的多个DIMM可被用来构成一分布式共享存贮器(DSM)多处理器中的主存贮器。此DIMM设置提供一种机制，通过这种机制能很容易地升级或替换存贮器。由于状态信息与数据一齐被存贮在DIMM中，从而获得理想的存贮器管理方式。
在一第一实施例中，每一DIMM提供数据存贮器中的32兆字节的数据存贮容量和4兆字节的ECC(纠错代码)。为达到这一点，此DIMM包含有二个2兆毕特深、72毕特宽(2M×72)的存贮器区部分(DIMM电路板每边一个)。在此72毕特中，64毕特用于数据，8毕特用于ECC。状态存贮器包含有1兆毕特深、16毕特宽(1M×16)的状态信息的容量.这一实施例可采用多个同步动态随机存取存贮器(SDRAM)芯片来实现。
在这一实施例中，DIMM电路板为近似1.34英寸高和6.6英寸长(应注意的是宽度尺寸是被作为高度，这是因为DIMM板通常是通过边缘连接器被垂直安装于另一电路板的)，并包含有沿电路板的长度方向边缘上的122接片长和2接片宽的边缘连接器。数据存贮器是采用18个2兆毕特和8毕特(2M×8)的SDRAM芯片作成的。SDRAM芯片中的9个被安装在电路板的前边上，9个被安装在电路板的后边上。状态存贮器采用单一的一个1兆毕特和16毕特(1M×16)的SDRAM芯片组成，被安装在电路板的前边上。
边缘连接器的244个接片提供数据存贮器和状态存贮器分开的数据和地址接片，使得各存贮器能独立地加以访问，而且在希望时也可作并行访问。在电路板的每一边设有地址和控制缓存器。每一地址和控制缓存器为一半数据存贮器的SDRAM芯片的所有地址和控制线提供缓冲。此外，设有一单个的时钟驱动器用于所有DIMM的SDRAM芯片。此时钟驱动器具有二个重要功能。第一，此时钟驱动器提供为驱动各SDRAM芯片足够的驱动电流容量以使得不过分增加时钟信号源的负荷。第二，此时钟驱动器提供锁相环功能，以消除由时钟驱动器的缓存/驱动电路所带来的任何歪斜或延迟。
在一第二实施例中，每一DIMM提供数据存贮器中总共72兆字节的数据存贮中的64兆字节的数据存贮容量和8兆字节的ECC。为达到这一点，此DIMM包含有二个4兆毕特深和72毕特宽(4M×72)的存贮器区部分。状态存贮器包含有2兆毕特深和16毕特宽(2M×16)的状态信息容量。
在这一实施例中，数据存贮器采用36个4兆毕特和4毕特(4M×4)的SDRAM芯片来实现。这一设置需要一以背叠方式安装在第一电路板上的第二电路板。数据存贮器的18个SDRAM芯片被安装在第一电路板上，基本上如同第一实施例中设置，而另外的18个SDRAM芯片则以同样方式安装在背叠板上。状态存贮器采用2个2兆毕特和8毕特(2M×8)的SDRAM芯片作成。一个芯片被安装在第一电路板的每一个边上。与36兆字节实施例相同，此72兆字节实施例中的第一电路板包含有一单个的时钟驱动器和二个地址和控制缓冲器。此外，该背叠板包含有它自己的单个时钟驱动器和一对地址和控制缓冲器。
本发明利用一DIMM存贮器对中的DIMM。此一对中的第一个DIMM包含一具有存放数据的第一和第二存贮器区部分的第一数据存贮器，和一被组构来存放对应于一第一存贮器区中存贮的数据的状态信息的第一状态存贮器。此一对中的第二DIMM包含一具有存放数据的第三和第四存贮器区部分的第二数据存贮器，和一被组构来存放对应一第二存贮器区中存放的数据的状态信息的第二状态存贮器。该第一存贮器区是由第一DIMM的第一存贮器区部分和第二DIMM的第三存贮器区部分形成的。该第二存贮器区是由第一DIMM的第二存贮器区部分和第二DIMM的第四存贮器区部分形成的。例如，如果第一存贮器区部分代表第一DIMM的前边，第二存贮器区部分代表第一DIMM的后边，第三存贮器区部分代表第二DIMM的前边，和第四存贮器区部分代表第二DIMM的后边，那么此第一存贮器区即被表示为第一和第二DIMM的前边，而该第二存贮器区即由第一和第二DIMM的后边表示。
这一DIMM对结构理想地提供了一非常宽的数据字DIMM，实现并不对DIMM的边缘连接器的具体构成提出复杂的要求。例如，每一DIMM在优选实施例中包含一244接片的边缘连接器。采用这种连接器，各DIMM提供72毕特宽的数据通路。从而，该DIMM对提供一144毕特宽的数据字。在上述第一实施中，此144毕特宽的数据字是在一带有64兆字节的数据存贮容量和8兆字节用于ECC的DIMM对中取得的。在上述第二实施例中，此144毕特宽数据字是在一具有128兆字节数据存贮容量和16兆字节用于ECC的DIMM对中取得的。
当应用于一DSM多处理器中时，此本发明的DIMM对被用于构成主存贮器。此DSM多处理器的每一处理器节点包含主存贮器的一部分。在36兆字节和72兆字节的DIMM实施例中，所讨论的状态存贮器结构为一具有有限数量节点(例如16节点)的系统容纳所需的状态信息提供足够的容量。例如说，上述每一状态存贮器包含16毕特宽的状态信息字。
在节点数超过16时，将出现更多的处理器和高速缓冲存贮器。需要有额外的状态数据来跟踪这些额外的高速缓冲存贮器。因而在状态存贮器中就需要更多的毕特来容纳增加的节点。此额外的状态存贮器可由仅状态存贮器的DIMM来提供。这一DIMM增加32毕特额外状态存贮器。最终得到的状态存贮器提供48毕特宽的状态信息字。采用此额外的状态存贮器，DSM多处理器能容纳多达64个采用一般位向量的节点，和多达512个采用通用目录位向量的节点。
这样，对于一具有或小于16个节点的DSM多处理器，本发明的DIMM使基于目录的存贮器结构能采用单一形式的DIMM成对地组构来实现/升级。对于一具有或小于512个节点的DSM多处理器，本发明的DIMM使得基于目录的存贮器结构能采用本发明的DIMM对和为扩展状态存贮器的仅状态存贮器的DIMM来实现/升级。在这种状态中，本发明的DIMM将显示出显著的优越性。首先，在提高处理机的数量时，无需更换现有的DIMM。而是仅仅以额外的DIMM和/或仅状态存贮器DIMM来对现有的DIMM加以补充。其次，较小的系统仅仅需要一DIMM对，而不必是一DIMM对加以一仅状态存贮器的DIMM，这就减少了这些系统的成本。第三，因为是采用单一的同样的DIMM板，和在某些情况下还有仅状态存贮器板，来实现主和目录/状态存贮器，所以就无需制造、存放和发行许多不同类型的存贮器装置。
为说明上的目的，已介绍了一36兆字节的和一72兆字节的DIMM实施例。不过应当理解，本发明DIMM可以制成其他的数据容量。例如，采用64兆字节(即8M×8)的SDRAM芯片可作成一具有128兆字节数据和16兆字节ECC(18个8兆字节/片的芯片)存贮容量(包括数据和ECC)的单板DIMM。这就能得到一具有256兆字节数据存贮容量的DIMM对。如果如上述的72兆字节DIMM实施例中，那样利用背叠式板的话，此64兆字节SDRAM芯片就可被用来实现一256兆字节数据和32兆字节ECC的DIMM和一512兆字节数据、64兆字节ECC的DIMM对。
在所述的优选实施例中，利用一背叠板以使DIMM能接纳36个用于数据存贮器的SDRAM。本技术领域的熟练人员将会理解，芯片叠层技术也可用来接纳36个SDRAM芯片。如采用芯片叠层技术，就可省去背叠板。
由下面的结合附图对本发明的数个优选实施例的较具体的说明，将会清楚看到本发明的前述的和其他的特点和优越性。
参照下列附图将更好地理解本发明：
图1为表示按照本发明的SDRAM DIMM的高层方框图；
图2为表明按照本发明的SRAM DIMM的前边和后边的原理方框图；
图3为表明按照本发明的具有二存贮区和用于这些存贮区的状态目录存贮器的SDRAM DIMM对的逻辑图；
图4为表明按照本发明第一实施例的36兆字节SDRAM DIMM的原理图；
图5为表明按照本发明第二实施例的72兆SDRAM DIMM的原理图；
图6A为按照本发明的SDRAM DIMM的前平面视图；
图6B为图6A的SDRAM DIMM的后平面视图；
图7A为按照本发明的SDRAM DIMM背叠板的前平面视图；
图7B为图7A的SDRAM DIMM背叠板的后平面视图；
图8描述按照本发明的典型数据读定时图；
图9描述按照本发明的典型数据写定时图；
图10描述按照本发明的典型读/修改/写定时图
图11描述按照本发明的针对读存贮器的典型的状态存贮器定时图；
图12描述按照本发明的针对写存贮器或读/修改/写的典型状态存贮器定时图；
图13描述按照本发明的针对仅状态存贮器DIMM的操作的典型状态存贮器定时图；
图14描述DIMM对和仅状态存贮器DIMM在一DSM多处理器的一个节点中的编排；和
图15描述一完整的边缘连接器的接片赋值优选例。
在这些图中，相同的参考号表示同一个或功能上相同的部件。因此，参考号的最左的数标明该参考号首次出现的附图。
现在参照附图来说明本发明的优选实施方案。虽然所讨论的是特定的步骤、结构和配置，但应当理解这仅仅为了进行说明的目的。本技术领域中的熟悉人员将会看到在本发明的基本精神和范畴之内可以采用许多其他的步骤、结构和配置。
在一分布式共用存贮器(DSM)多处理器中，就像在1995年5月5日递交的共同拥有的美国未决专利申请No.08/435 456“用于多处理器环境中的网络探查和访问的系统和方法”中所描述的那样，主计算机存贮器在整个处理器网络中分布。此主存贮器的每一被分配部分(节点)可与一个或多个本地处理器相关联。在这样一个系统中，存贮器管理就成分十分复杂。在上述认定的应用中叙述的DSM多处理器实现一种简化存贮器管理的基于目录的高速缓冲存贮器相关技术。在下面的共同拥有的美国未决专利申请中对此基于目录的存贮器管理系统作了介绍：
“能有效地投入不清零数据的基于目录的相关协议”，No.08/435 460，1995年5月5日递交；
“支持高利用效率的多处理器分区系统和方法”，No.08/435462，1995年5月5日递交；
“非均匀存贮器存取(NUMA)系统中页面迁移”，No.08/435464，1995年5月5日递交；
“多处理器计算机中保持虚/实存贮器转换的相关性的系统和方法”，No.08/435 459，1995年5月5日递交；和
“采用目录位向量高速缓冲存贮器的相关性”，No.08/435463，1995年5月5日递交。
本发明为实现如上面所引用的专利申请中描述的那样一个DSM中的主存贮器的双列直插式存贮器组件(DIMM)。有利的是本发明提供在一DIMM上的数据存贮器和状态存贮器两者。这便于分布式主存贮器的安装、替换、扩展、测试和推广。
图1为本发明DIMM 102的高层功能方框图。DIMM 102包括有一印刷电路板103，一数据存贮器102，和一状态存贮器106。电路板103是一具有边缘连接器108的多层(例如8层)印刷电路板。边缘连接器108独特地提供数据存贮器104和状态存贮器106的所有电气通信。边缘连接器108被组构成能插入一连接器插座中(图中未作业)例如Burndy公司(Norwalk，Connecticut)生产的插座部件号ELF 244 LFCE-4250。
边缘连接器108设置有多个数据接片118，使得能经由数据通路110对数据存贮器104作数据存取；多个地址接片120，用于经由地址和控制通路112将地址和控制信息传送到数据存贮器104；多个数据接片122，使得能经由数据通路114对状态存贮器106作数据存取；和多个地址接片124，用于经由地址和控制通路116将地址和控制信息传送给状态存贮器106。所谓对存贮器的“访问(或存取)”是指由存贮器读取数据，或将数据写入其中。
数据存贮器104被配置来存放数据。存贮在数据存贮器104中的数据通常被分成数据块。状态存贮器106被组构来存放对应于数据存贮器104中数据块的状态信息。状态信息(也称为目录信息)包含有，例如，高速缓存相关信息(亦即，关于是否和何处一数据块被加以高速缓存，和数据的最新拷贝存放在何处的信息)，有关对数据存贮器中的数据的访问权的信息，页面迁移信息等等。由于连接器108为状态存贮器106和数据存贮器104提供分开的地址和数据接片，所以能独立地访问数据和相应的状态信息。所谓“独立地”是搦状态信息可与由数据存贮器读出的、或被写入数据存贮器的数据无关地，和/或与之并行地读或写。这就使得数据和状态信息能同时进行存取。
图2表示DIMM 102的较详细的功能方框图。在此功能表示中，表明了前边202和后边204两方面的情况。连接器118被描绘在前边202和后边204之间。这一图形可由将此DIMM看作为一已打开的书本，中间为装订线，能看清前、后封面，来很好地理解。连接器118类似于书本的装订线。如图中所示，连接器118包含有在前边202上的第一行连接器接片206和电路板103后边204上的第二行连接器芯片208。
如这一图中所表明的，数据存贮器104由前边202上的第一存贮区部分210和后边204上的第二存贮区部分212组成。状态存贮器106如图示被安装在前边202上。地址和控制通路112由地址和控制缓存器214、216加以缓冲。地址和控制缓存器214通过母线113向第一存贮区部分210的左侧和第二存贮区部分212的左侧提供地址和控制信号(亦即，行地址选通，列地址选通，写使能和数据屏蔽)。此外，地址和控制缓存器212还通过连线117向第一存贮区部分210的左、右侧两方提供一芯片选择信号和一时钟使能信号。
同样地，地址和控制缓存器216通过母线115向第一存贮区部分210的右侧和第二存贮区部分212的右侧提供地址和控制信号(即，行地址选通，列地址选通，写使能和数据屏蔽)。此外，地址和控制缓存器216还通过连线119向第二存贮器区部分212的左、右侧双方提供一片选信号和一时钟使能信号。此片选信号用来在第一存贮区部分210和第二存贮区部分212之进行选择。缓存器214、216被配置来缓冲存贮区部分210、212的左、右侧，以简化在线路板103上的信号线的路由选择。另一方面，缓存器214可被安排来仅对存贮区部分210作信号缓冲，而缓存器216则被安排来仅对存贮区部分212作信号缓冲。
一时钟驱动器218被安装在电路板103的前边202上。时钟驱动器218由时钟信号和控制线220接收时钟信号，并为时钟驱动器218驱动被用来形成第一和第二存贮器区部分210、212以及状态存贮器106的多个芯片提供足够的驱动电流。时钟驱动器218还包括有锁相环功能以消除时钟信号222中的歪斜，此时钟信号被分配到DIMM 102上数据和状态存贮器的各种存贮器芯片。
在一实施例中，DIMM 102的后边204包含SPRAM(串行可编程只读存贮器)224。SPROM 224可被用于为DIMM 102提供专用识别号(如一序号)。Qallas半导体公司(Dallas，Texas)提供适合的SPROM产品，其部件号为No.DS2502，亦称之为NIC(封装号)。
在本发明的一优选实施例中，DIMM 102被用于实现成对的主计算机存贮器。一对中的各DIMM提供一数据字的一半，以使一对同时就能提供一非常宽的数据字。这在图3中说明，其中一DIMM102A和一DIMM 102B形成一DIMM对302。如图示，DIMM 102A包含第一存贮器区部分210A，第二存贮器区部分212A，和第一状态存贮器106A。同样地，DIMM 102B包含第一存贮器区部210B，第二存贮器区部分212B，和第二状态存贮器106B。
在这一设置中，第一存贮区部分210A和第二存贮器区部分212B形成一第一存贮器区，标号区0。对于存放在区0中的数据的状态信息保持在状态存贮器106A中。第二存贮器区部分212A和第一存贮器区部分210B形成一第二存贮器区，标号区1。状态存贮器106B被安排来存放对应于存贮器区1中存放的数据的状态信息。如下面将更详细讨论的，将利用一存贮区选择信号来为数据存取操作选区0或区1中的一个。存贮器区0和存贮器区1共用公用地址和数据线。
本发明的DIMM可作成为多个不同数据存贮容量。在一第一优选实施例中，DIMM 102具有36兆字节的数据存贮容量(包含32兆字节数据和4兆字节ECC)和一2兆字节状态信息存贮容量。这一实施例生成一具有64兆字节数据存贮容量，8兆字节的ECC，和4兆字节状态信息存贮容量的DIMM对。在一第二实施例中，DIMM 102具有72兆字节数据存贮容量(包含64兆字节数据和8兆字节的ECC)和4兆字节状态信息存贮容量。这一实施例生成一具有128兆字节数据存贮容量，16兆字节ECC，和8兆字节状态信息存贮容量的DIMM对。
图4为表明按照本发明第一优选实施例用来实现一DIMM 102的组成部分的相互连接的方框图。数据存贮器104采用多个同步动态随机存取存贮器(SDRAM)芯片D0-D17实现。。SDRAM D0-D8代表第一存贮器区部分210的存贮器芯片，而SDRAM D9-D17代表第二存贮器区部分212的存贮器芯片。在这一32兆字节的DIMM 102实施例中，每一SDRAM D0-D17均为一2兆毕特和8毕特(2M×8)的SDRAM芯片。这样，各存贮器区部分210、212即为2兆毕特深和72毕特宽，生成数据存贮器104的总数据容量为4兆毕特深和72毕特宽(即64毕特用于数据和8毕特用于ECC)。状态存贮器106采用一单个1兆毕特和16毕特(1M×16)SDRAM芯片作成。
每一DRAM芯片D0-D17提供一8毕特的数据字。为实现与每一SDRAM的通信，数据通路110提供一8毕特数据通路DQ。如所指出的，每一存贮器区部分210、212中的各芯片均被连接到一8毕特数据通路DQ。例如，SDRAM D0和SDRAM D9两者均连接到DQ〔7：0〕。在此数据通路上哪一芯片实际激活的由一外部芯片即存贮区选择信号决定(如下面讨论)。
地址和控制缓存器214、216接收20毕特的地址和控制信号，标号A〔19：0〕，缓存这些地址和控制信号，并如下述将此地址和控制信号提供给SDRAM D0-D17。地址和控制缓存器214经由母线113将地址和控制信号(即，行地址选通，列地址选通，写使能和数据屏蔽)提供到存贮区部分210、212(亦即，SDRAM D0-D3和D9-D12)的左侧。此外，地址和控制缓存器214还将一存贮区选择信号(CS0)和一时钟使能信号(CKE0)经由引线117送到第一存贮区部分210(即，SDRAM D0-D8)的左、右侧两方。
地址和控制缓存器216经由母线115将地址和控制信号(即，行地址选通，列地址选通，写使能和数据屏蔽)提供给存贮区部分210、212(亦即，SDRAM D4-D8和D13-D17)的右侧。另外，地址和控制缓存器216还将一存贮区选择信号(CS1)和一时钟使能信号(CKE1)通过行线119提供给第二存贮区部分(亦即，SDRAM D9-D17)的左、右侧两方。地址和控制信号A〔19：0〕在下面表1中作进一步说明。
时钟驱动电路218将时钟信号222提供给每一个SDRAM D0-D17和状态存贮器106的SDRAM。时钟驱动电路218根据时钟控制信号C〔5：0〕产生时钟信号222。时钟控制信号C〔5：0〕将在下面进一步详细说明。状态存贮器的数据通路114和地址及控制通路116分别以引线DIR-DQ〔15：0〕和B〔17：0〕表明。这些信号也将在下面进一步详细讨论。
72兆字节的DIMM 102实施例描述在图5中。在这一实施例中，代替采用18个2兆毕特和8毕特(2M×8)SDRAM，而是由36个4兆毕特和4毕特(4M×4)SDRAM来作成DIMM。为容纳额外的芯片，利用一第二电路板500。在第一电路板103上安装18个4M×4SDRAM(D0-D17)。另外的18个4M×4SDRAM(D18-D35)被安装在第二电路板500上。电路板500被以背叠方式电路板103上。只有电路板103含有边缘连接器108(图5中示作出)。所有与电路板500的SDRAM芯片的电气连接均通过电路板103的边缘连接器。利用多个互连接片二电路板共享信号。各接片的各自的末端均被置于一电镀的通孔中以作电路板之间的电气连接。这些接片也用作将第二电路板机械地附着第一电路板上。在美国专利No.5200 917(Shaffer等)中举出了一背叠安装的电路板(未采用电镀通孔)的示例。
在这一实施例中，第一存贮器区部分210是由电路板103、500的每个的前边形成的。例如，SDRAM芯片D0-D8和D27-D35可被用来构成第一存贮器区部分210。同样，各电路板103、500的后边可被用来构成第二存贮器区部分212。这包含有，例如，SDRAM芯片D9-D17和D18-D26。各电路板103和500上的芯片包括通过时钟驱动器218A、218B和地址及控制缓存器214A、214B、216A、216B进行的板载定时和缓冲。但是，在这一实施例中，各SDRAM芯片均被连接到一4毕特数据通路而不是一8毕特通路。因此，利用每一线路板中的一个对应SDRAM芯片来形成在36兆字节DIMM中由单一芯片提供的8毕特。如同在图4的36兆字节DIMM实施例中那样，所有SDRAM芯片D0-D35被同时寻址。一存贮区选择信号(信号A〔19：0〕的一个)被用来在存贮器区部分210和存贮器区部分212中间进行选择。
图6A和6B中描述一32兆字节DIMM实施例的优选结构。图6A表示DIMM102的前边202。图6B表示DIMM 102的后边204。在这一优选结构中，电路板103为约1.34英寸高，6.6英寸长，并含有沿电路板一长度方向边缘上的122接片长、2接片宽的边缘连接器。SDRAM D0-D8，SDRAM DIR0(用于状态存贮器106)，数据及控制缓存器214A和时钟驱动器218A被安装在电路板103的前边202上。SDRAM D9-D17和数据及控制缓存器216A被安装在电路板103的后边204上。
图6A和6B表示本发明72兆字节实施例和具有以下不同的32兆字节实施例。首先，在72兆字节实施例中，SDRAM D0-D17为4M×4毕特的装置而不是2M×8毕特装置。其次，目录存贮器芯片(标明为DIR0)为一2M×8毕特装置而不是1M×16毕特装置。第三，在72兆字节实施例中，采用一第二2M×8毕地SDRAM芯片(在图6B中以虚线表示为DIR1)连同DIR0来构成状态存贮器106。
图7A和7B中描述72兆字节DIMM实施例的背叠式第二电路板500的优选结构。图7A表明第二电路板500的前边702。图7B表明第二电路板500的后边204。在这一优选实施例中，电路板500为约1.16英寸高、6.6英寸长，并包含有116个作与电路板103电气连接的连接接片(图中未作出)。SDRAM D18-D26，数据及控制缓存器214B和时钟驱动器218B被安装在电路板500的前边702上。SDRAM D27-D35和数据及控制缓存器216B被安装在电路板500的后边704上。
表1列举了按照本发明的优选实施例的边缘连接器的接片的接片名和功能。左列表示简略接片名，右列表明表的相应行中举出的接片的功能。
表1               接片说明
接片名 功能
A〔11：0〕A 数据存贮器地址(行：A〔10：0〕；列A〔9：0〕；区选择：A11)
DQ〔71：0〕 数据存贮器的数据I/O接片
CS1，CS0A 数据存贮器SDRAM的芯片选择
REA 数据存贮器的行地址选通(RAS)命令
CEA 数据存贮器的列地址选通(CAS)命令
WEA 数据存贮器的写使能命令
DQMA 数据存贮器的I/O屏蔽
CKE1，CKE0A CS1和CS 0 SDRAM各自的存贮器时钟使能
DIR A〔11：0〕B 状态存贮器地址(行：A〔10：0〕；列：A〔7：0〕；区选择：A11)
DIE DQ〔15：0〕 状态存贮器的目录数据(即状态信息)I/O
DIR CSB 状态存贮器目录芯片选择
DIR REB 状态存贮器目录行地址选通命令
DIR CEB 状态存贮器目录列地址选通命令
DIR WEB 状态存贮器目录写使能命令
DIR DQMB 状态存贮器目录I/O屏蔽
DIR CKEa 状态存贮器目录时钟使能
PCLK，PCLKC 差分LVPECL时钟输入
TCLKC LVTTL时钟输入
TCLK SELC 高时选择TCLK低时选TCLK
PLL ENC 对时钟驱动器使能PLL
PLL CLRC PLL复位和三态时钟驱动器输出
V3 电源(3.3VD.C.)
GND 接地
SERIAL DAT 该取序列prom内容行
A＝这些接片集中表示在图4和5中作为A〔19：0〕
B＝这些接片集中表示在图4和5中作为B〔17：0〕
C＝这些接片集中表示在图4和5中作为C〔5：0〕
第一接片说明用于地址接片，简略作为A〔11：0〕。在行寻址期间应用11个最低有效位。在列寻址期间，在36MB DIMM实施例中应用9个最低有效位，在72MB DIMM实施例中应用10个最低有效位。最大有效位(A11)被用来在内部SDRAM区间进行选择。(这些“内部区”是不同于上述的SDRAM DIMM 102的区0和区1的存贮器区。因此，区0和区1在后面将称之为“外部”区，它们由外部基本芯片选择信号CS1和CS0进行选择，以区别于“内部SDRAM区选择”信号A11.这种命名约定适用于为数据采用的SDRAM，以及那些被用于存贮状态信息的。)
数据通过72数据输入/输出(I/O)通路，简略为DQ〔71：0〕，输入到SDRAM DIMM的数据存贮区，或由其输出。由于SDRAM DIMM是成对应用的，对一单个DIMM上的数据存贮器的单一次访问得到72毕特，在其与成对的DIMM的72毕特相衔接时就生成一包含128毕特数据和16毕特ECC的144毕特数据字。
SDRAM DIMM的数据存贮器有8个保留通路。二外部存贮器区芯片选择接片，简略为CS1和CS0，一行地址选通命令接片，简略为RE_，一列地址选通命令接片，简略为CE_，和一写使能命令接片，简略为WE_，均为用于选择、寻址、和写使能SDRAM芯片的标准信号，这对相关技术领域的熟悉人员是很显见的。同样，两个接片被分别用于SDRAM的二个区作存贮器时钟使能，各自简略称为CKE1和CKE0。还设有一单个的输入/输出屏蔽通路，简称为DQM。此DQM屏蔽接片的功能将在下面接合波形图进行叙述。
现在来说明用于SDRAM DIMM的状态存贮器的接片。目录地址接片的集合简称为DIR_A〔11：0〕。对状态存贮  器进行行寻址利用目录地址毕特A〔10：0〕，而进行列寻址在32MB DIMM时采用目录地址毕特A〔7：0〕，在72MB DIMM时采用毕特A〔8：0)〕。一个第12目录地址接片(A11)被用于内部SDRAM区选择。
简称为DIR_DQ〔15：0〕的目录数据I/O接片提供16毕特状态信息。表1中列示的其次5个接片具有与上面结合用于SDRAMDIMM数据存贮器选择的类似通路所说明的相同功能。目录芯片选择接片简称为DIR_CS_。目录行地址选选通命令接片简称为DIR_RE_。目录列地址选通命令接片简称为DIR_CE_。目录写使能仗接片简称为DIR_WE_。目录输入/输出屏蔽接片简称为DIR_DQM。一附加的目录时钟使能接片简称为DIR_DQM。一附加的目录时钟使能接片简称为DIR_CKE，被用于使能状态存贮器时钟。
按照本发明的优选实施例，采用Matorola公司(Phoenix，Arizona)的MPC 931 PLL芯片作为时钟驱动电路。因为此专用集成电路分别支持低压晶体管-晶体管逻辑(LVTTL)或低压正发射极耦合逻辑(LVPECL)，所以本发明的SDRAM DIMM可包含有适用于时钟含驱动电路的二种类型逻辑电平的接片。因此设置有差分LVPECL时钟接片，简称为PCLK和PCLK_。另外还设置有一LVTTL时钟接片，简称为TCLK。为在此二种可能的电源接片间选择输入，设置有简称为TCLK_SEL的接片。加到TCLK_SEL接片上的逻辑电压值将选择时钟驱动电路将利用的电压接片。例如，在TCLK_SEL接片为逻辑高时可选择TCLK，而在当TCLK_SEL接片在低逻辑电平时可利用PCLK来对时钟驱动电路供给电源。另一接片使能时钟驱动电路的锁相环部分，被简称为PLL_EN。用于这一制造厂的芯片的复位和三态时钟驱动电路输出可通过另一简称PLL_CLR的接片进行选择。其他适宜于应用功能上类似的PLL(锁相环)芯片的接片配置对相关技术领域的熟悉人员将是很明显的。
电源电压(例如3.3VDC)和接地则由接片分别简称为V3和GND的来实现。作成后，即利用一另外附加的接片来读取串行可编程只读存贮器(PROM)的内容，此接片标名为SERIAL_DAT。
图15表明整个244连接器接片边缘连接器108的一优选示例接片配置。此图被分成6列，以便说明一单个页面上的所有244个接片的配置。14个接片未被设定。每一列表示接片号编排，其后跟随对应于表1中所列的接片名的接片简略说明。此接片编排是在考虑到使信号歪斜最小和负载情况下作沿着在PCB 103上的长度方向设置的。
表2表示采用NEC公司(日本)部件号μPD4516421GS-A12-TJF(4M×4)、μPD4516421GS-A12TJF(2M×8)、或μPD 45161GS-A12-TJF(1M×16)的典型的SDRAMDIMM所需要的定时。表2中所列的定时要求是针对正常温度在0与70℃之间和电源电压为3.3V与3.6V DC之间的条件的，所有时钟均引用PCLK。表2的定时要求包含有约1.5ns的时钟含颤动和歪斜。
表2                     定时要求(Ta＝0至70C，VDD，VDDQ＝3.15VDC至3.6VDC)所有时钟基准(Ref)为PCLK定时包含有1.5ns最大的时钟颤动+歪斜1.时钟周期时间＝20ns最大2.时钟至数据建立＝4.5ns最小3.时钟至数据保持＝2.5ns最小4.建立时间输入地址＝12.0ns最小5.保持时间输入地址＝1.0ns最小6.建立时间输入命令＝12.0ns最小7.保持时间输入命令＝1ns最小8.自时钟存取时间(CAS执行时间＝2)＝15ns最大，load 80pf9.保持时间输出数据＝1.5ns最小10.时钟至数据输出，高阻＝16.5ns最大，load 80pf11.时钟至CKE建立(降压退出)＝12.0ns最大12.时钟至CKE保持＝1.0ns最小13.Ref/有效至Ref/有效命令周期＝110ns最小14.有效至预充电命令周期＝75ns最小·10000ns最大15.有效命令至列命令(同一区)＝38ns最小16.预充电至有效命令周期＝38ns最小17.最后数据入至预充电装载时间＝18ns最小18.刷新周期＝64ms最大
表2中所示定时参数是一般地表示忽略掉连接器自身将对信号产生的任何小的影响，在边缘连接器上测量得的时间周期。如果在SDRAM自己的一个地点进行测量这些时间将出现差异。行和列地址是由SDRAM DIMM所连接到的存贮器系统设定、并为DIMM中所采用的特定SDRAM所要求的。
图8-13中表示对SDRAM DIMM读取和写入信息的定时图。图8所示为按照本发明的代表性的“数据读”定时图。图9所示为按照本发明的代表性的“数据写”定时图。图10所示为按照本发明的代表性“读修改写”(RMW)定时图。垂直杠代表时钟边缘，在此控制和地址信号为SDRAM部件采样。
现在看图8，其中作出了总共6个定时线，包括：芯片选择(CS_)802；行地址选通(RE_)804；列地址选通(CE_)806；写使能(WE_)808；地址(A)输入810；和数据(DQ)输入、输出812。
SDRAM DIMM数据输出812代表根据行和列地址的请求及RE_、CE_和WE_控制信号的确立所得到的输出的定时点。数据存贮器被配置得一单独的行访问可后随4个列地址(C0、C2、C4和C6)以便由一DIMM对存取一数据块。一数据块(不包括奇偶/ECC数据)为8个16字节的字，即总共128字节(这相当于每一DIMM 64毕特，即每一址单元存取总共128毕特，因为DIMM对是并行存取的)。因而对于每一RA的连续4个地址单元的存取，将输出总共8个16字节的数据字D-D7。同样，SDRAM DIMM对以数据块写的方式被写入，如图9中的定时线902所示。表3表示各种图8-10的定时参数的代表性周期执行时间。这些参数执行时间以毫微秒列举并且均为标称值。
表3          周期执行时间，50MHz1.CAS执行时间＝2(CE_命令间的时钟数和数据有效)2.tRCD＝2(RE_与CE_命令间的最小时钟数)3.RAS latency＝4(RE_间的最小时钟数和数据有效)4.tRC＝6(刷新和RE_命令间的最小时钟数)5.tRAS＝4(RE_和预充电间的最小时钟数)6.tRRD＝2(RE_命令间的最小时时数)7.tRP＝2(预充电和RE_命令间的最小时钟数)8.tDPL＝1(数据入和预充电命令间的最小时钟数)9.tDAL＝3(数据入和自动预充电的RE之间的最小时钟数)
也可对数据进行读修改写，如图10中所示。由一单个RE_和CE_(定时线1002和1004)访问一地址单元，而在第一对D0/D1 1006处读取数据。在对数据被修改之后，即如第二D0/D1(1008)对所示那样由确立CE_和WE_(定时线1010)信号而被写回到DIMM对。
如上面指出的，状态存贮器与数据存贮器并行地被加以访问。一状态存贮器包括两个读和两个写，因为每一目录项为32毕特宽。而各在此优选实施例中的状态存贮器实现的SDRAM为仅仅16毕特深。而且页面迁移增量需要读取提出请求节点和起始节点两者对应于被访问数据块的地址单元，和增加提出请求的节点的计数的写操作。此页面迁移计数跟踪一节点访问一特定存贮器页面的次数。因此，每次访问一页面时就必须增加此计数。如果某节点访问一给定页面的这种计数超过一预定的阈值，或者请求方的计数减去起始节点的计数超过另一阈值的话，该页面即迁移到与该节点相关连的存贮器。对页面迁移更详细的叙述可参看上面提到的未决申请(律师案卷号No.1452 069000)。这样，在数据存贮器的8个周期的读或写期间对应的状态存贮器被读总共4次和被写总共3次，这样来均衡对数据和状态信息的存取。
图11、12和13表明涉及各自包含读、写、和修改的数据屏蔽的三个独立的波形图。图11中表明下列信号：芯片选择DIR_CS_)，行地址选通(DIR_RE_)，列地址选通(DIR_CE_)，写使能(DIR_WE_)，输入/输出数据屏蔽(DIR-DQM)，地址A输入和数据(DIR_DQ)输入/输出。目录读的周期由读取目录字(D0)的第一半个开始，对请求节点(S)的页面迁移计数，第二半个目录字(D1)，起始节点页面迁移计数(H)，然后在对DIR_DQ的一个死周期之后，将新的页面迁移计数(S)和新的目录信息(D0和D1)写进状态存贮器。信息按存贮器控制器的需求所列次序被读出，从而取得最快的存贮器反应时间。
图12为图11中所示波形的少许变更。S和D0的次序在这一图中相对图11作了交换。
图13表明用于状态修改操作的状态访问过程，这是一个仅访问状态而不需作存贮器访问的过程。为使这些修改操作的开销最少，仅对目录信息进行存取。
在应用于DSM多处理器中时，本发明的DIMM对被用来实现主存贮器。DSM多处理器的各个处理器节点均包含有主存贮器的一部分。在DIMM的36兆字节和72兆字节实施例中，所讨论的状态存贮器结构提供为容纳具有16个节点的系统所需的状态信息足够的容量。例如，上述的各状态存贮器包含16毕特宽的状态信息字。
在节点数超过16时，各节点需要附加的状态存贮器来容纳更多的有关高速缓存的状态信息，因为多半会有更多高速缓冲存贮器加到系统。此附加状态存贮器可由采用一仅状态存贮器的DIMM来设置。按照本发明这一方面的优选实施例，这一仅状态存贮器DIMM增加32毕特附加状态存贮器。最后得到总的状态存贮器提供48毕特宽的状态信息字(16个SDRAM数据/状态存贮器DIMM上的原来的毕特加上由仅状态存贮器DIMM5得到的32毕特)。借助附加的状态存贮器，DSM多处理器利用通常的位向量可容纳多达64个节点，而利用通用目录位向量可容纳多达512个节点。具体的附加状态信息毕特数可加以改变和扩大，这对此相关技术中的普通熟悉人员是显见的。
图14中描述一DSM多处理器一节点的主存贮器部分1400中的DIMM对302和仅状态存贮器DIMM 1406的结构。在DSM多处理器的节点处一存贮器/目录控制器1402对DIMM 302和1406上的数据和状态存贮器执行全部存贮器管理功能。存贮器地址和控制缓存器1410对所有由控制器1402去往DIMM对302的数据存贮器的地址和控线1420加以缓冲。一状态(目录)地址和控制缓存器1412对所有由控制器1402去往仅状态存贮器DIMM对1406的状态存贮器的引线1422上的地址和控制信号进行缓冲。
每一仅状态存贮器DIMM 1406可用一单个PCB来作成。此PCB可由作为DIMM 302的SDRAM的相同或不同容量的SDRAM芯片装满。仅状态存贮器DIMM 1406的SDRAM可由二状态存贮器区组成，以便使状态信息和此状态信息的寻址与DIMM 302上的目录(DIR)/状态存贮器相一致。
一母线交换器1408经由双向母线1409将144毕特数据字传送到/自每一DIMM对312。此母线交换器1408以存贮器速度取得144毕特数据并将其变换成二倍存贮器速度的72毕特。在一优选实施例中，此母线交换器1408以一部件号SN74ALVC16282(Texas仪器公司生产，Dallas，Taxas)作成，将50MHz的144毕特变换成100MHz的72毕特，和相反，以便通过双向母线1411在DIMM 302与控制器1402之间进行双向数据传输。目录数据不进行缓冲，经由双向母线1424在仅状态存贮器DIMM 1406和控制器1402之间传送。
为了说明上的目的，已对一36兆字节实施例和-72兆字节实施例的DIMM作了介绍。但应理解的是，本发明DIMM可以作成其他的数据容量。例如说，采用64兆毕特(即8M×8)SDRAM芯片可以作成一具有128兆字节数据和16兆字节ECC(18个每片8兆字节的芯片)存贮容量(包含数据和ECC)的单板DIMM。这将生成一具有256兆字节数据存贮容量的DIMM对。如果像上述的72兆字节DIMM实施例中那样采用背叠式板，就可采用64兆字节SDRAM芯片来作成一256兆字节数据和32兆字节ECC DIMM及一512兆字节数据64兆字节ECC DIMM对。
在所述的优选实施例中，利用背叠板使得DIMM可容纳36个用于数据存贮器的SDRAM。本技术领域的熟练人士将会认识到，也可利用芯片叠层技术来接纳36个SDRAM芯片。如采用芯片叠层技术就可省略背叠式板。
另外，也可将4兆毕特(即，1M×1)SDRAM芯片加以组合来作成低存贮容量的DIMM，而可以将上述的叠层式和/或背叠技术用于高存贮容量。
虽然上面已说明了本发明的各个实施例，应理解的是它们仅是作为举例面不是作为限定。对相关技术领域的熟练人员来说，不脱离本发明的精神实质和范畴在形式和细节上可对它们作各种改变是很显见的。因此，本发明将不局限于上述任一代表性的实施例，而仅能按照所附列的权利要求和它们的等效内容来加以定义。

Claims (33)

1.一双列直插式存贮器组件(DIMM)，其特征是包括：
电路板；
第一存贮器装置，被安装在所述电路板上，用于存贮数据；和
第二存贮器装置，被安装在所述电路板上，用于存贮对应于至少一部分所述数据的目录信息。
2.权利要求1中所述DIMM，其特征是包括：
另一装置，用于使得所述第一存贮器装置与所述第二存贮器装置能被独立地存取。
3.权利要求2中所述DIMM，其特征是其中所述另一装置包括一连接器，所述连接器具有多个接片，所述接片包含有：
第一组地址接片；
第二组地址接片；
第一组数据接片；和
第二组数据接片。
4.权利要求3中所述DIMM，其特征是所述多个接片具有下列设置：
所述第一组数据接片和所述第一组地址接片被电气连接到所述第一存贮器装置；和
所述第二组数据接片和所述第二组地址接片被电气连接到所述第二存贮器装置，
其中所述设置使得能独立地寻址所述第一和第二存贮器装置。
5.权利要求4中所述DIMM，其特征是所述多个接片还包括用于所述第一和第二存贮器装置的分开的控制接片。
6.权利要求4中所述DIMM，其特征是所述连接器为一具有二个边和每边至少122个接片的边缘连接器，所述第一组地址接片包含至少12个接片，所述第二组地址接片包含至少12个接片，所述第一组数据接片包含至少72个接片，和所述第二组数据接片包含至少16个接片。
7.权利要求1中所述DIMM，其特征是所述第一存贮器装置和所述第二存贮器装置每一个均包括多个动态随机存取存贮器(DRAM)芯片。
8.权利要求1中所述DIMM，其特征是还包括一连接到所述第一和第二存贮器装置的锁相环时钟驱动器和一用于缓冲所述第一存贮器装置的地址和控制信号的缓存器。
9.权利要求1中所述DIMM，其特征是所述第一存贮器装置被逻辑上组织成多个存贮器块，和所述第二存贮器装置被组构成用于存贮有关一组所述存贮器块中所存贮的数据被加以高速缓存的地点的信息。
10.权利要求1中所述DIMM，其特征是所述第一存贮器装置被逻辑上组织成多个存贮器块，和所述第二存贮器装置被组构成用于存贮对存贮在一组所述存贮器块中的数据的访问权。
11.权利要求1中所述DIMM，其特征是所述第一存贮器装置被逻辑上组织成为多个存贮器块，和所述第二存贮器装置被组构成用于存贮关于存贮在一组所述存贮器块中的数据的高速缓冲存贮器状态信息。
12.权利要求4中所述DIMM，其特征是所述第一存贮器装置和所述第二存贮器装置每一个均包括多个同步动态随机存取存贮器(SDRAM)芯片。
13.权利要求12中所述DIMM，其特征是所述第一存贮器装置被分成为一第一存贮器区部分SDRAM芯片和一第二存贮器区部分SDRAM芯片。
14.权利要求13中所述DIMM，其特征是所述第一存贮器区部分和所述第二存贮器区部分每一个包括至少9个SDRAM芯片，每一个所述至少9个SDRAM芯片均为2兆毕特深和8毕特宽，和所述第二存贮器装置包括至少一个1兆毕特深和16毕特宽的SDRAM芯片。
15.权利要求13中所述DIMM，其特征是所在第一存贮器区部分和所述第二存贮器区部分每一个包括至少18个SDRAM芯片，每一所述至少18个SDRAM芯片为4兆毕特深和4毕特宽，和所述第二存贮器装置包括至少二个2兆毕特深和8毕特宽的SDRAM芯片。
16.权利要求15中所述DIMM，其特征是所述印刷电路板包括一以平行的背叠式结构支撑一第二电路板的第一电路板。
17.权利要求13中所述DIMM，其特征是所述第一存贮器区部分和所述第二存贮器区部分每一个包括至少18个SDRAM芯片，每一所述至少18个SDRAM芯片为16兆毕特深和4毕特宽；所述第一组地址接片包含至少14个接片；和所述第二存贮器装置包括至少二个8兆毕特深和8毕特宽的SDRAM芯片。
18.一双列直插式存贮器组件(DIMM)，其特征是包括：
电路板；
数据存贮器，安装在所述电路板上；
状态存贮器，安装在所述电路板上；和
用于使得所述数据存贮器和所述状态存贮器能被独立地进行访问的装置。
19.权利要求18中所述DIMM，其特征是所述装置包括一具有多个接片的连接器，所述接片包含有：
第一组地址接片；
第二组地址接片；
第一组数据接片；和
第二组数据接片。
20.权利要求19中所述DIMM，其特征是所述多个接片具有如下设置：
所述第一组数据接片和所述第一组地址接片被电气连接到所述数据存贮器；和
所述第二组数据接片和所述第二组地址接片被电气连接到所述状态存贮器，
其中所述设置使得能独立地对所述数据存贮器和所述状态存贮器进行寻址。
21.权利要求19中所述DIMM，其特征是所述多个接片还包括用于所述数据存贮器和所述状态存贮器的分开的控制接片。
22.权利要求20中所述DIMM，其特征是所述连接器为一具有二边和每边至少122个接片的边缘连接器，所述第一组地址接片包含至少12个接片，所述第二组地址接片包含至少12个接片，所述第一组数据接片包含至少72个接片，和所述第二组数据接片包含至少16个接片。
23.权利要求18中所述DIMM，其特征是所述数据存贮器和所述状态存贮器每一个包括多个动态随机存取存贮器(DRAM)芯片。
24.权利要求18中所述DIMM，其特征是还包括一锁相环时钟驱动器，连接到所述数据存贮器和所述状态存贮器；和一缓存器，用于缓存所述数据存贮器的地址和控制信号。
25.权利要求18中所述DIMM，其特征是所述数据存贮器被逻辑上组织成多个存贮器块，和所述状态存贮器被组构成用于存放关于存贮在一组所述存贮器块中的数据被高速缓存的地点的信息。
26.权利要求18中所述DIMM，其特征是所述数据存贮器被逻辑上组织或多个存贮器块，和所述状态存贮器被组构成用于存放对存贮在一组所述存贮器块中的数据的访问权。
27.权利要求18中所述DIMM，其特征是所述数据存贮器被逻辑上组织成多个存贮器块，和所述状态存贮器被组构成用于存放关于存贮在一组所述存贮器块中的数据的高速缓冲存贮器状态信息。
28.权利要求20中所述DIMM，其特征是所述数据存贮器和所述状态存贮器每一个均包括多个同步动态随机存取存贮器(SDRAM)芯片。
29.权利要求28中所述DIMM，其特征是所述数据存贮器被分成为一第一存贮器区部分SDRAM芯片和一第二存贮器区部分SDRAM芯片。
30.权利要求29中所述DIMM，其特征是所述第一存贮器区部分和所述第二存贮器区部分每一个均包括至少9个SDRAM芯片，每一个所述至少9个SDRAM芯片为2兆毕特深和8毕特宽；和所述状态存贮器包括至少一个1兆毕特深和16毕特宽的SDRAM芯片。
31.权利要求29中所述DIMM，其特征是所述第一存贮器区部分和所述第二存贮器区部分每一个均包括至少18个SDRAM芯片，每一所述至少18个SDRAM芯片为4兆毕特深和4毕特宽；和所述状态存贮器包括至少二个2兆毕特深和8毕特宽的SDRAM芯片。
32.权利要求31中所述DIMM，其特征是所述印刷电路板包括一以平行的背叠式结构支撑一第二电路板的第一电路板。
33.权利要求29中所述DIMM，其特征是所述第一存贮器区部分和所述第二存贮器区部分每一个均包括至少18个SDRAM芯片，每一所述至少18个SDRAM芯片为16兆毕特深和4毕特宽；所述第一组地址接片包含14个接片；和所述状态存贮器包括至少二个8兆毕特深和8毕特宽的SDRAM芯片。
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