JP3515708B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の半導体記憶
回路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】従来から、配線基板上に搭載された複数
の半導体記憶回路（以下、「メモリＩＣ」という。）を
備えた半導体記憶装置（以下、「メモリモジュール」と
いう。）が知られている。図７は、従来のメモリモジュ
ールの一例を示す図である。
【０００３】図７に示す従来のメモリモジュールでは、
同期クロック信号（以下、「ＣＬＫ」という。）によっ
て動作する９つのメモリＩＣが基板上に搭載されてい
る。これらのメモリＩＣの駆動にはＣＬＫ０とＣＬＫ１
との２つの信号が用いられ、ＣＬＫ０で５つのメモリＩ
Ｃ（Ｕ０〜Ｕ４）を駆動し、ＣＬＫ１で４つのメモリＩ
Ｃ（Ｕ５〜Ｕ８）を駆動するようになっている。しか
し、各メモリＩＣのＣＬＫ端子は入力容量を持ってお
り、またＣＬＫ０とＣＬＫ１とでは駆動するＩＣの個数
の違いによって負荷容量が異なるので、各ＣＬＫ０，１
間に時間差（以下、「ＣＬＫスキュー」という。）が生
じてくる。
【０００４】ＣＬＫスキューが生じると、図８に示すよ
うに、メモリモジュール全体の入力信号取り込み時間で
あるセットアップタイム／ホールドタイム（以下、「ｔ
S／ｔH」という。）のウィンドウ幅（以下、「ｔWindo
w」という。）の悪化が生じてくる。例えば、４つのメ
モリＩＣを駆動するＣＬＫ１をＣＬＫαと表し、５つの
ＩＣを駆動するＣＬＫ０をＣＬＫβと表すと、各ＣＬＫ
α，βで駆動されるメモリＩＣの個数の違いから生じる
負荷容量の差により、ＣＬＫαはＣＬＫβに比べてΔｔ
だけ早くなる。このため、ＣＬＫαで駆動されるメモリ
ＩＣのｔSとｔHとの和であるｔWindowは、ＣＬＫβで駆
動されるメモリＩＣのｔWindowよりもΔｔだけずれるこ
ととなる。この結果、メモリモジュール全体のｔWindo
w'は、各ＣＬＫで駆動されるメモリＩＣのｔWindowより
もΔｔだけ大きくなってしまう。ｔWindowは小さいほど
好ましく、ｔWindowが大きくなることはメモリモジュー
ルの動作マージンが悪化することを意味する。
【０００５】同様に、図９は、アクセスタイム（以下、
「ｔAC」という。）およびデータホールドタイム（以
下、「ｔOH」という。）のずれがＣＬＫスキューによっ
て生じることを示している。このように、ＣＬＫスキュ
ーが生じるとアクセス特性の悪化が生じてくることが分
かる。
【０００６】上記の問題の対策として、例えば米国Ｉｎ
ｔｅｌ社が１９９７年に提唱したＰＣ１００メモリモジ
ュールの規格では、図１０に示すように、４つのメモリ
ＩＣ（Ｄ５〜Ｄ８）を駆動するＣＬＫ１をメモリＩＣの
１つのＣＬＫ端子と同じ容量を有する容量素子に入力さ
せ、ＣＬＫ１の負荷容量と５つのメモリＩＣ（Ｄ０〜Ｄ
４）を駆動するＣＬＫ０との負荷容量を整合させるよう
に定められている。
【０００７】図１１は、従来の他のメモリモジュールを
示す概略図である。
【０００８】図１１に示すメモリモジュールも、基板上
に搭載された９つのメモリＩＣを有している。これらの
メモリＩＣは、データの入出力を制御するデータマスク
信号（以下、「ＤＱＭＢ」という。）が各ＤＱＭ端子に
それぞれ入力されることによって駆動される。本従来例
では、１つのＤＱＭＢ１によって２つのメモリＩＣ（Ｕ
３，Ｕ４）が駆動され、各ＤＱＭＢ０，２〜７によって
それぞれ１つのメモリＩＣ（Ｕ０〜Ｕ２，Ｕ５〜Ｕ８）
が駆動されるように構成されている。
【０００９】
【発明が解決しようとする課題】しかしながら、メモリ
ＩＣのＣＬＫ端子の入力容量は設計、製造プロセス、駆
動電圧等に依存しているので、容量素子を用いてＣＬＫ
端子の入力容量を正確に模倣することは困難であった。
したがって、容量素子を用いてもＣＬＫスキューを十分
に打ち消すことはできず、結果としてメモリモジュール
のアクセス特性の悪化を防ぐことができないという問題
があった。このような問題は、図１１に示したデータマ
スク信号（ＤＱＭＢ）によって駆動されるメモリモジュ
ールにおいても同様に起こる。
【００１０】そこで本発明は、ＣＬＫやＤＱＭＢ等の駆
動制御信号のスキューを低減し、アクセス特性の悪化を
防ぐことができる半導体記憶装置を提供することを目的
とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、駆動制御信号端子およ
び空き端子を備え配線基板上に搭載された複数の半導体
記憶回路を有し、該複数の半導体記憶回路が互いに異な
る駆動制御信号で駆動される複数の半導体記憶回路群に
分けられ、前記駆動制御信号を前記制御信号端子に入力
させることで前記各半導体記憶回路をそれぞれ駆動する
ように構成された半導体記憶装置において、最も多数の
前記半導体記憶回路を有する前記半導体記憶回路群以外
の前記半導体記憶回路群では、該半導体記憶回路群にお
ける半導体記憶回路群の個数と、前記最も多数の半導体
記憶回路を有する半導体記憶回路群における前記半導体
記憶回路の個数との差数の前記空き端子にも前記駆動制
御信号が入力されるように構成されていることを特徴と
する。
【００１２】半導体記憶回路の空き端子は、通常は、駆
動制御信号端子の入力容量と同程度の寄生容量を有して
いるので、上記本発明によれば、各駆動制御信号によっ
て駆動されるメモリＩＣの個数が異なる場合であって
も、各駆動制御信号間の負荷容量の差をより小さくする
ことが可能となる。その結果、各駆動制御信号間のスキ
ューが低減され、アクセス特性が悪化することが防止さ
れる。
【００１３】また、前記駆動制御端子および前記空き端
子が、前記半導体記憶回路が有する同一の半導体チップ
に共に接続されている構成とすることにより、空き端子
に半導体チップ内のジャンクション容量やゲート容量等
が付加され、空き端子の入力容量を駆動制御信号端子の
入力容量により一層近づけることが可能となる。
【００１４】あるいは、前記空き端子に、前記空き端子
の入力容量を前記駆動制御端子の入力容量と同じにする
等価回路が接続されている構成としてもよい。
【００１５】また、外部駆動制御信号が入力されると該
外部駆動制御信号よりも多数の内部駆動制御信号を出力
するバッファ素子を備え、前記駆動制御信号端子に入力
される前記各半導体記憶回路群毎に互いに異なる前記駆
動制御信号として前記各内部駆動制御信号を用いるよう
に構成されていてもよい。
【００１６】さらに、前記駆動制御信号は同期クロック
信号あるいはデータマスク信号である構成であってもよ
い。
【００１７】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
【００１８】（第１の実施形態）図１は、本発明のメモ
リモジュールの第１の実施形態を示す概略図である。
【００１９】図１に示すように、本実施形態のメモリモ
ジュールは、配線基板上に搭載された、ＣＬＫ０によっ
て駆動される５つのメモリＩＣ（Ｕ０〜Ｕ４）と、ＣＬ
Ｋ１によって駆動される４つのメモリＩＣ（Ｕ５〜Ｕ
８）とを有している。本実施形態のメモリモジュール
は、図１０に示した従来技術のようにＣＬＫ１を負荷調
整用容量素子に入力させるのではなく、ＣＬＫ１をメモ
リＩＣ（Ｕ８）の空き端子（以下、「ＮＣＰ（Non Conn
ection Pin）」という。）の１つに入力させる構成とな
っている。ユーザは、メモリＩＣのカタログや仕様書等
から、メモリＩＣの各端子のどの端子がＮＣＰであるか
を知ることができる。
【００２０】図２は、図１に示したメモリＩＣのパッケ
ージを示す模式的部分断面図である。メモリＩＣのパッ
ケージは、基板上に搭載された半導体チップ１、基板上
に形成され、一方の端部が信号端子もしくはＮＣＰを成
すリード配線２，２’、半導体チップ１の接続パッド
（不図示）とリード配線２とを接続するボンディングワ
イヤ３、およびこれらの構成を封止する樹脂４から成っ
ている。
【００２１】一方の端部が信号端子を成すリード配線２
はボンディングワイヤ３を介して半導体チップ１に接続
されているが、一方の端部がＮＣＰを成すリード配線
２’は通常は半導体チップ１に接続されていない。しか
し、リード配線２’も他のリード配線２の入力容量と同
程度の寄生容量を有しているので、ＣＬＫ１をＮＣＰの
１つに入力させることにより、５つのメモリＩＣを駆動
するＣＬＫ０と４つのメモリＩＣを駆動するＣＬＫ１と
の負荷容量の差を、容量素子を使用する従来技術に比べ
てより小さくすることができる。これにより、ＣＬＫ０
とＣＬＫ１とのスキューを従来よりも小さくすることが
できるので、ＣＬＫ０とＣＬＫ１との間のｔS／ｔHのウ
ィンドウ幅ｔWindowのずれをより小さくでき、またｔAC
およびｔOHのずれも最小限に抑えられる等、アクセス特
性の悪化を抑えることが可能となる。
【００２２】また、メモリＩＣのテスト時には、ＮＣＰ
を特殊回路等に接続させてテストすることもある。この
ようなテストが行われる場合には、リード配線２’は予
め半導体チップ１に接続されるので、ＮＣＰの入力容量
に半導体チップ１内のジャンクション容量やゲート容量
等が付加され、ＮＣＰの入力容量を信号端子（ＣＬＫ端
子）の入力容量により一層近づけることが可能となる。
【００２３】なお、上記の例では、各ＣＬＫ０，１によ
って駆動されるメモリＩＣの個数差が１つであるため、
駆動するメモリＩＣの個数が少ない方のＣＬＫ１を１つ
のＮＣＰに入力させているが、駆動するメモリＩＣの個
数が少ない方のＣＬＫが入力されるＮＣＰの数は、各Ｃ
ＬＫによって駆動されるメモリＩＣの個数差に応じて決
定される。
【００２４】（第２の実施形態）図３は本発明のメモリ
モジュールの第２の実施形態を示す概略図、図４は図３
に示したメモリモジュールにおけるメモリＩＣの各端子
の入力容量を説明するための図である。
【００２５】本実施形態のメモリモジュールも、図１に
示したメモリモジュールと同様に、ＣＬＫ０によって駆
動される５つのメモリＩＣ（Ｕ０〜Ｕ４）と、ＣＬＫ１
によって駆動される４つのメモリＩＣ（Ｕ５〜Ｕ８）と
が配線基板上に搭載されて成り、ＣＬＫ１をメモリＩＣ
（Ｕ８）のＮＣＰの１つに入力させる構成となってい
る。ただし、図４に示すように、本実施形態では、メモ
リＩＣの負荷調整用として用いられるＮＣＰに、ＣＬＫ
端子の入力容量と等価の回路が設けられている。これに
より、メモリＩＣにおけるＣＬＫ端子とＮＣＰとの入力
容量が等しくされている。
【００２６】このように構成された本実施形態のメモリ
モジュールによれば、４つのメモリＩＣを駆動するＣＬ
Ｋ１は、見かけ上は５つのＣＬＫ端子に入力されている
のと同じになる。このため、ＣＬＫ１は５つのメモリＩ
Ｃを駆動するＣＬＫ０と負荷容量が等しくなり、ＣＬＫ
０とＣＬＫ１とのスキューを無くすことができるので、
ＣＬＫ０とＣＬＫ１との間のｔS／ｔHのウィンドウ幅ｔ
Windowのずれが生じず、またｔSおよびｔHのずれが無く
なるためアクセス特性の悪化を防止することが可能とな
る。
【００２７】なお、この負荷調整用のＮＣＰはＣＬＫ端
子の入力容量と等価の回路構成を有し、その回路構成は
同一のＩＣチップに設けられる。そのため、製造ロット
毎にＩＣチップにばらつきが生じている場合であって
も、各メモリＩＣにおけるＮＣＰの入力容量とＣＬＫ端
子の入力容量とを同じにすることができる。さらに、製
造ロット毎のばらつきは一定の分布を有するため、本実
施形態のように各ＣＬＫ０，１がそれぞれ複数のメモリ
ＩＣを駆動する構成では、ＣＬＫ０とＣＬＫ１との負荷
容量が平均化されてほぼ同じになる。
【００２８】（第３の実施形態）図５は、本発明のメモ
リモジュールの第３の実施形態を示す概略図である。
【００２９】本実施形態のメモリモジュールは、外部同
期信号として１つのＣＬＫ０が入力されると内部同期信
号として２つのＩＣＬＫ０，１を出力するように構成さ
れたバッファ素子が備えられている。本実施形態のメモ
リモジュールは、ＩＣＬＫ０によって駆動される５つの
メモリＩＣ（Ｕ０〜Ｕ４）と、ＩＣＬＫ１によって駆動
される４つのメモリＩＣ（Ｕ５〜Ｕ８）とが基板上に搭
載されて成り、ＩＣＬＫ１をメモリＩＣ（Ｕ８）のＮＣ
Ｐの１つに入力させる構成となっている。
【００３０】メモリモジュールには、第１および第２の
実施形態で説明したように外部同期信号がメモリＩＣを
直接に駆動する非バッファタイプのものと、図５に示す
ようにバッファ素子を介してメモリＩＣを間接的に駆動
するバッファタイプのものとがある。バッファタイプの
メモリモジュールにおいても、バッファ素子から出力さ
れる各ＩＣＬＫ０，１で駆動されるメモリＩＣの個数に
差がある場合には、非バッファタイプのものと同様にＣ
ＬＫスキューが生じる。そのため、図５に示すようにＩ
ＣＬＫ１をＮＣＰの１つに入力することにより、５つの
メモリＩＣを駆動するＩＣＬＫ０の負荷容量と４つのメ
モリＩＣを駆動するＩＣＬＫ１の負荷容量とを同じにす
ることができる。
【００３１】これにより、バッファタイプのメモリモジ
ュールにおいても、ＩＣＬＫ０とＩＣＬＫ１とのスキュ
ーを無くすことができるので、ＣＬＫ０とＣＬＫ１との
間のｔS／ｔHのウィンドウ幅ｔWindowのずれが生じず、
またｔACおよびｔOHのずれも無くなるためアクセス特性
の悪化を防止することが可能となる。
【００３２】（第４の実施形態）図６は、本発明のメモ
リモジュールの第４の実施形態を示す概略図である。
【００３３】本実施形態のメモリモジュールは、基板上
に搭載された９つのメモリＩＣを有している。これらの
メモリＩＣはデータの入出力を制御するデータマスク信
号（ＤＱＭＢ）が各ＤＱＭ端子にそれぞれ入力されるこ
とによって駆動される。本実施形態では、１つのＤＱＭ
Ｂ１によって２つのメモリＩＣ（Ｕ３，Ｕ４）が駆動さ
れ、他の各ＤＱＭＢ０，２〜７によってそれぞれ１つの
メモリＩＣ（Ｕ０〜Ｕ２，Ｕ５〜Ｕ８）が駆動されるよ
うに構成されている。さらに、本実施形態では、それぞ
れ１つのメモリＩＣ（Ｕ０〜Ｕ２，Ｕ５〜Ｕ８）を駆動
する各ＤＱＭＢ０，２〜７が、各メモリＩＣのＮＣＰの
１つに入力されるように構成されている。
【００３４】これにより、本実施形態のメモリモジュー
ルによれば、各ＤＱＭＢ０，２〜７の負荷容量が見かけ
上はＤＱＭＢ１の負荷容量と同じになるので、各ＤＱＭ
Ｂ間の負荷容量が整合され、結果としてアクセス特性の
悪化を防止することができる。
【００３５】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、最も多数の半導体記憶回路を有する半導体記
憶回路群以外の半導体記憶回路群では、その半導体記憶
回路群における半導体記憶回路群の個数と、最も多数の
半導体記憶回路を有する半導体記憶回路群における半導
体記憶回路の個数との差数の空き端子にも駆動制御信号
が入力されるように構成されているので、各駆動制御信
号間の負荷容量の差がより小さくなるため、各駆動制御
信号同士のスキューを低減し、アクセス特性の悪化を防
ぐことができる。
【図面の簡単な説明】
【図１】本発明のメモリモジュールの第１の実施形態を
示す概略図である。
【図２】、図１に示した各メモリＩＣのパッケージを示
す模式的部分断面図である。
【図３】本発明のメモリモジュールの第２の実施形態を
示す概略図である。
【図４】図３に示したメモリモジュールにおけるメモリ
ＩＣの各端子の入力容量を説明するための図である。
【図５】本発明のメモリモジュールの第３の実施形態を
示す概略図である。
【図６】本発明のメモリモジュールの第４の実施形態を
示す概略図である。
【図７】従来のメモリモジュールの一例を示す図であ
る。
【図８】ＣＬＫスキューによって生じた、セットアップ
タイム／ホールドタイム（ｔS／ｔH）のウィンドウ幅
（ｔWindow）の時間ずれを示すタイムチャートである。
【図９】ＣＬＫスキューによって生じた、アクセスタイ
ム（ｔAC）およびデータホールドタイム（ｔOH）の時間
ずれを示すタイムチャートである。
【図１０】従来の他のメモリモジュールの例を示す概略
図である。
【図１１】従来の更なる他のメモリモジュールの例を示
す概略図である。
【符号の説明】 １ 半導体チップ ２，２’ リード配線 ３ ボンディングワイヤ ４ 樹脂
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−240498（ＪＰ，Ａ) 特開 平10−21684（ＪＰ，Ａ) 特開 平11−88142（ＪＰ，Ａ) 特開 平７−141860（ＪＰ，Ａ) 特開 平２−260448（ＪＰ，Ａ) 特開 平11−163259（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 495 H01L 25/10 H01L 23/10 G11C 11/401

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 駆動制御信号端子および空き端子を備え
    配線基板上に搭載された複数の半導体記憶回路を有し、
    該複数の半導体記憶回路が互いに異なる駆動制御信号で
    駆動される複数の半導体記憶回路群に分けられ、前記駆
    動制御信号を前記制御信号端子に入力させることで前記
    各半導体記憶回路をそれぞれ駆動するように構成された
    半導体記憶装置において、 最も多数の前記半導体記憶回路を有する前記半導体記憶
    回路群以外の前記半導体記憶回路群では、該半導体記憶
    回路群における半導体記憶回路群の個数と、前記最も多
    数の半導体記憶回路を有する半導体記憶回路群における
    前記半導体記憶回路の個数との差数の前記空き端子にも
    前記駆動制御信号が入力されるように構成されているこ
    とを特徴とする半導体記憶装置。
  2. 【請求項２】 前記駆動制御端子および前記空き端子
    が、前記半導体記憶回路が有する同一の半導体チップに
    共に接続されている請求項１に記載の半導体記憶装置。
  3. 【請求項３】 前記空き端子に、前記空き端子の入力容
    量を前記駆動制御端子の入力容量と同じにする等価回路
    が接続されている請求項１に記載の半導体記憶装置。
  4. 【請求項４】 外部駆動制御信号が入力されると該外部
    駆動制御信号よりも多数の内部駆動制御信号を出力する
    バッファ素子を備え、前記駆動制御信号端子に入力され
    る前記各半導体記憶回路群毎に互いに異なる前記駆動制
    御信号として前記各内部駆動制御信号を用いるように構
    成されている請求項１から３のいずれか１項に記載の半
    導体記憶装置。
  5. 【請求項５】 前記駆動制御信号は同期クロック信号で
    ある請求項１から４のいずれか１項に記載の半導体記憶
    装置。
  6. 【請求項６】 前記駆動制御信号はデータマスク信号で
    ある請求項１から４のいずれか１項に記載の半導体記憶
    装置。
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