KR20000077278A - 기생용량로드들의 균형을 위해 빈 핀단자를 사용하는메모리모듈 - Google Patents

기생용량로드들의 균형을 위해 빈 핀단자를 사용하는메모리모듈 Download PDF

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Abstract

메모리모듈은 각각이 제어핀단자를 갖는 제 1그룹의 집적회로 메모리유니트들 및 제 2그룹의 집적회로 메모리유니트들을 구비한다. 제 2그룹의 각 메모리유니트는 제어핀단자를 구비하고 제 2그룹의 적어도 하나의 메모리유니트는 적어도 하나의 빈 핀단자를 구비한다. 제 1연결들은 외부소스로부터 제어신호를 수신하고 그것을 제 1그룹의 메모리유니트들의 각각의 제어핀단자에 공급하기 위해 제공된다. 제 2연결들은 제어신호를 수신하고 제 2그룹의 메모리유니트들의 각각의 제어핀단자와 제 2그룹의 메모리유니트들의 적어도 하나의 빈 핀단자에 공급하기 위해 제공된다. 바람직하게는, 빈 핀단자는 제어핀단자에 연결된 회로와 동작특성이 등가인 회로에 연결된다.

Description

기생용량로드들의 균형을 위해 빈 핀단자를 사용하는 메모리모듈{Memory module using a vacant pin terminal for balancing parasitic capacitive loads}
본 발명은 반도체 메모리모듈에 관한 것으로, 보다 상세하게는 메모리유니트들의 기생용량로드들의 균형을 맞춤으로써 메모리유니들 사이의 시간차들을 제거하는 메모리모듈에 관한 것이다.
도 1에 보여진 바와 같이, 현재 반도체 메모리모듈은 클럭단자들(CLK0 및 CLK1)로부터 공급되는 클럭펄스열들에 따라 두개의 그룹들로 나뉘어진 복수의 집적회로 메모리유니트들(패키지들)을 포함한다. 하나에 대해, 메모리모듈들은 짝수의 메모리유니트들을 가질 필요가 없으며, 클럭그룹들은 다른 수의 메모리유니트들을 갖는다. 도 1에서, 9개의 메모리유니트들(U0 ~ U8)은 제 1그룹의 칩들(U0 ~ U4)과 제 2그룹의 칩들(U5 ~ U8)로 분할되며, 제 1그룹은 단자(CLK0)로부터의 클럭펄스들에 의해 구동되고, 제 2그룹은 단자(CLK1)로부터의 클럭펄스들에 의해 구동되는 것으로 보여진다. 더욱이, 설계상 고려사항으로 메모리유니트들은 복수의 클럭그룹으로 분할되어 각 그룹은 다른 그룹들과는 다른 수의 메모리유니트들을 가질 수 있다.
높은 클럭주파수 때문에, 클럭단자들(CLK0 및 CLK1)을 각 메모리유니트의 클럭입력단들에 연결시키는 라인들은 기생용량을 포함하는 전송라인들로 고려될 수 있다. 메모리유니트들 사이의 기생용량의 차이들을 최소화하기 위해, 클럭라인들은 같은 길이를 갖도록 패턴화된다. 그러나, 하나의 메모리유니트를 구동시키기 위해 요구되는 단자(CLK0)의 클럭원은 단자(CLK1)의 클럭원보다 더 크다. 클럭원들간의 이러한 부하에서의 차이는 도 2에서 보여진 것과 같이 CLK1펄스의 상승에지(edge)가 문턱값을 지나는 점과 CLK0클럭펄스의 상승에지가 문턱값을 지나는 점 사이의 시간지연(t)을 야기한다. 셋업시간과 유지시간들이 정의된다. 셋업시간(tS)은 신호가 상태를 변화시킬 때 시작하여 클럭펄스의 상승에지가 문턱값을 지날 때까지 계속되고 유지시간(tH)은 클럭펄스가 문턱값을 지날 때 시작하여 신호가 상태를 변화시킬 때까지 계속된다. 클럭원(CLK0)의 시간창(tWindow)(셋업시간과 유지시간의 합과 동일함)이 클럭원(CLK1)의 시간창에 대해t만큼 지연되고 그래서 전체 시간창(tWindow')은t만큼 길어진다. 이것이 모듈의 동작마진을 감소시키기 때문에 성능측면에서 바람직하지 못하다. 더욱이, 클럭스큐(t)는 각 클럭그룹의 출력데이트를 위한 접근시간(tAC) 및 데이터유지시간(tOH)을 다른 클럭그룹의 출력데이트를 위한 접근시간(tAC) 및 데이터유지시간(tOH)과 달라지게 한다.
클럭스큐 문제를 극복하기 위해, 인텔의 PC100 메모리모듈은 도 3에 보여진 바와 같이 클럭단자(CLK1)에 연결된 더미캐패시터(10)를 포함한다. 이러한 캐패시터의 값은 각 메모리유니트의 클럭입력이 가지는 정전용량과 같기 때문에, 각 클럭원의 로드용량은 다른 클럭원의 로드용량과 균형을 이루게 된다.
그러나, 각 메모리유니트의 클럭입력의 로드용량은 설계, 생산공정 및 동작전압에 크게 의존하기 때문에, 더미캐패시터의 값을 정확하게 결정하는 것은 어렵다.
메모리유니트들을 구동시키기 위해 데이터마스크신호(DQMB)가 사용되는 메모리유니트들에도 유사한 문제가 발생한다. 도 4에 보여진 것과 같이, 메모리유니트들(U3 및 U4)은 공통 데이트마스크신호(DQMB3)에 의해 구동되는 반면에, 다른 메모리유니트들은 각 데이터마스크신호들에 의해 개별적으로 구동된다. 기생용량로드 불균형이 메모리유니트들(U3 및 U4)의 조합된 용량과 다른 메모리유니트들 각각의 개별 용량 사이에 존재하게 된다.
본 발명의 목적은 균형된 기생용량로드들이 동작특성 및 소자변화성과 같은 외부요인들로부터 영향을 받지 않도록 이루어진 메모리모듈을 제공하는데 있다.
도 1은 기존의 클럭구동 메모리모듈의 평면도.
도 2는 기존의 메모리모듈에 연관된 타이밍도.
도 3은 다른 기존의 클럭구동 메모리모듈의 평면도.
도 4는 데이터마스크신호들을 사용하는 기존의 메모리모듈의 평면도.
도 5는 본 발명의 제 1실시예에 따른 클럭구동 메모리모듈의 평면도.
도 6은 빈 핀단자를 상세하게 도시한 메모리유니트의 부분 절개 사시도.
도 7은 본 발명의 제 2실시예에 따른 메모리유니트의 회로도.
도 8 및 도 9는 각 메모리모듈에서의 메모리그룹들이 수적으로 두개 이상 다른 클럭구동 메모리모듈들의 단면도들.
도 10은 클럭버퍼가 추가로 제공된 클럭구동 메모리모듈의 평면도.
도 11은 제어신호들로서 데이터마스크신호들이 사용되는 본 발명의 메모리모듈의 평면도.
* 도면의 주요부분에 대한 부호의 설명
20 : 반도체메모리칩 21 : 본딩와이어
22 : 수지주형 30, 30a, 30b : 연결부
31, 31a, 31b : 빈 핀단자 32 : 클럭핀단자
33 : 제 1복수의 연결들 34 : 제 2복수의 연결들
40 : 더미수신기 41 : 저항용량망
U0 ~ U8 : 메모리유니트
넓은 양태에 따르면, 본 발명은 각각이 제어핀단자를 포함하는 제 1 및 제 2집적회로 메모리유니트들과 빈 핀단자와 제어핀단자를 포함하는 제 3집적회로 메모리유니트를 포함하는 메모리모듈을 제공한다. 제 1의 복수의 연결들은 외부소스로부터 제어신호를 수신하고 수신된 신호를 제 1 및 제 2메모리유니트들의 제어핀단자에 공급하기 위해 제공된다. 제 2복수의 연결들은 제어신호를 수신하여 제 3메모리유니트의 제어핀단자와 빈 핀단자에 공급한다. 바람직하게는, 제 3메모리유니트는 동작특성에 있어서 제어핀단자에 연결된 회로와 등가인 회로를 구비하고, 빈 핀단자는 등가회로에 연결된다.
제 2양태에 따르면, 본 발명은 각각이 제어핀단자를 포함하는 제 1그룹의 집적회로 메모리유니트들 및 각각이 제어핀단자를 포함하는 제 2그룹의 집적회로 메모리유니트들을 포함한다. 제 2그룹의 메모리유니트들 중 적어도 하나는 적어도 하나의 빈 핀단자를 더 구비한다. 제 1복수의 연결들은 외부소스로부터 제어신호를 수신하고 수신된 신호를 제 1그룹의 메모리유니트들의 각각의 제어핀단자에 공급한다. 제 2복수의 연결들은 제어신호를 수신하여 제 2그룹의 메모리유니트들의 각각의 제어핀단자와 제 2그룹의 메모리유니트들의 적어도 하나의 빈 핀단자에 공급한다. 바람직하게는, 빈 핀단자는 동작특성에 있어서 제어핀단자에 연결된 회로와 등가인 회로에 연결된다.
제 3양태에 따르면, 본 발명은 각각이 빈 핀단자 및 제어핀단자를 구비하는 복수의 집적회로 메모리유니트들과 각각이 제어핀단자를 포함하는 적어도 두개의 집적회로 메모리유니트들을 포함한다. 복수의 연결들은 복수의 제어신호들을 수신하고 수신된 신호들을 복수의 메모리유니트들의 제어핀단자에 각각 전송하기 위해 제공되며, 제 2연결은 제어신호를 수신하여 수신된 신호를 두개의 메모리유니트들의 제어핀단자에 공급하기 위해 제공된다.
본 발명은 첨부된 도면들을 참조하여 더욱 상세하게 설명된다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리모듈이 도시된다. 메모리모듈은 복수의 연결들(33)에 의해 클럭단자(CLK0)에 연결된 제 1그룹의 메모리유니트들(U0 ~ U4)과 복수의 연결들(34)에 의해 클럭단자(CLK1)에 연결된 제 2그룹의 메모리유니트들(U5 ~ U8)을 구비한다. 이 실시예는 메모리유니트의 클럭핀단자(32)에 관련된 기생용량에 대해 균형을 잡기 위한 용량성소자로서 비접속핀(NCP)단자로 알려진 적어도 하나의 메모리유니트의 빈 단자(31)에 관련된 기생용량을 이용한다.
도 6에 보여진 바와같이, 메모리유니트의 NCP단자는 메모리유니트의 내부 반도체메모리칩(20)에 연결되지 않는다. NCP단자 이외의 핀단자들은 본딩와이어들(21)에 의해 메모리칩(20)에 연결된다. 본딩와이어들(21)을 지닌 메모리칩(20)과 모든 핀단자들은 수지주형(22)으로 단단하게 밀봉되며, 핀단자들은 부분적으로 주형쪽으로 연장된다. 사용자들은 카다로그나 사양서를 사용하여 어떤 핀단자들이 NCP단자들인지를 식별할 수 있다. 각 핀단자에 관련된 기생용량은 설계, 생산공정 및 동작전압에 의존하므로, NCP단자의 기생용량은 다른 핀단자들의 기생용량과 실질적으로 동일한 기생용량을 갖는다.
클럭단자(CLK1)가 다른 그룹보다 작은 하나의 메모리유니트을 갖는 메모리유니트에 관련되기 때문에, 용량균형은 클럭단자(CLK1)와 메모리유니트들(U5 ~ U8) 중의 하나의 NCP단자(31) 사이를 연결부(30)를 제공함으로써 이루어진다. 도시된 실시예에서, 도 5에 보여진 바와 같이 메모리유니트(U8)는 클럭그룹(CLK1)의 메모리유니트들의 불충분한 용량로드를 보상하기 위해 사용된다.
같은 공정에 의해 제조된 메모리유니트들은 예측할 수 있는 분포의 변화성을 갖는 것으로 알려졌기 때문에, 메모리유니트들의 다른 클럭 그룹들의 용량로드들은 평균화되어 같은 값으로 추정된다.
메모리유니트의 NCP단자의 기생용량은 그 메모리유니트의 클럭핀단자의 기생용량과 정확하게 동일하게 만들어질 수 있다. 도 7에서, 메모리유니트(U8)에는, 메모리유니트의 클럭핀단자(32)에 연결된 수신기회로와 특성상 유사한 더미수신기(40) 및 저항용량망(41)이 제공된다. NCP단자를 저항용량망(41)을 통해 더미수신기(40)에 연결시킴으로써, NCP단자는 클럭핀단자(32)의 기생용량과 동일한 기생용량을 얻게된다. 기생용량의 관점에서 보면 메모리유니트의 NCP단자는 메모리유니트의 클럭단자에 관련된 회로와 동일한 관련된 회로를 갖는다. 양 단자들의 관련된 회로는 동일한 집적회로칩상에 장착되므로, 각 메모리유니트의 NCP 및 클럭 단자들의 기생용량로드들은 제조상의 다른 로트(lot)들 때문에 있을 수 있는 변화성에 의해 영향을 받지 않는다.
만약 하나의 클럭그룹의 메모리유니트들의 수가 다른 다른 그룹보다 두 개 이상의 메모리유니트들이 적다면, 두 개 이상의 NCP단자들이 용량의 불균형을 보상하기 위해 사용될 수 있다. 예컨대, 도 8에서 보여진 바와 같이, 만약 설계 고려사항이 메모리유니트들이 제 1그룹의 다섯 개의 메모리유니트들(U0 ~ U4)과 제 2그룹의 세 개의 메모리유니트들(U5 ~ U7)로 분할되도록 규정하고 메모리유니트(U8)가 두 개의 NCP단자들(31 및 31a)을 갖는다면, 연결부들(30 및 30a)은 클럭단자(CLK1)와 NCP단자들(31 및 31a)사이에 제공될 것이다.
다르게는, 도 9에서 보여진 바와 같이 만약 메모리유니트(U6)가 NCP단자(31b)를 갖는다면, 메모리유니트(U7)의 제 2 NCP단자(31a)를 사용하는 대신에, 연결(30b)이 클럭단자(CLK1)와 NCP단자(31b) 사이에 제공될 것이다.
본 발명은 도 10에 도시된 것과 같이 클럭버퍼(50)가 제공된 메모리모듈에 사용될 수 있다. 이러한 메모리모듈은 버퍼(50)의 입력포트단자에 연결된 단일 클럭단자(CLK0)를 갖는다. 버퍼(50)는 복수의 출력포트들을 갖는다. 하나의 출력포트는 도선들(33)에 의해 메모리유니트들(U0 ~ U4)의 클럭핀단자(32)에 연결되고 다른 출력포트는 도선들(34)에 의해 메모리유니트들(U5 ~ U8)의 클럭핀단자에 연결되어 버퍼된 클럭펄스열들(ICLK0 및 ICLK1)을 메모리유니트의 각 그룹들에 전송한다.
도 11은 데이터마스크신호들(DQMB)이 사용된 본 발명의 다른 실시예를 보여준다. 이러한 신호들은 입력 및 출력신호들의 데이터값들을 마스킹하기 위해 사용된다. 각 메모리유니트는 하나의 DQM단자와 하나의 NCP단자를 갖는다. 메모리유니트들(U3 및 U4)을 제외하고, 다른 메모리유니트들의 각각은 연결부(60)에 의해 대응하는 DQMB단자에 함께 접속되는 DQM 및 NCP단자를 갖는다. 메모리유니트들(U3 및 U4)은 연결부(61)에 의해 대응하는 DQMB1단자에 함께 접속되는 DQM단자들을 갖는다.
이런 식으로, 단자들(DQMB0-2 및 DQMB5-7)의 각각의 용량로드는 메모리유니트들(U3 및 U4)에 관련된 단자(DQMB3)의 전체 용량로드와 동일하다.
상술한 바와 같이, 본 발명은 빈 핀단자를 사용하여 기생용량로드들의 균형을 이루고, 균형된 기생용량로드들이 동작특성 및 소자변화성과 같은 외부요인들로부터 영향을 받지 않도록 하는 효과가 있다.

Claims (15)

  1. 각각이 제어핀단자(32)를 구비한 제 1 및 제 2집적회로 메모리유니트들(U0 ~ U4);
    빈 핀단자(31)와 제어핀단자(32)를 구비한 제 3집적회로 메모리유니트(U8);
    외부소스로부터 제어신호를 수신하고 수신된 신호를 상기 제 1 및 제 2메모리유니트들(U0 ~ U4)의 제어핀단자(32)에 공급하기 위한 제 1복수의 연결들(33); 및
    상기 제어신호를 수신하고 수신된 제어신호를 상기 제 3메모리유니트(U8)의 제어핀단자(32)와 빈 핀단자(31)에 공급하기 위한 제 2복수의 연결들(34)을 포함하는 메모리모듈.
  2. 제 1항에 있어서, 상기 제 3메모리유니트(U8)는 상기 제어핀단자(32)에 연결된 회로와 동작특성에 있어서 등가인 회로(40, 41)를 구비하며, 상기 빈 핀단자(31)는 상기 등가회로에 연결되는 메모리모듈.
  3. 각 메모리유니트가 제어핀단자(32)를 구비하는 제 1그룹의 집적회로 메모리유니트들(U0 ~ U4);
    각 메모리유니트가 제어핀단자(32)를 구비하고 적어도 하나의 메모리유니트가 적어도 하나의 빈 핀단자(31, 31a, 31b)를 더 구비하는 제 2그룹의 집적회로 메모리유니트들(U5 ~ U8);
    외부소스로부터 제어신호를 수신하고 수신된 신호를 각 상기 제 1그룹의 메모리유니트들(U0 ~ U4)의 각각의 제어핀단자(32)에 공급하는 제 1복수의 연결들(33); 및
    상기 제어신호를 수신하고 수신된 신호를 상기 제 2그룹의 메모리유니트들(U5 ~ U8)의 각각의 제어핀단자(32)와 상기 제 2그룹의 메모리유니트들(U5 ~ U8)의 적어도 하나의 빈 핀단자(31, 31a, 31b)에 공급하기 위한 제 2복수의 연결들(34)을 포함하는 메모리모듈.
  4. 제 3항에 있어서, 제 2그룹의 메모리유니트들 중의 적어도 하나의 메모리유니트(U8)는 상기 제어핀단자에 연결된 회로와 동작특성이 등가인 회로(40, 41)를 구비하고, 상기 빈 핀단자는 상기 등가회로에 연결되는 메모리모듈.
  5. 제 3항에 있어서, 제 2그룹의 메모리유니트들 중의 하나의 메모리유니트(U9)는 하나 보다 많은 빈 핀단자(31, 31a)를 구비하고 상기 제 2복수의 연결들(34)은 수신된 제어신호를 상기 하나 보다 많은 빈 핀단자에 공급하기 위한 연결들(30, 30a)을 구비하는 메모리모듈.
  6. 제 5항에 있어서, 상기 제 2그룹의 메모리유니트들 중의 하나의 메모리유니트(U7)는 상기 제어핀단자에 연결된 회로와 동작특성이 등가인 하나 보다 많은 회로(40, 41)를 구비하고, 상기 하나 보다 많은 빈 핀단자는 상기 하나 보다 많은 등가회로(40, 41)에 연결되는 메모리모듈.
  7. 제 3항에 있어서, 제 2복수의 메모리유니트들의 하나 보다 많은 메모리유니트는 각각 빈 핀단자들(31, 31b)을 포함하고 상기 제 2복수의 연결들(34)은 수신된 제어신호를 상기 하나 보다 많은 메모리유니트(U6, U7)의 빈 핀단자들(31, 31b)에 공급하기 위한 연결들(30, 30b)을 포함하는 메모리모듈.
  8. 제 7항에 있어서, 제 2그룹의 메모리유니트들의 상기 하나 보다 많은 메모리유니트(U6, U7)는 상기 제어핀단자에 연결된 회로와 동작특성이 등가인 회로(40, 41)를 포함하고, 상기 빈 핀단자들(31, 31b)의 상기 각각은 하나 보다 많은 메모리유니트(U6, U7)의 상기 각각의 등가회로(40, 41)에 연결되는 메모리모듈.
  9. 제 1항 또는 제 3항에 있어서, 상기 외부소스로부터 상기 제어신호를 수신하기 위한 입력포트, 수신된 제어신호를 상기 제 1복수의 연결들(33)에 공급하기 위한 제 1출력포트 및 수신된 제어신호를 상기 제 2복수의 연결들(34)에 공급하기 위한 제 2출력포트를 갖는 버퍼(50)를 더 포함하는 메모리모듈.
  10. 제 1항 내지 제 8항중 어느 한 항에 있어서, 상기 제어핀단자는 클럭핀단자이고 상기 제어신호는 클럭펄스열인 메모리모듈.
  11. 제 9항에 있어서, 상기 제어핀단자는 클럭핀단자이고 상기 제어신호는 클럭펄스열인 메모리모듈.
  12. 제 1항 또는 제 2항에 있어서, 상기 제어핀단자는 데이터마스크핀단자이고 상기 제어신호는 데이터마스크신호인 메모리모듈.
  13. 각각이 빈 핀단자(31)와 제어핀단자(32)를 구비하는 복수의 집적회로 메모리유니트들(U0 ~ U2, U5 ~ U8);
    각각이 제어핀단자(32)를 구비하는 적어도 두 개의 집적회로 메모리유니트들(U3 ~ U4);
    복수의 제어신호들을 수신하고 수신된 신호들을 상기 복수의 메모리유니트들(U0 ~ U2, U5 ~ U8)의 제어핀단자(32)에 각각 공급하기 위한 복수의 연결들(60); 및
    제어신호를 수신하고 수신된 제어신호를 상기 두 개의 메모리유니트들(U3 ~ U4)의 제어핀단자(32)에 공급하기 위한 제 2연결(61)을 포함하는 메모리모듈.
  14. 제 12항에 있어서, 상기 제어핀단자는 데이터마스크핀단자이고 각 상기 제어신호들의 각각은 데이터마스크신호인 메모리모듈.
  15. 제 12항에 있어서, 상기 복수의 집적회로 메모리유니트들(U0 ~ U2, U5 ~ U8)의 각각은 상기 제어핀단자(32)에 연결된 회로와 동작특성이 등가인 회로(40, 41)를 구비하고, 상기 빈 핀단자(31)는 상기 등가회로(40, 41)에 연결되는 메모리모듈.
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