JPH09120671A - データおよび状態メモリを有する大メモリ容量のｄｉｍｍ - Google Patents

データおよび状態メモリを有する大メモリ容量のｄｉｍｍ

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JPH09120671A
JPH09120671A JP8120502A JP12050296A JPH09120671A JP H09120671 A JPH09120671 A JP H09120671A JP 8120502 A JP8120502 A JP 8120502A JP 12050296 A JP12050296 A JP 12050296A JP H09120671 A JPH09120671 A JP H09120671A
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dimm
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Abstract

(57)【要約】 ディレクトリに基づく分散共用メモリ・マルチプロセッ
サ・コンピュータ・システムにおいて使用するための大
記憶容量デュアル・インライン・メモリ・モジュール
（ＤＩＭＭ）は、データを記憶するためのデータ・メモ
リと、データの少くとも一部に対応する状態またはディ
レクトリ情報を記憶するための状態メモリとを含む。Ｄ
ＩＭＭによりデータと状態情報を独立してアクセスする
ことができるようになる。ＤＩＭＭは複数の記憶容量に
構成することが可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般にコンピュータ
・メモリの分野に関し、さらに詳しくは、ダイナミック
・ランダム・アクセス・メモリ・デュアル・インライン
・メモリ・モジュールに関する。
【０００２】
【関連出願への相互参照】本出願は「データ・メモリと
状態メモリを有するＤＩＭＭペア」と題する１９９５年
５月１５日付の共通に所有され同時係属中の米国特許出
願第０８／４４０，９６７号に関連する。
【０００３】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（dynamic random access memory：ＤＲＡＭ）シン
グル・インライン・メモリ・モジュール（single in-li
ne memory module：ＳＩＭＭ）およびデュアル・インラ
イン・メモリ・モジュール（dual in-line memory modu
le：ＤＩＭＭ）は、パーソナル・コンピュータ（Ｐ
Ｃ）、ワークステーション、スーパーコンピュータ、等
を含むあらゆる規模のコンピュータ・システムの半導体
主メモリの好適な実装である。ＳＩＭＭとＤＩＭＭの双
方ともプリント回路基板(printed circuit board：ＰＣ
Ｂ）を含み、プリント基板はコネクタ・ソケットへの物
理的および電気的接続のために、ＰＣＢの対向する側面
に複数の信号パッドを有するエッジ・コネクタを有す
る。ＤＲＡＭまたは同期ＤＲＡＭ集積回路チップがＰＣ
Ｂに装着され、各種コネクタ信号パッドに電気的に接続
される。ＳＩＭＭは電気的に接続された対向する信号パ
ッドを持つので、それぞれの対が１つの信号を搬送(car
ry) する。ＤＩＭＭでは、対向するパッドが接続されな
いためそれぞれのパッドは別の信号を搬送する。しかし
メモリ技術において術語ＳＩＭＭとＤＩＭＭはしばしば
同義語的に使用されている。公知のＤＲＡＭ ＳＩＭＭ
の詳細な説明は共通に保有されるAlexander らの米国特
許第５，２７２，６６４号に見ることができる。
【０００４】マルチプロセッサ・コンピュータ・システ
ムでは、主メモリは分散共用メモリまたは集中（即ち非
分散）メモリとして実装される。各プロセッサは一般に
ローカル・キャッシュを有する。したがって、プロセッ
サはキャッシュ・コヒーレンス(cache coherence) を維
持する必要がある。キャッシュ・コヒーレンスを有する
既存の多くのマルチプロセッサは、コヒーレンス維持の
ためスヌーピング(snooping)に依存する。これを実現す
るため、全てのプロセッサが共通バスに接続される。プ
ロセッサはバスを「スヌープする(snoop) 」。つまり、
どのデータ項目をどのプロセッサがキャッシュしている
かについての情報が全てのキャッシュの間に分散され
る。したがって簡単なスヌーピング方式では、全てのキ
ャッシュが全てのプロセッサからのあらゆるメモリ要求
を見ている必要がある。これは共通バスと個別のプロセ
ッサ・キャッシュがいずれ飽和してしまうためシステム
のスケーラビリティ(scalability) を本質的に制限する
ことになる。今日の高性能ＲＩＳＣプロセッサでは、数
個のプロセッサでも飽和が発生し得る。
【０００５】ディレクトリ構造は、全部のプロセッサ・
キャッシュへあらゆるメモリ要求をブロードキャスト(b
roadcast) する必要性を排除することにより、スヌーピ
ング方式に見られたスケーラビリティの問題を回避して
いる。ディレクトリは、各メモリ・ブロックのコピーを
保持しているプロセッサ・キャッシュへのポインタを保
持する。コピーを有するキャッシュだけがメモリ・ブロ
ックへのアクセスにより影響を受け、このようなキャッ
シュだけにアクセスを通知する(notify)必要がある。し
たがって、プロセッサ・キャッシュと相互接続は、コヒ
ーレンス要求により飽和することがない。さらに、ディ
レクトリに基づいたコヒーレンスは、大半のスヌーピン
グ方式で使用しているバスのような特定の何らかの相互
接続ネットワークに依存しない。
【０００６】ディレクトリ構造を使用するＤＳＭマルチ
プロセッサはほんの少しだけ開発された。該ＤＳＭシス
テムの例は、Lenoski, Daniel らの"The Stanford Dash
Multiprocessor"「スタンフォード・ダッシュ・マルチ
プロセッサ」, IEEE, pp. 63-79, March 1992 に記載の
スタンフォード大学Dashマルチプロセッサ、Chaiken,Da
vidらの"LimitLESS Directories: A Scalable Cache Co
herence Scheme"「無制限ディレクトリ：スケーラブル
・キャッシュ・コヒーレンス方式」，ACM, pp.224-234,
1991に記載されたマサチューセッツ工科大学（MIT ）A
lewife マルチプロセッサ、Brewer, Tony, "A Highly S
calable System Utilizing up to 128PA-RISC Processo
r"「１２８個のＰＡ−ＲＩＳＣプロセッサまで利用する
高度にスケーラブルなシステム」, IEEE, pp. 133-140,
1995 に記載のConvex Computer 社のExemplarマルチプ
ロセッサを含む。
【０００７】スタンフォードDashマルチプロセッサで
は、主メモリは最大メモリ容量のために結線(hardwire)
された。MIT マルチプロセッサとConvex Computer 社の
マルチプロセッサでは、ディレクトリ情報は主メモリに
記憶された。つまり、データとディレクトリ情報は順次
アクセスする必要があり、メモリ帯域幅を制限する。
【０００８】必要とされるものは、ディレクトリ情報に
対応しかつデータ・メモリとディレクトリ・メモリ両方
の簡単なメモリ拡張が現時点で支持されるような方法
で、ＤＳＭマルチプロセッサ・コンピュータ・システム
において主メモリを実装するための技術である。
【０００９】
【発明の要約】本発明は回路基板と、回路基板上に装着
した第１と第２のメモリとを含むデュアル・インライン
・メモリ・モジュール（ＤＩＭＭ）である。第１のメモ
リはデータを記憶するように構成されてデータ・メモリ
と呼ばれる。第２のメモリは状態メモリと呼ばれ、デー
タ・メモリに記憶されたデータの少くとも一部に対応す
る状態情報を記憶するように構成される。状態情報は、
たとえばキャッシュ・コヒーレンス情報（即ちデータの
ブロックがキャッシュされているか否かとどこにある
か、またデータの最新のコピーがどこに存在するかにつ
いての情報）、データ・メモリ内のデータへのアクセス
権(access rights) に関する情報、ページ移送(page mi
gration)情報、その他を含む。本発明のＤＩＭＭでは、
状態メモリ内の状態情報をデータ・メモリ内のデータと
は別にアクセスできる。「別に」とは、状態情報をデー
タ・メモリ内に記憶されたデータとは独立しておよび／
または並列に読み書きできることを表わす。
【００１０】本発明の複数のＤＩＭＭは、分散共用メモ
リ（ＤＳＭ）マルチプロセッサの主メモリを実装するの
に用いることができる。ＤＩＭＭ構成はメモリを容易に
更新または交換できるような機構を提供する。状態情報
はデータと一緒にＤＩＭＭに記憶されるので、最適なメ
モリ管理方式が提供される。
【００１１】第１の実施例において、各ＤＩＭＭは３２
メガバイトのデータ記憶容量と、４メガバイトのＥＣＣ
(error correcting code：エラー訂正符号）をデータ・
メモリに提供する。これを実現するため、ＤＩＭＭは２
Ｍｂｉｔで７２ビット幅（２Ｍ×７２）の２つのメモリ
バンク部分（ＤＩＭＭ回路基板の一側面当たり１つ）を
含む。７２ビットのうち、６４ビットがデータ用、８ビ
ットがＥＣＣ用である。状態メモリは１メガビットで１
６ビット幅（１Ｍ×１６）の状態情報容量を含む。本実
施例は複数の同期(synchronous) 、ダイナミック、ラン
ダム・アクセス・メモリ（ＳＤＲＡＭ）チップを使用し
て実施できる。
【００１２】本実施例において、ＤＩＭＭの回路基板は
おおよそ高さ１．３４インチ、長さ６．６インチ（ＤＩ
ＭＭ基板は一般に、別の回路基板と直角にエッジ・コネ
クタ経由で装着するので、幅寸法が高さとして与えられ
ることに留意されたい）、長さ１２２パッドで幅２パッ
ド分のエッジ・コネクタを回路基板の一方の縦方向のエ
ッジに沿って含む。データ・メモリは１８個の２メガビ
ットで８ビット幅（２Ｍ×８）のＳＤＲＡＭチップを用
いて実装した。ＳＤＲＡＭチップ９個を回路基板の正面
に装着し、９個を回路基板の裏面に装着する。状態メモ
リは１つの１メガビットで１６ビット幅（１Ｍ×１６）
のＳＤＲＡＭチップを用いて実装し回路基板の正面に装
着する。
【００１３】エッジ・コネクタの２４４パッドはデータ
・メモリと状態メモリ用に別々のデータおよびアドレス
パッドを提供し、各メモリを独立して、また所望するな
ら並列に、アクセスできる。アドレスおよび制御バッフ
ァは、回路基板の各面に提供される。それぞれのアドレ
スおよび制御バッファは、データ・メモリの半分につい
てＳＤＲＡＭチップへのアドレスおよび制御線全部につ
いてのバッファリングを提供する。さらに、１つのクロ
ック駆動回路(clock driver)をＤＩＭＭのＳＤＲＡＭチ
ップ全部に提供する。クロック駆動回路は２つの重要な
機能を提供する。第１に、クロック駆動回路はクロック
信号の供給源に過度に負荷をかけることなく、各ＳＤＲ
ＡＭチップを駆動するだけの充分な駆動電流容量(drive
currentcapacity)を提供する。第２に、クロック駆動
回路は、クロック駆動回路のバッファリング／駆動回路
により導入されるあらゆるスキュー(skew)または遅延を
排除するフェーズ・ロック・ループ(phase lock loop)
機能を提供する。
【００１４】第２の実施例において、各ＤＩＭＭは６４
メガバイトのデータ記憶容量と８メガバイトのＥＣＣを
提供し、データ・メモリで、合計７２メガバイトのデー
タ容量である。これを実現するため、ＤＩＭＭは容量４
メガビットで７２ビット幅（４Ｍ×７２）の２つのメモ
リ・バンク部分を含む。状態メモリは２メガビットで１
６ビット幅（２Ｍ×１６）の状態情報容量を含む。
【００１５】本実施例では、データ・メモリは３６個の
４メガビットで４ビット（４Ｍ×４）のＳＤＲＡＭチッ
プを用いて実装している。この実装はピギーバック式(p
iggy-back fashion)で第１の回路基板上に装着した第２
の回路基板を必要とする。データ・メモリのＳＤＲＡＭ
チップ１８個は、実質的に第１の実施例で説明したよう
に第１の回路基板上に装着し、別の１８個のＳＤＲＡＭ
チップは同様の方法でピギーバック基板に装着する。状
態メモリは２個の２メガビットで８ビット幅（２Ｍ×
８）ＳＤＲＡＭチップを用いて実装する。チップの１つ
を第１の回路基板の各側面に装着する。３６メガバイト
の実施例と同様に、７２メガバイト実施例における第１
の回路基板は、単一のクロック駆動回路と２個のアドレ
スおよび制御バッファを含む。さらに、ピギーバック基
板はそれ自身の１つのクロック駆動回路とアドレスおよ
び制御バッファの対を含む。
【００１６】本発明はＤＩＭＭメモリ対にＤＩＭＭを利
用する。対の第１のＤＩＭＭは、データを記憶するため
の第１と第２のメモリ・バンク部分を有する第１のデー
タ・メモリと、第１のメモリバンクに記憶されたデータ
に対応する状態情報を記憶するように構成した第１の状
態メモリを含む。対の第２のＤＩＭＭは、データを記憶
するための第３と第４のメモリ部分を有する第２のデー
タ・メモリと、第２のメモリ・バンクに記憶されたデー
タに対応する状態情報を記憶するように構成した第２の
状態メモリを含む。第１のメモリバンクは、第１のＤＩ
ＭＭの第１のメモリ・バンク部分と、第２のＤＩＭＭの
第３のメモリ・バンク部分から形成する。第２のメモリ
・バンクは、第１のＤＩＭＭの第２のメモリ・バンク部
分と、第２のＤＩＭＭの第４のメモリ・バンク部分から
形成する。たとえば、第１のメモリ・バンク部分が第１
のＤＩＭＭの前面を表わし、第２のメモリ・バンク部分
は第１のＤＩＭＭの裏面を表わし、第３のメモリ・バン
ク部分は第２のＤＩＭＭの前面を表わし、第４のメモリ
・バンク部分は第２のＤＩＭＭの裏面を表わす場合、第
１のメモリ・バンクは第１と第２のＤＩＭＭの前面で表
わされ、一方第２のメモリ・バンク部分は第１と第２の
ＤＩＭＭの裏面で表わされる。
【００１７】このＤＩＭＭ対の構成は非常に広いデータ
・ワードＤＩＭＭを最適に提供し、ＤＩＭＭのエッジ・
コネクタの物理的構成に非実際的な条件を押しつけるこ
となく実装される。たとえば、それぞれのＤＩＭＭは好
適実施例において２４４個のパッド・エッジ・コネクタ
を含む。このコネクタを用いて、それぞれのＤＩＭＭは
７２ビット幅のデータパスを提供する。つまり、ＤＩＭ
Ｍ対は１４４ビット幅のデータ・ワードを提供する。前
述の第１の実施例では、１４４ビット幅のデータ・ワー
ドがデータ記憶容量６４メガバイト、ＥＣＣ８メガバイ
トのＤＩＭＭ対で提供される。前述の第２の実施例で
は、１４４ビット幅のデータ・ワードがデータ記憶容量
１２８メガバイト、ＥＣＣ１６メガバイトのＤＩＭＭ対
で提供される。
【００１８】ＤＳＭマルチプロセッサにおいて使用する
場合、本発明のＤＩＭＭ対は主メモリを実装するために
使用する。ＤＳＭマルチプロセッサの各プロセッサ・ノ
ードは主メモリの一部を含む。ＤＩＭＭの３６メガバイ
トと７２メガバイトの実施例では、説明された状態メモ
リ構成が限られたノード数（たとえば１６ノード）を有
するシステムで必要とされる状態情報に対応するのに充
分な容量を提供する。たとえば、前述の各状態メモリは
１６ビット幅の状態情報ワードを含む。
【００１９】ノード数が１６を越える場合、多くのプロ
セッサとキャッシュが存在することになる。さらなる状
態情報がさらなるキャッシュを追跡するために必要とさ
れる。したがって余剰ノード(extra nodes) に対応する
ためには状態メモリに多くのビットを必要とする。さら
なる状態メモリは状態メモリ専用(state memory-only)
ＤＩＭＭによって提供できる。このＤＩＭＭは３２ビッ
トのさらなる状態メモリを追加する。得られる状態メモ
リは４８ビット幅の状態情報ワードを提供する。さらな
る状態メモリによりＤＳＭマルチプロセッサは、従来の
ビット・ベクタを使用して６４ノードまで、またフレキ
シブル・ディレクトリ・ビット・ベクタを使用して５１
２ノードまでに対応可能である。
【００２０】したがって１６ノードまたはそれ以下を有
するＤＳＭマルチプロセッサでは、本発明のＤＩＭＭに
よりディレクトリに基づくメモリ構造が、対に構成した
１種類のＤＩＭＭを用いて実装／アップグレイド(upgra
de) できる。５１２ノードまたはそれ以下を有するＤＳ
Ｍマルチプロセッサでは、本発明のＤＩＭＭにより、本
発明のＤＩＭＭ対と状態メモリを拡張する状態メモリ専
用ＤＩＭＭを使用してディレクトリに基づくメモリ構造
を実装／アップグレイドできる。このようにして、本発
明のＤＩＭＭは有意な利点を提供する。第１に、プロセ
ッサ個数をアップグレイドする場合、既存のＤＩＭＭを
交換する必要がない。むしろ既存のＤＩＭＭにさらなる
ＤＩＭＭおよび／または状態メモリ専用ＤＩＭＭを単に
追加すれば良い。第２に、小さいシステムではＤＩＭＭ
対に加えて状態メモリ専用ＤＩＭＭではなく１つのＤＩ
ＭＭ対しか必要としないので、このようなシステムのコ
ストを低減できる。第３に、１種類の同一のＤＩＭＭ基
板を、また場合によっては同様に状態メモリ専用ＤＩＭ
Ｍ基板を、主メモリとディレクトリ／状態メモリの実装
に使用するので、多数の異なる種類のメモリ・アセンブ
リを製造、在庫、流通する必要がない。
【００２１】図示する目的で、ＤＩＭＭの３６メガバイ
ト実施例と７２メガバイト実施例を説明した。しかし本
発明のＤＩＭＭは他のデータ容量で製造できることは理
解されるべきである。たとえば，６４メガビット（即ち
８Ｍ×８）ＳＤＲＡＭチップを使用して、１２８メガバ
イトのデータと１６メガバイトのＥＣＣ（チップ当たり
１８チップ×８メガバイト）記憶容量を有する単一基板
のＤＩＭＭを製作することができる（データとＥＣＣを
含む）。これにより２５６メガバイトのデータ記憶容量
を有するＤＩＭＭ対が得られる。ピギーバック基板を前
述の７２メガバイトＤＩＭＭ実施例に使用すると，６４
メガバイトＳＤＲＡＭチップを使用して２５６メガバイ
トのデータと３２メガバイトのＥＣＣのＤＩＭＭ、およ
び５１２メガバイトのデータと６４メガバイトＥＣＣの
ＤＩＭＭ対を実装することが可能である。
【００２２】前述の好適実施例において、ＤＩＭＭがデ
ータ・メモリ用の３６個のＳＤＲＡＭに対応できるよう
にピギーバック基板を使用している。３６ＳＤＲＡＭチ
ップに対応するためチップ・スタック技術(chip stacki
ng techniques)を用いても良いことは当業者には理解さ
れよう。チップ・スタック技術を使用する場合、ピギー
バック基板は不要である。
【００２３】本発明の前述のおよびその他の特徴と利点
は、添付の図面に図示してある本発明の幾つかの好適実
施例の以下のさらに詳しい説明から明らかになろう。
【００２４】図面において、同じ参照番号は同一のまた
は機能的に類似の要素を表わす。さらに、参照番号の一
番左の数字は参照番号が第１に出現した図面を表わして
いる。
【００２５】
【発明の実施の形態】
目次 Ｉ． 概要 II． ＤＩＭＭのアーキテクチャ III ．ＤＩＭＭ対におけるＤＩＭＭの実装 IV． ＤＩＭＭ相互接続の詳細 Ｖ． ＤＩＭＭチップのレイアウト VI． パッドの説明 VII ．タイミング条件(timing requirements) VIII．波形図 XI． 拡張状態メモリ Ｘ． 結論 Ｉ．概要 図面を参照して本発明の好適実施例を説明する。特定の
ステップ、構成、配置について議論することになるが、
これは図示説明のためだけに行なわれることは理解され
るべきである。本発明の精神と範囲から逸脱することな
く他のステップ、構成、配置を使用できることは当業者
には理解されよう。
【００２６】分散共用メモリ(distributed shared memo
ry：ＤＳＭ）マルチプロセッサ、たとえば共通に所有さ
れ同時係属中の"System and Method For Network Explo
ration and Access in a Multi-Processor Environmen
t" 「マルチプロセッサ環境におけるネットワーク探査
とアクセスのシステムおよび方法」と題する１９９５年
５月５日付米国特許出願第０８／４３５，４５６号で説
明されているようなＤＳＭマルチプロセッサでは、主コ
ンピュータ・メモリはプロセッサ・ネットワーク全体に
分散されている。主メモリのそれぞれの分散した部分
（ノード）は１つまたはそれ以上のローカル・プロセッ
サに関連付けることができる。このようなシステムで
は、メモリ管理が非常に複雑化する。前述の出願で説明
されているＤＳＭマルチプロセッサは、メモリ管理を簡
略化するディレクトリに基づくキャッシュ・コヒーレン
ス方式を実装している。ディレクトリに基づくメモリ管
理システムは、以下の共通に所有され同時係属中の特許
出願に説明されている。
【００２７】１９９５年５月５日付け米国特許出願第０
８／４３５，４６０号、発明の名称："Directory-based
Coherence Protocol Allowing Efficient Dropping of
Clean-Exclusive Data"「クリーン・イクスクルーシブ
なデータの効率なドロッピングを認めるディレクトリに
基づくコヒーレンス・プロトコル」 １９９５年５月５日付け米国特許出願第０８／４３５，
４６２号、発明の名称："System and Method For a Mul
tiprocessor Partitioning to Support High Availabil
ity"「高度なアベイラビリティをサポートするためのマ
ルチプロセッサ・パーティショニングのシステムおよび
方法」 １９９５年５月５日付け米国特許出願第０８／４３５，
４６４号、発明の名称："Page Migration In a Non-Uni
form Memory Access (NUMA) System" 「不均一メモリ・
アクセス（ＮＵＭＡ）におけるページ移送」 １９９５年５月５日付け米国特許出願第０８／４３５，
４５９号、発明の名称："System and Method For Maint
aining Coherency of Virtual-to-Physical Memory Tra
nslations in a Multiprocessor Computer" 「マルチプ
ロセッサ・コンピュータにおける仮想対物理メモリ変換
のコヒーレンシを維持するシステムおよび方法」 １９９５年５月５日付け米国特許出願第０８／４３５，
４６３号、発明の名称："Cache Coherency Using Flexi
ble Directory Bit Vectors"「フレキシビル・ディレク
トリ・ビット・ベクタを用いたキャッシュ・コヒーレン
シ」 本発明は、上記で参照した特許出願に説明されているよ
うなＤＳＭにおける主メモリを実装するためのデュアル
・インライン・メモリ・モジュール（ＤＩＭＭ）であ
る。有利にも、本発明はＤＩＭＭにデータ・メモリと状
態メモリの両方を提供する。これは、分散主メモリのイ
ンストレーション(installation)、置換(replacement)
、拡張(expansion) 、試験、拡大(extension) が容易
になる。
【００２８】II．ＤＩＭＭのアーキテクチャ 図１は本発明のＤＩＭＭ１０２の高レベル機能ブロック
図である。ＤＩＭＭ１０２はプリント回路基板１０３
と、データ・メモリ１０４と、状態メモリ１０６を含
む。回路基板１０３は多層(multilayer)（たとえば８
層）でエッジ・コネクタ１０８を有するプリント回路基
板である。エッジ・コネクタ１０８は典型的にはデータ
・メモリ１０４と状態メモリ１０６のための電気通信全
部を提供する。エッジ・コネクタ１０８はコネクタ・ソ
ケット（図示していない）、たとえばコネチカット州ノ
ーウォークのBurndy社から入手可能なソケット部品番号
ＥＬＦ２４４ＬＦＣＥ−４Ｚ５０等に挿入するように構
成されている。
【００２９】エッジ・コネクタ１０８は、データ・パス
１１０経由でデータ・メモリ１０４へのデータ・アクセ
スを可能にする複数のデータ・パッド１１８と、アドレ
スおよび制御パス１１２経由でデータ・メモリ１０４へ
アドレスおよび制御情報を通信するための複数のアドレ
ス・パッド１２０と、データ・パス１１４経由で状態メ
モリ１０６へデータ・アクセスを可能にする複数のデー
タ・パッド１２２と、アドレスおよび制御パス１１６経
由で状態メモリ１０６へアドレスおよび制御情報を通信
するための複数のアドレス・パッド１２４を提供する。
メモリへの「アクセス」は、メモリからデータを読み取
ることまたはメモリへデータを書き込むことを表わす。
【００３０】データ・メモリ１０４はデータを記憶する
ように構成してある。データ・メモリ１０４に記憶され
るデータは一般にデータ・ブロックに分割される。状態
メモリ１０６はデータ・メモリ１０４のデータのブロッ
クに対応する状態情報を記憶するように構成してある。
状態情報（ディレクトリ情報としても公知である）は、
たとえばキャッシュ・コヒーレンス情報（即ちデータの
ブロックがキャッシュされているかどうかまたどこにあ
るか、およびデータの最新のコピーがどこに常駐してい
るかについての情報）、データ・メモリ内のデータへの
アクセス権に関する情報、ページ移送情報、その他等を
含む。コネクタ１０８は別々のアドレスおよびデータ・
パッドを状態メモリ１０６とデータ・メモリ１０４に提
供するため、データとこれに対応する状態情報を別々に
アクセスすることができる。「別々に」は、データ・メ
モリから読み込む／へ書き込むデータとは独立におよび
／または平行して状態情報を読み込む／書き込むことが
できることを表わしている。これによってデータと状態
情報を同時にアクセスすることが可能になる。
【００３１】図２はＤＩＭＭ１０２のさらに詳細な機能
ブロック図である。この機能表現において、前面２０２
と裏面２０４が図示してある。コネクタ１１８は前面２
０２と裏面２０４との間に図示してある。本図は綴じが
中央に位置するように開き、正面と後面のカバーが見え
る本としてＤＩＭＭを見ると最もよく理解できる。コネ
クタ１１８は本の綴じに比喩される。図示したように、
コネクタ１１８は回路基板１０３の、前面２０２に第１
のコネクタ・パッドの列２０６と裏面２０４に第２のコ
ネクタ・パッドの列２０８を含む。
【００３２】本図に図示してあるように、データ・メモ
リ１０４は、前面２０２の第１のバンク部分２１０と裏
面２０４の第２のバンク部分２１２で実装される。状態
メモリ１０６は前面２０２に装着するように図示してあ
る。アドレスおよび制御パス１１２はアドレスおよび制
御バッファ２１４、２１６によりバッファリングされ
る。アドレスおよび制御バッファ２１４はアドレスおよ
び制御信号（即ち行アドレス・ストローブ、列アドレス
・ストローブ、書き込みイネーブル、データ・マスク）
を第１のバンク部分２１０の左側と第２のバンク部分２
１２の左側にバス１１３経由で提供する。さらに、アド
レスおよび制御バッファ２１４は、チップ選択信号とク
ロック・イネーブル信号を線１１７経由で第１のバンク
部分２１０の左右両側に提供する。
【００３３】同様に、アドレスおよび制御バッファ２１
６は、アドレスおよび制御信号（即ち、行アドレス・ス
トローブ、列アドレス・ストローブ、書き込みイネーブ
ル、データ・マスク）をバス１１５経由で第１のバンク
部分２１０の右側と第２のバンク部分２１２の右側に提
供する。さらに、アドレスおよび制御バッファ２１６
は、チップ選択信号とクロック・イネーブル信号を線１
１９経由で第２のバンク部分２１２の左右両側に提供す
る。チップ選択信号は第１のバンク部分２１０と第２の
バンク部分２１２との間の選択に使用する。バッファ２
１４、２１６はメモリ・バンク部分２１０、２１２の左
側と右側のバッファリングを行ない、回路基板１０３の
信号線のルーチング(routing) を簡略化するように構成
される。あるいはまた、バッファ２１４はバンク部分２
１０だけで信号をバッファリングするように構成し、バ
ッファ２１６はバンク部分２１２だけで信号をバッファ
リングするように構成しても良い。
【００３４】クロック駆動回路２１８は回路基板１０３
の正面２０２に装着する。クロック駆動回路２１８はク
ロック信号および制御線２２０からクロック信号を受信
して、充分な駆動電流をクロック駆動回路２１８に提供
し第１と第２のメモリ・バンク部分２１０、２１２なら
びに状態メモリ１０６を形成するために使用されている
複数のメモリ・チップを駆動する。クロック駆動回路２
１８はクロック信号２２２からスキューを除去するフェ
ーズ・ロック・ループ機能も含み、クロック信号はＤＩ
ＭＭ１０２上のデータおよび状態メモリの各種メモリチ
ップへ分配される。
【００３５】１つの実施例において、ＤＩＭＭ１０２の
裏面２０４はＳＰＲＯＭ（serial programmable read o
nly memory：シリアル・プログラマブル・リード・オン
リー・メモリー）２２４を含む。ＳＰＲＯＭ２２４はＤ
ＩＭＭ１０２に独自の識別番号（たとえばシリアル番
号）を提供するために使用できる。好適なＳＰＲＯＭは
テキサス州ダラスのDallas Semiconductor社パーツ番号
ＤＳ２５０２として入手可能で、ＮＩＣ(Number In a C
an：缶番号）としても周知である。
【００３６】III ．ＤＩＭＭ対におけるＤＩＭＭの実装 本発明の好適実施例において、ＤＩＭＭ１０２は対での
み主コンピュータ・メモリを実装するために使用する。
対のそれぞれのＤＩＭＭはデータ・ワードの半分を提供
し、対は互いに非常に広いデータ・ワードを提供できる
ようになっている。これが図３に図示してあり、図面に
おいてＤＩＭＭ１０２ＡとＤＩＭＭ１０２ＢがＤＩＭＭ
の対３０２を形成する。図示してあるように、ＤＩＭＭ
１０２Ａは第１のメモリ・バンク部分２１０Ａ、第２の
メモリ部分２１２Ａ、第１の状態メモリ１０６Ａを含
む。同様にＤＩＭＭ１０２Ｂは第１のメモリ・バンク部
分２１０Ｂ、第２のメモリ・バンク部分２１２Ｂ、第２
の状態メモリ１０６Ｂを含む。
【００３７】この実施において、第１のメモリ・バンク
部分２１０Ａと第２のメモリ・バンク部分２１２Ｂがバ
ンク０とラベルづけしてある第１のメモリ・バンクを形
成する。バンク０に記憶されたデータについての状態情
報は状態メモリ１０６Ａに保持される。第２のメモリ・
バンク部分２１２Ａと第１のメモリ・バンク部分２１０
Ｂは、バンク１とラベルづけしてある第２のメモリ・バ
ンクを形成する。状態メモリ１０６Ｂはメモリ・バンク
１に記憶されたデータに対応する状態情報を記憶するよ
うに構成される。さらに詳しく以下で説明するように、
バンク選択信号を用いてデータ・アクセス操作でバンク
０またはバンク１の一方を選択する。メモリ・バンク０
とメモリ・バンク１は共通のアドレスおよびデータ線を
共用する。
【００３８】本発明のＤＩＭＭは多様な異なるデータ記
憶容量で作成可能である。第１の好適実施例において、
ＤＩＭＭ１０２は３６メガバイトのデータ記憶容量（３
２メガバイトのデータと４メガバイトのＥＣＣを含む）
および２メガバイトの状態情報記憶容量を有する。本実
施例では６４メガバイトのデータ記憶容量、８メガバイ
トのＥＣＣ、４メガバイトの状態情報記憶容量を有する
ＤＩＭＭ対が得られる。第２の実施例において、ＤＩＭ
Ｍ１０２は７２メガバイトのデータ記憶容量（６４メガ
バイトのデータと８メガバイトのＥＣＣ）および４メガ
バイトの状態情報記憶容量を有する。本実施例では１２
８メガバイトのデータ記憶容量、１６メガバイトのＥＣ
Ｃ、８メガバイトの状態情報記憶容量を有するＤＩＭＭ
対が得られる。
【００３９】IV．ＤＩＭＭ相互接続の詳細 図４は、本発明の第１の好適実施例によるＤＩＭＭ１０
２を実装するために使用される構成要素の相互接続を表
わすブロック図である。データ・メモリ１０４は複数の
同期、ダイナミック、ランダム・アクセス・メモリ（Ｓ
ＤＲＡＭ）チップＤ０〜Ｄ１７を使用して実装される。
ＳＤＲＡＭのＤ０〜Ｄ８は第１のメモリ・バンク部分２
１０のメモリ・チップを表わし、ＳＤＲＡＭのＤ９〜Ｄ
１７は第２のメモリ・バンク部分２１２のメモリチップ
を表わす。ＤＩＭＭ１０２のこの３２メガバイト実施例
では、ＳＤＲＡＭのそれぞれＤ０〜Ｄ１７は２メガビッ
トで８ビット幅（２Ｍ×８）ＳＤＲＡＭチップである。
したがって、各メモリ・バンク部分２１０、２１２は２
メガビットで７２ビット幅で、データ・メモリ１０４の
総データ容量は４メガビットで７２ビット幅（即ちデー
タに６４ビット、ＥＣＣに８ビット）が得られる。状態
メモリ１０６は単一の１メガビットで１６ビット幅（１
Ｍ×１６）ＳＤＲＡＭチップを用いて実装している。
【００４０】各ＤＲＡＭチップＤ０〜Ｄ１７は８ビット
のデータ・ワードを提供する。各ＳＤＲＡＭとの通信に
対応するため、データ・パス１１０は８ビットのデータ
・パスＤＱを提供する。図示してあるように、メモリ・
バンク部分２１０、２１２のそれぞれから１つのチップ
が８ビット・データ・パスＤＱに接続される。たとえ
ば、ＳＤＲＡＭＤ０とＳＤＲＡＭＤ９はどちらもＤＱ
［７：０］に接続される。データパス上でどのチップが
現在有効かは外部チップまたはバンク選択信号（後述す
る）によって決定される。
【００４１】アドレスおよび制御バッファ２１４、２１
６はＡ［１９：０］とラベルづけされて２０ビットのア
ドレスおよび制御信号を受信し、アドレスおよび制御信
号をバッファリングし、アドレスおよび制御信号を以下
のようにＳＤＲＡＭＤ０〜Ｄ１７へ提供する。アドレス
および制御バッファ２１４は、アドレスおよび制御信号
（即ち、行アドレス・ストローブ、列アドレス・ストロ
ーブ、書き込みイネーブル、データ・マスク）をバンク
部分２１０、２１２の左側（即ちＳＤＲＡＭＤ０〜Ｄ３
とＤ９〜Ｄ１２）へバス１１３経由で提供する。さら
に、アドレスおよび制御バッファ２１４はバンク選択信
号（ＣＳ０＿）およびクロック・イネーブル信号（ＣＫ
Ｅ０）を第１のバンク部分（即ちＳＤＲＡＭＤ０〜Ｄ
８）２１０の左右両側へ線１１７経由で提供する。
【００４２】アドレスおよび制御バッファ２１６はアド
レスおよび制御信号（即ち、行アドレス・ストローブ、
列アドレス・ストローブ、書き込みイネーブル、データ
・マスク）をバス１１５経由でバンク部分２１０、２１
２の右側（即ちＳＤＲＡＭＤ４〜Ｄ８とＤ１３〜Ｄ１
７）へ提供する。さらに、アドレスおよび制御バッファ
２１６はバンク選択信号（ＣＳ１＿）ならびにクロック
・イネーブル信号（ＣＫＥ１）を第２のバンク部分（即
ちＳＤＲＡＭＤ９〜Ｄ１７）２１２の左右両側へ線１１
９経由で提供する。アドレスおよび制御信号Ａ［１９：
０］はさらに後述の表１で説明する。
【００４３】クロック駆動回路２１８はＳＤＲＡＭＤ０
〜Ｄ１７のそれぞれと状態メモリ１０６のＳＤＲＡＭに
クロック信号２２２を提供する。クロック駆動回路２１
８はクロック制御信号Ｃ［５：０］に基づいてクロック
信号２２２を発生する。クロック制御信号Ｃ［５：０］
についてはさらに詳細に後述する。状態メモリ１０６の
データ・パス１１４とアドレスおよび制御パス１１６は
それぞれ線ＤＲＩ＿ＤＱ［１５：０］とＢ［１７：０］
で表わしてある。これらの信号についてもさらに詳細に
後述する。
【００４４】ＤＩＭＭ１０２の７２メガバイト実施例が
図５に図示してある。本実施例において、１８個の２メ
ガビットで８ビット幅（２Ｍ×８）ＳＤＲＡＭを使用す
る代わりに、３６個の４メガビットで４ビット幅（４Ｍ
×４）ＳＤＲＡＭを使用して実装している。追加チップ
に対応するため、第２の回路基板５００を使用する。１
８個の４Ｍ×４ＳＤＲＡＭ（Ｄ０〜Ｄ１７）は第１の回
路基板１０３に装着する。他の１８個の４Ｍ×４ＳＤＲ
ＡＭ（Ｄ１８〜Ｄ３５）は第２の回路基板５００に装着
する。回路基板５００はピギーバック式に回路基板１０
３に装着する。回路基板１０３だけがエッジ・コネクタ
１０８（図５には図示していない）を含む。回路基板５
００のＳＤＲＡＭチップへの全ての電気的接続は回路基
板１０３のエッジ・コネクタを介して行なう。複数の相
互接続ピンを使用して２つの基板で信号を共用する。各
ピンのそれぞれの端部はメッキされたスルーホール(pla
ted through hole) に配置して基板間の電気的接続を提
供する。これらのピンはまた第２の基板を第１の基板に
物理的に取り付ける。ピギーバック装着回路基板の例
（メッキされたスルーホールを使用しない）はShaffer
らの米国特許第５，２００，９１７号に提供されてい
る。
【００４５】本実施例において、第１のメモリ・バンク
部分２１０はそれぞれの回路基板１０３、５００の正面
から形成される。たとえば、ＳＤＲＡＭチップＤ０〜Ｄ
８とＤ２７〜Ｄ３５を用いて第１のメモリ・バンク部分
２１０を実装できる。同様に、それぞれの回路基板１０
３、５００の裏面を用いて第２のメモリ・バンク部分２
１２を実施できる。これは、たとえば、ＳＤＲＡＭチッ
プＤ９〜Ｄ１７とＤ１８〜Ｄ２６を含む。各回路基板１
０３と５００のチップはクロック駆動回路２１８Ａ、２
１８Ｂとアドレスおよび制御バッファ２１４Ａ、２１４
Ｂ、２１６Ａ、２１６Ｂ経由で基板上のクロックとバッ
ファを含む。しかし、本実施例において、各ＳＤＲＡＭ
チップは８ビット幅データ・パスではなく４ビット幅デ
ータ・パスに結合してある。つまり、各基板からの対応
するＳＤＲＡＭチップを用いて３６メガバイトＤＩＭＭ
の１つのチップにより提供される８ビットを形成する。
図４の３６メガバイトＤＩＭＭの実施例と同様に、全て
のＳＤＲＡＭチップＤ０〜Ｄ３５が同時にアドレスされ
る。バンク選択信号（信号Ａ［１９：０］の１つ）を用
いてメモリ・バンク部分２１０とメモリ・バンク部分２
１２との間の選択を行なう。
【００４６】Ｖ．ＤＩＭＭチップのレイアウト ３２メガバイトＤＩＭＭ実施例の好適な実装が図６Ａお
よび図６Ｂに図示してある。図６ＡはＤＩＭＭ１０２の
前面２０２を示す。図６ＢはＤＩＭＭ１０２の裏面２０
４を示す。この好適な実装において、回路基板１０３は
ほぼ高さ１．３４インチで長さ６．６インチであり長さ
１２２パッド幅２パッドのエッジ・コネクタを回路基板
の一方の縦方向の辺に含む。ＳＤＲＡＭＤ０〜Ｄ８、Ｓ
ＤＲＡＭＤＩＲ０（状態メモリ１０６用）、データおよ
び制御バッファ２１４Ａとクロック駆動回路２１８Ａは
回路基板１０３の前面２０２に装着する。ＳＤＲＡＭＤ
９〜Ｄ１７とデータおよび制御バッファ２１６Ａは回路
基板１０３の裏面２０４に装着する。
【００４７】図６Ａと図６Ｂは本発明の７２メガバイト
実施例ならびに３２メガバイト実施例を表わし、次のよ
うな相違がある。第１に、７２メガバイト実施例では、
ＳＤＲＡＭＤ０〜Ｄ１７は４Ｍ×４装置であって２Ｍ×
８ビット装置ではない。第２に、ディレクトリ・メモリ
・チップ（ＤＩＲ０で表示してある）は２Ｍ×８ビット
装置であって１Ｍ×１６ビット装置ではない。第３に、
７２メガバイト実施例では、第２の２Ｍ×８ビットＳＤ
ＲＡＭチップ（図６ＢにおいてＤＩＲ１として破線で示
してある）はＤＩＲ０とともに使用して状態メモリ１０
６を実装する。
【００４８】７２メガバイトＤＩＭＭ実施例のピギーバ
ック式第２の回路基板５００の好適な実装が図７Ａおよ
び図７Ｂに図示してある。図７Ａは第２の回路基板５０
０の正面７０２を示す。図７Ｂは第２の回路基板５００
の裏面７０４を示す。この好適な実装において、回路基
板５００はほぼ高さ１．１６インチで長さ６．６インチ
であり、回路基板１０３との電気的接続を提供する１１
６個の相互接続ピン（図示していない）を含む。ＳＤＲ
ＡＭＤ１８〜Ｄ２６、データおよび制御バッファ２１４
Ｂおよびクロック駆動回路２１８Ｂは回路基板５００の
正面７０２に装着する。ＳＤＲＡＭＤ２７〜Ｄ３５とデ
ータおよび制御バッファ２１６Ｂは回路基板５００の裏
面７０４に装着する。
【００４９】VI．パッドの説明 表１は本発明の好適実施例によるエッジ・コネクタのパ
ッドについてパッドの名称と機能を一覧したものであ
る。左側の欄は略称したパッド名称、右側の欄は表の関
連する行に一覧したパッドの機能を一覧する。
【００５０】
【表１】
【００５１】第１のパッド説明はアドレス・パッドにつ
いてのものでＡ［１１：０］と略称する。行アドレシン
グ中には、下位１１ビットを使用する。列アドレシング
中には、３６ＭＢのＤＩＭＭ実施例では下位９ビットを
使用し、７２ＭＢＤＩＭＭ実施例では下位１０ビットを
使用する。最上位ビット（Ａ１１）は内部ＳＤＲＡＭバ
ンク間の選択に使用する（この「内部バンク」は前述し
たＳＤＲＡＭ ＤＩＭＭ１０２のバンク０およびバンク
１とは別のバンクである。したがってバンク０と１は以
下「外部」バンクといい、外部バンク・チップ選択信号
ＣＳ１とＣＳ０で選択され、「内部ＳＤＲＡＭバンク選
択」信号Ａ１１から区別する。この命名はデータ用に使
用するＳＤＲＡＭならびに状態情報を記憶するために使
用するＳＤＲＡＭに適用する）。
【００５２】データは、ＤＱ［７１：０］と略称する７
２本のデータ入／出力（Ｉ／Ｏ）パス経由でＳＤＲＡＭ
ＤＩＭＭのデータ・メモリへ入力されまたここから出
力される。ＳＤＲＡＭ ＤＩＭＭは対で使用するので、
１つのＤＩＭＭにあるデータ・メモリの１回のアクセス
が７２ビットを提供し、対になったＤＩＭＭの７２ビッ
トと連結した場合に、１２８ビットのデータと１６ビッ
トのＥＣＣを含む１４４ビットのデータ・ワードが得ら
れる。
【００５３】ＳＤＲＡＭ ＤＩＭＭのデータ・メモリに
はさらに８本のパスがある。ＣＳ１＿およびＣＳ０＿と
略称される２本の外部バンク・チップ選択パッド、ＲＥ
＿と略称される行アドレス・ストローブ・コマンド・パ
ッド、ＣＥ＿と略称される列アドレス・ストローブ・コ
マンド・パッド、ＷＥ＿と略称される書き込みイネーブ
ル・コマンド・パッドは、当業者には明らかなように、
ＳＤＲＡＭチップの選択、アドレッシング、書き込みイ
ネーブルに使用される標準信号である。同様にＳＤＲＡ
Ｍの２つのバンクのメモリ・クロック・イネーブル用に
２本のパッドがそれぞれ設けてあり、ＣＫＥ１およびＣ
ＫＥ０と略称する。また１本の入／出力マスク・パスが
設けてあり、ＤＱＭと略称する。ＤＱＭマスク・パッド
の機能については波形図との関連において以下で説明す
る。
【００５４】ＳＤＲＡＭ ＤＩＭＭの状態メモリのパッ
ドについて説明する。ディレクトリ・アドレス・パッド
の集合をＤＩＲ＿Ａ［１１：０］と略記する。状態メモ
リの行アドレッシングはディレクトリ・アドレス・ビッ
トＡ［１０：０］を使用し、列アドレッシングは３２Ｍ
Ｂ ＤＩＭＭでディレクトリ・アドレス・ビットＡ
［７：０］、また７２ＭＢ ＤＩＭＭでビットＡ［８：
０］を使用する。１２番目のディレクトリ・アドレス・
パッド（Ａ１１）は内部ＳＤＲＡＭバンク選択に使用す
る １６ビットの状態情報がディレクトリ・データＩ／Ｏパ
ッド、略号ＤＩＲ＿ＤＱ［１５：０］により提供され
る。表１に掲載した次の５本のパッドはＳＤＲＡＭ Ｄ
ＩＭＭのデータ・メモリ・セクションで類似のパスに関
連して上記で説明したのと同様の機能を有する。ディレ
クトリ・チップ選択パッドはＤＩＲ＿ＣＳ＿と略記す
る。ディレクトリ行アドレス・ストローブ・コマンド・
パッドはＤＩＲ＿ＲＥ＿と略記する。ディレクトリ列ア
ドレス・ストローブ・コマンド・パッドはＤＩＲ＿ＣＥ
＿と略記する。ディレクトリ書き込みイネーブル・コマ
ンド・パッドはＤＩＲ＿ＷＥ＿と略記する。ディレクト
リ入／出力マスク・パッドはＤＩＲ＿ＤＱＭと略記す
る。さらに、ＤＩＲ＿ＣＫＥと略記するディレクトリ・
クロック・イネーブル・パッドが状態メモリ・クロック
をイネーブルにするため設けてある。
【００５５】本発明の好適実施例によれば、Motorola社
（アリゾナ州フェニックス）製ＭＰＣ９３１ＰＬＬチッ
プをクロック駆動回路に使用する。この特定の集積回路
は低電圧トランジスタ・トランジスタ・ロジック(low v
oltage transistor-transistor logic：ＬＶＴＴＬ）ま
たは低電圧正エミッタ結合ロジック（low voltage posi
tive emitter coupled logic：ＬＶＰＥＣＬ）を両方と
もサポートしているので、本発明のＳＤＲＡＭ ＤＩＭ
Ｍはクロック駆動回路に対してどちらかの種類の論理レ
ベルでも使用するパッドを含むことができる。したがっ
て、ＰＣＬＫおよびＰＣＬＫ＿と略記する差動(differe
ntial)ＬＶＰＥＣＬクロック・パッドが設けてある。さ
らに、ＴＣＬＫと略記するＬＶＴＴＬクロック・パッド
も設けてある。２つの可能な電力パッド入力の間で選択
するため、ＴＣＬＫ＿ＳＥＬと略記する選択パッドが設
けてある。ＴＣＬＫ＿ＳＥＬに印加する論理電圧値でク
ロック駆動回路が使用する電圧パッドのどちらかを選択
する。たとえば、ＴＣＬＫ＿ＳＥＬパッドが高論理の場
合ＴＣＬＫを選択でき、またＴＣＬＫ＿ＳＥＬパッドが
低論理レベルの場合にはクロック駆動回路に電力供給す
るためにＰＣＬＫパッドを使用できる。別のパッドによ
りクロック駆動回路のフェーズ・ロック・ループ部分を
イネーブルでき、これをＰＬＬ＿ＥＮと略記する。この
メーカのチップではリセットと３状態(tri-state) クロ
ック駆動回路出力をＰＬＬ＿ＣＬＲと略称する別のパッ
ド経由で選択できる。機能的に類似のＰＬＬ（フェーズ
・ロックド・ループ）チップを使用するその他の好適な
構成も当業者には明らかであろう。
【００５６】電力供給電圧（たとえば直流３．３ボル
ト）と接地はＶ３およびＧＮＤとそれぞれ略称するパッ
ド経由で供給する。実装した場合、さらに１本のパッド
を使用してシリアル・プログラマブル・リード・オンリ
ー・メモリ（serial programmable read-only memory：
ＰＲＯＭ）の内容を読み出す。このパッドはＳＥＲＩＡ
Ｌ＿ＤＡＴとラベルづけしてある。
【００５７】図１５および図１６は２４４コネクタ・パ
ッド・エッジ・コネクタ１０８全体での好適なパッド割
り当て例を示す。本図は６つの列にわけて１ページで２
４４パッドの割り当て全体を図示している。１４本のパ
ッドは割り当てがない。各列はパッド番号の割り当てに
続けて表１に掲載したパッド名称に対応するパッドの説
明の略号を示してある。パッド割り当てはＰＣＢ１０３
のトレース長(trace length)を考慮して信号のスキュー
と負荷を最小限にするように行なってある。
【００５８】VII ．タイミング条件 表２はＮＥＣ社（日本）製パーツ番号μＰＤ４５１６４
２１ＧＳ−Ａ１２−ＴＪＦ（４Ｍ×４）、μＰＤ４５１
６４２１ＧＳ−Ａ１２−ＴＪＦ（２Ｍ×８）、またはμ
ＰＤ４５１６１ＧＳ−Ａ１２−ＴＪＦ（１Ｍ×１６）を
使用するＳＤＲＡＭ ＤＩＭＭ対の例のタイミング条件
を示す。表２に示すタイミング条件は０から７０℃の間
の公称温度(nominal temperatures)と、直流３．３Ｖか
ら３．６Ｖの間の電力供給電圧でのもので、全部のクロ
ックはＰＣＬＫを基準にしている。表２のタイミング条
件は約１．５ナノセカンドのクロック・ジッタ(clock j
itter)およびスキューを含む。
【００５９】
【表２】
【００６０】表２に示したタイミング・パラメータは、
エッジ・コネクタで測定した時間間隔を一般に表わし、
コネクタ自体が信号に有する全ての小さな影響を無視し
ている。これらの時間はＳＤＲＡＭ自体のある位置で測
定した場合異なるように見えることがある。行アドレス
と列アドレスは、ＳＤＲＡＭ ＤＩＭＭが接続されるメ
モリ・システムにより設定され、ＤＩＭＭで使用する特
定のＳＤＲＡＭ装置で必要とされるように設定する。
【００６１】VIII．波形図 ＳＤＲＡＭ ＤＩＭＭで情報を読み込み書き込むための
タイミング図が図８〜図１３に図示してある。図８は本
発明による代表的な「データ・リード(data read) 」タ
イミング図である。図９は本発明による代表的な「デー
タ・ライト(data write)」タイミング図である。図１０
は本発明による代表的な「リード・モディファイ・ライ
ト(read modify write) 」（ＲＭＷ）タイミング図であ
る。縦棒はクロックのエッジを表わし、ここで制御およ
びアドレス信号がＳＤＲＡＭパーツでサンプリングされ
る。
【００６２】図８を参照すると、合計６本のタイミング
・トレース(timing traces) が図示してあり、これは、
チップ選択（ＣＳ＿）８０２、行アドレス・ストローブ
（ＲＥ＿）８０４、列アドレス・ストローブ（ＣＥ＿）
８０６、書き込みイネーブル（ＷＥ＿）８０８、アドレ
ス（Ａ）入力８１０、データ（Ｄ・Ｑ）入／出力８１２
を含む。
【００６３】ＳＤＲＡＭ ＤＩＭＭデータ出力８１２は
行と列のアドレスのアプリケーション(application)
と、ＲＥ＿、ＣＥ＿、ＷＥ＿制御信号の発行に基づく出
力のタイミングを表わす。データ・メモリは、１つの行
アクセスに４つの列アドレス（Ｃ０、Ｃ２、Ｃ４、Ｃ
６）が続きＤＩＭＭ対からのデータのブロックにアクセ
スできるように構成してある。データのブロック（パリ
ティ／ＥＣＣデータを含まない）は８ワードで１６バイ
ト、または合計１２８バイトである（ＤＩＭＭ当たり６
４ビットまたはロケーション(location)アクセスあたり
合計１２８ビットで、これは並列に対がアクセスされる
ためである）。したがってＲＡあたり４つの連続したロ
ケーションのアクセスでは、合計８データ・ワードＤ０
〜Ｄ７で１６バイトが出力される。同様に、ＳＤＲＡＭ
ＤＩＭＭ対は図９のトレース９０２で示したようにブ
ロック・ライトへ書き込まれる。表３は図８〜図１０の
各種タイミング・パラメータの代表的なサイクル・レイ
テンシ(cycle latency) を示す。これらのパラメータ・
レイテンシはナノ秒単位で一覧してあり公称値(nomina
l) である。
【００６４】
【表３】
【００６５】リード・モディファイ・ライトは図１０に
示したようにデータに対しても行なうことができる。単
一のＲＥ＿とＣＥ＿（それぞれトレース１００２と１０
０４）によってあるロケーションがアクセスされ、第１
のＤ０／Ｄ１対１００６でデータが読み出される。デー
タが変更された後、第２のＤ０／Ｄ１対（１００８）で
示すようにＣＥ＿とＷＥ＿信号（トレース１０１０）を
表明(assert)することによってＤＩＭＭ対に書き戻され
る。
【００６６】前述のように、状態メモリはデータ・メモ
リと並列にアクセスされる。それぞれのディレクトリ・
エントリが３２ビット幅なので状態メモリは２つのリー
ドと２つのライトを含み、好適実施例のそれぞれの状態
メモリはわずか１６ビットの深さ(deep)しかないＳＤＲ
ＡＭを実装している。また、ページ移送のインクリメン
トには要求を行なったノードとホーム・ノードの両方に
ついてアクセスされるブロックに対応するロケーション
の読み込みと、要求を行なったノードについてカウント
をインクリメントするような書き込みが必要である。ペ
ージ移送カウントは、あるノードがメモリの特定ページ
にアクセスする回数を追跡する。つまり、このカウント
はあるページがアクセスされるたびにインクリメントさ
れなければならない。任意のページにアクセスする幾つ
かのノードに対するカウントが所定の閾値を越えるか、
または要求元(requestor) のカウントからホーム・ノー
ドのカウントを引いたものが別の閾値を越える場合、そ
のページはそのノードに関連するメモリへ移送される。
ページ移送のさらに詳細な説明は前述した同時係属中の
米国特許出願（代理人整理番号(attorney docket) １４
５２．０６９００００）に見られる。つまり、データ・
メモリの８サイクルの読み込みまたは書き込みの間に、
対応する状態メモリは合計で４回読み出され、合計３回
書き込まれるので、データおよび状態情報へのアクセス
が平衡する。
【００６７】図１１、図１２、図１３はそれぞれ読み込
み、書き込み、リビジョン(rivisions) を含むデータ・
マスキングに関連する３つの別々の波形図である。図１
１では次の信号が図示してある：チップ選択（ＤＩＲ＿
ＣＳ＿）、行アドレス・ストローブ（ＤＩＲ＿ＲＥ
＿）、列アドレス・ストローブ（ＤＩＲ＿ＣＥ＿）、書
き込みイネーブル（ＤＩＲ＿ＷＥ＿）、入／出力データ
・マスク（ＤＩＲ＿ＤＱＭ）、アドレスＡ入力と、デー
タ（ＤＩＲ＿ＤＱ）入／出力。読み込みでのディレクト
リ・サイクルはディレクトリ・ワード（Ｄ０）の前半、
要求元ノード（Ｓ）のページ移送カウント、ディレクト
リ・ワードの後半（Ｄ１）、ホーム・ノードのページ移
送カウント（Ｈ）を読み込むことから始まり、ＤＩＲ＿
ＤＱでのデッド・サイクル(dead cycle)のあと、新規の
ページ移送カウント（Ｓ）と新規のディレクトリ情報
（Ｄ０およびＤ１）が状態メモリに書き込まれる。メモ
リ制御装置の条件のため一覧した順序で情報が読み出さ
れ、これが最も速いメモリ応答時間につながる。
【００６８】図１２は図１１に図示した波形のわずかな
変更である。ＳとＤ０の順序が図１１とは対照的にこの
図面では交換されている。
【００６９】図１３は状態だけのアクセスでメモリ・ア
クセスを必要としないような、状態リビジョン操作での
状態アクセスを示す。このようなリビジョン操作のオー
バーヘッドを最小化するためディレクトリ情報だけがア
クセスされる。
【００７０】XI．拡張状態メモリＤＳＭマルチプロセッ
サで使用した場合、本発明のＤＩＭＭ対は主メモリを実
装するために使用される。ＤＳＭマルチプロセッサの各
プロセッサ・ノードは主メモリの一部を含む。ＤＩＭＭ
の３６メガバイトと７２メガバイト実施例では、前述し
た状態メモリの構成は１６ノードを有するシステムで要
求される状態情報に対応するのに充分な容量を提供す
る。たとえば、前述した各状態メモリは１６ビット幅の
状態情報ワードを含む。
【００７１】ノード数が１６を越える場合、さらに多く
のキャッシュメモリがシステムに追加されると思われる
ので、キャッシングについての多くの状態情報に対応す
るため、それぞれのノードで付加的な状態メモリが必要
になる。付加的な状態メモリは状態メモリ専用ＤＩＭＭ
を用いることで提供できる。本発明のこの態様の好適実
施例によれば、この状態メモリ専用ＤＩＭＭは３２ビッ
トの付加的な状態メモリを追加する。得られた合計の状
態メモリは４８ビット幅の状態情報ワード（ＳＤＲＡＭ
データ／状態メモリＤＩＭＭの本来の１６ビットに状態
メモリ専用ＤＩＭＭからの３２ビットを加えたもの）を
提供する。付加的な状態メモリがあると、ＤＳＭマルチ
プロセッサは従来のビットベクタを使用する６４ノード
まで、またフレキシブル・ディレクトリ・ビットベクタ
を使用する５１２ノードまでに対応することが可能であ
る。付加的な状態情報ビットの特定の数は変化すること
があり、当業者には明らかなように拡張可能である。
【００７２】ＤＳＭマルチプロセッサのノードの主メモ
リ部分１４００にあるＤＩＭＭ対３０２と状態メモリ専
用ＤＩＭＭ１４０６の構成が図１４に図示してある。Ｄ
ＳＭマルチプロセッサのそのノードでのメモリ／ディレ
クトリ制御装置１４０２は、ＤＩＭＭ３０２と１４０６
上のデータおよび状態メモリについて全てのメモリ管理
機能を実行する。メモリ／アドレスおよび制御バッファ
１４１０は制御装置１４０２からＤＩＭＭ対３０２のデ
ータ・メモリへ向かう全部のアドレスおよび制御線１４
２０をバッファリングする。状態（ディレクトリ）アド
レスおよび制御バッファ１４１２は、制御装置１４０２
から状態メモリ専用ＤＩＭＭ対１４０６の状態メモリへ
向かう線１４２２の全部のアドレスおよび制御信号をバ
ッファリングする。
【００７３】それぞれの状態メモリ専用ＤＩＭＭ１４０
６は１つのＰＣＢを使用して実装できる。ＰＣＢはＤＩ
ＭＭ３０２のＳＤＲＡＭと類似のまたは類似していない
容量のチップのＳＤＲＡＭチップで場所をしめられる(p
opulate)。状態メモリ専用ＤＩＭＭ１４０６のＳＤＲＡ
Ｍは、２つのバンクの状態メモリに構成されるので状態
情報ならびに状態情報のアドレシングがＤＩＭＭ３０２
上のディレクトリ（ＤＩＲ）／状態メモリと一致する。
【００７４】バス交換装置(bus excharger) １４０８は
１４４ビットのデータ・ワードを双方向バス１４０９経
由で各ＤＩＭＭ対３０２へ／から通過させる。バス交換
装置１４０８はメモリ速度で１４４ビットのデータを取
り出してこれを２倍のメモリ速度の７２ビットに変換す
る。好適実施例において、バス交換装置１４０８は、５
０ＭＨｚの１４４ビットを１００ＭＨｚの７２ビットに
変換し、またその逆に、双方向バス１４１１経由で、Ｄ
ＩＭＭ３０２と制御装置１４０２との間のデータの双方
向転送のためにも変換するパーツ番号ＳＮ７４ＡＬＶＣ
１６２８２(Texas Instruments社、テキサス州ダラス）
により実装している。ディレクトリ・データはバッファ
リングされず、状態メモリ専用ＤＩＭＭ１４０６と制御
装置１４０２との間で双方向バス１４２４経由で転送さ
れる。
【００７５】説明のため、ＤＩＭＭの３６メガバイト実
施例と７２メガバイト実施例を説明した。しかし、本発
明のＤＩＭＭが他のデータ容量で製造し得ることは理解
されるべきである。たとえば、６４メガビット（即ち８
Ｍ×８）ＳＤＲＡＭチップを使用し、１２８メガバイト
のデータと１６メガバイトのＥＣＣ（１８チップ×８メ
ガバイト／チップ）の記憶容量（データとＥＣＣを含め
る）を有するシングル・ボードＤＩＭＭを製造すること
ができる。これによりデータ記憶容量２５６メガバイト
を有するＤＩＭＭ対が得られることになる。前述した７
２メガバイトＤＩＭＭの実施例のようにピギーバック基
板を使用する場合、６４メガバイトＳＤＲＡＭチップを
使用して２５６メガバイトのデータと３２メガバイトの
ＥＣＣＤＩＭＭおよび５１２メガバイトのデータと６４
メガバイトのＥＣＣ ＤＩＭＭ対を実装できる。
【００７６】前述の好適実施例において、ＤＩＭＭがデ
ータ・メモリとして３６個のＳＤＲＡＭに対応できるよ
うにするためピギーバック基板を使用している。チップ
・スタッキング技術を用いても３６個のＳＤＲＡＭチッ
プに対応できることが当業者には認識されよう。チップ
・スタッキング技術を使用する場合、ピギーバック基板
を排除できる。
【００７７】これ以外にも、４メガビット（即ち１Ｍ×
１）ＳＤＲＡＭチップを組み合わせてもっと少い記憶容
量のＤＩＭＭを作成したり、または前述のスタッキング
および／またはピギーバック技術を用いてもっと大きな
記憶容量にすることも可能である。
【００７８】Ｘ．結論 本発明の各種実施例について説明したが、これらは例と
して呈示したに過ぎず制限のためではないことが理解さ
れるべきである。本発明の精神と範囲から逸脱すること
なく態様ならびに詳細において各種の変化を成し得るこ
とが当業者には明らかであろう。したがって本発明は前
述した例示の実施例のいずれかで制限されるべきもので
はなく、後述の請求項とその均等物(equivalents) によ
ってのみ定義されるべきものである。
【図面の簡単な説明】
【図１】本発明によるＳＤＲＡＭ ＤＩＭＭの代表的ハ
イ・レベル・ブロック図である。
【図２】本発明によるＳＤＲＡＭ ＤＩＭＭの前面と裏
面の代表的略ブロック図である。
【図３】２つのバンクとこれらのバンクについて本発明
による状態ディレクトリ・メモリを有するＳＤＲＡＭ
ＤＩＭＭ対の代表的略論理図である。
【図４】本発明の第１の実施例による３６メガバイトＳ
ＤＲＡＭ ＤＩＭＭの代表的模式図である。
【図５】本発明の第２の実施例による７２メガバイトＳ
ＤＲＡＭ ＤＩＭＭの代表的模式図である。
【図６】図６Ａは本発明によるＳＤＲＡＭ ＤＩＭＭの
正面平面図、図６Ｂは図６ＡのＳＤＲＡＭ ＤＩＭＭの
裏面平面図である。
【図７】図７Ａは本発明によるＳＤＲＡＭ ＤＩＭＭピ
ギーバック基板の正面平面図、図７Ｂは図７ＡのＳＤＲ
ＡＭ ＤＩＭＭピギーバック基板の裏面平面図である。
【図８】本発明による代表的データ・リードのタイミン
グ図である。
【図９】本発明による代表的データ・ライトのタイミン
グ図である。
【図１０】本発明による代表的リード／モディファイ／
ライトのタイミング図である。
【図１１】本発明によるメモリ読み込みのための代表的
状態メモリ・タイミング図である。
【図１２】本発明によるメモリ書き込みまたはリード・
モディファイ・ライトのための代表的状態メモリ・タイ
ミング図である。
【図１３】本発明による状態メモリ専用ＤＩＭＭの操作
のための代表的状態メモリ・タイミング図である。
【図１４】ＤＳＭマルチプロセッサのノードにおけるＤ
ＩＭＭ対と状態メモリ専用ＤＩＭＭの構成図である。
【図１５】エッジ・コネクタ全体の好適なパッド割り当
て例（その１）を示す図である。
【図１６】エッジ・コネクタ全体の好適なパッド割り当
て例（その２）を示す図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１１月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】
【発明の実施の形態】 目次 Ｉ． 概要 II． ＤＩＭＭのアーキテクチャ III ．ＤＩＭＭ対におけるＤＩＭＭの実装 IV． ＤＩＭＭ相互接続の詳細 Ｖ． ＤＩＭＭチップのレイアウト VI． パッドの説明 VII ．タイミング条件(timing requirements) VIII．波形図IX ． 拡張状態メモリ Ｘ． 結論 Ｉ．概要 図面を参照して本発明の好適実施例を説明する。特定の
ステップ、構成、配置について議論することになるが、
これは図示説明のためだけに行なわれることは理解され
るべきである。本発明の精神と範囲から逸脱することな
く他のステップ、構成、配置を使用できることは当業者
には理解されよう。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正内容】
【００７０】IX．拡張状態メモリ ＤＳＭマルチプロセッサで使用した場合、本発明のＤＩ
ＭＭ対は主メモリを実装するために使用される。ＤＳＭ
マルチプロセッサの各プロセッサ・ノードは主メモリの
一部を含む。ＤＩＭＭの３６メガバイトと７２メガバイ
ト実施例では、前述した状態メモリの構成は１６ノード
を有するシステムで要求される状態情報に対応するのに
充分な容量を提供する。たとえば、前述した各状態メモ
リは１６ビット幅の状態情報ワードを含む。
フロントページの続き (71)出願人 596016535 2011 Ｎｏｒｔｈ Ｓｈｏｒｅｌｉｎｅ Ｂｏｕｌｅｖａｒｄ Ｍｏｕｎｔａｉｎ Ｖｉｅｗ，Ｃａｌｉｆｏｒｎｉａ 94039 Ｕ．Ｓ．Ａ. (72)発明者 ダニエル エドワード レノスキー アメリカ合衆国 95129 カリフォルニア 州 サンノゼ クラレンドン ドライブ 4885 (72)発明者 ジョン マントン アメリカ合衆国 94040 カリフォルニア 州 マウンテン ビュー プレストン ド ライブ 483

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】 デュアル・インライン・メモリ・モジュ
    ール（ＤＩＭＭ）において、 回路基板と、 前記回路基板に装着しデータを記憶するための第１のメ
    モリ手段と、 前記回路基板に装着し前記データの少くとも一部に対応
    するディレクトリ情報を記憶するための第２のメモリ手
    段とを備えたことを特徴とするデュアル・インライン・
    メモリ・モジュール。
  2. 【請求項２】 請求項１に記載されたＤＩＭＭにおい
    て、 前記第１のメモリ手段と前記第２のメモリ手段を別々に
    アクセスできるようにするためのさらなる手段を備えた
    ことを特徴とするＤＩＭＭ。
  3. 【請求項３】 請求項２に記載されたＤＩＭＭにおい
    て、 前記さらなる手段はコネクタと、前記コネクタは複数の
    パッドと、前記パッドは、 アドレス・パッドの第１のグループと、 アドレス・パッドの第２のグループと、 データ・パッドの第１のグループと、 データ・パッドの第２のグループを含むことを特徴とす
    るＤＩＭＭ。
  4. 【請求項４】 請求項３に記載されたＤＩＭＭにおい
    て、 前記複数のパッドは以下の構成を有し、 データ・パッドの前記第１のグループおよびアドレス・
    パッドの前記第１のグループは前記第１のメモリ手段に
    電気的に結合され、 データ・パッドの前記第２のグループおよびアドレス・
    パッドの前記第２のグループは前記第２のメモリ手段に
    電気的に結合され、 前記構成は前記第１および第２のメモリ手段の独立した
    アドレッシングが行なえることを特徴とするＤＩＭＭ。
  5. 【請求項５】 請求項４に記載されたＤＩＭＭにおい
    て、 前記複数のパッドは前記第１および第２のメモリ手段の
    ための別々の制御パッドをさらに備えたことを特徴とす
    るＤＩＭＭ。
  6. 【請求項６】 請求項４に記載されたＤＩＭＭにおい
    て、 前記コネクタは２つの側面と少くとも側面当たり１２２
    個のパッドを有するエッジ・コネクタであって、アドレ
    ス・パッドの前記第１のグループは少くとも１２個のパ
    ッドを含み、アドレス・パッドの前記第２のグループは
    少くとも１２個のパッドを含み、データ・パッドの前記
    第１のグループは少くとも７２個のパッドを含み、デー
    タ・パッドの前記第２のグループは少くとも１６個のパ
    ッドを含むことを特徴とするＤＩＭＭ。
  7. 【請求項７】 請求項１に記載されたＤＩＭＭにおい
    て、 前記第１のメモリ手段および前記第２のメモリ手段はそ
    れぞれ複数のダイナミック・ランダム・アクセス・メモ
    リ（ＤＲＡＭ）チップを備えたことを特徴とするＤＩＭ
    Ｍ。
  8. 【請求項８】 請求項１に記載されたＤＩＭＭにおい
    て、 前記第１および第２のメモリ手段に結合したフェーズ・
    ロックド・ループ・クロック駆動回路および前記第１の
    メモリ手段のアドレスおよび制御信号をバッファリング
    するためのバッファをさらに備えたことを特徴とするＤ
    ＩＭＭ。
  9. 【請求項９】 請求項１に記載されたＤＩＭＭにおい
    て、 前記第１のメモリ手段はメモリ・ブロックに論理的に組
    織され、前記第２のメモリ手段は前記メモリ・ブロック
    のグループに記憶されたデータがどこにキャッシュされ
    るかについての情報を記憶するように構成されているこ
    とを特徴とするＤＩＭＭ。
  10. 【請求項１０】 請求項１に記載されたＤＩＭＭにおい
    て、 前記第１のメモリ手段はメモリ・ブロックに論理的に組
    織され、前記第２のメモリ手段は前記メモリ・ブロック
    のグループに記憶されたデータのアクセス権を記憶する
    ように構成されていることを特徴とするＤＩＭＭ。
  11. 【請求項１１】 請求項１に記載されたＤＩＭＭにおい
    て、前記第１のメモリ手段はメモリ・ブロックに論理的
    に組織され、前記第２のメモリ手段は前記メモリ・ブロ
    ックのグループに記憶されたデータについてのキャッシ
    ュ状態情報を記憶するように構成されていることを特徴
    とするＤＩＭＭ。
  12. 【請求項１２】 請求項４に記載されたＤＩＭＭにおい
    て、 前記第１のメモリ手段および前記第２のメモリ手段はそ
    れぞれが複数の同期ダイナミック・ランダム・アクセス
    ・メモリ（ＳＤＲＡＭ）チップを備えたことを特徴とす
    るＤＩＭＭ。
  13. 【請求項１３】 請求項１２に記載されたＤＩＭＭにお
    いて、 前記第１のメモリ手段はＳＤＲＡＭチップの第１のメモ
    リ・バンク部分とＳＤＲＡＭチップの第２のメモリ・バ
    ンク部分に分割されることを特徴とするＤＩＭＭ。
  14. 【請求項１４】 請求項１３に記載されたＤＩＭＭにお
    いて、 前記第１のメモリ・バンク部分および前記第２のメモリ
    ・バンク部分はそれぞれが少くとも９個のＳＤＲＡＭチ
    ップを備え、前記少くとも９個のＳＤＲＡＭチップのそ
    れぞれは２メガビットで８ビット幅であり、前記第２の
    メモリ手段は少くとも１個の１メガビットで１６ビット
    幅ＳＤＲＡＭチップを備えたことを特徴とするＤＩＭ
    Ｍ。
  15. 【請求項１５】 請求項１３に記載されたＤＩＭＭにお
    いて、 前記第１のメモリ・バンク部分および前記第２のメモリ
    ・バンク部分はそれぞれが少くとも１８個のＳＤＲＡＭ
    チップを備え、前記少くとも１８個のＳＤＲＡＭチップ
    のそれぞれは４メガビットで４ビット幅であり、前記第
    ２のメモリ手段は少くとも２個の２メガビットで８ビッ
    ト幅ＳＤＲＡＭチップを備えたことを特徴とするＤＩＭ
    Ｍ。
  16. 【請求項１６】 請求項１５に記載されたＤＩＭＭにお
    いて、 前記プリント回路基板は第２の回路基板を並列なピギー
    バック構成でサポートする第１の回路基板を備えたこと
    を特徴とするＤＩＭＭ。
  17. 【請求項１７】 請求項１３に記載されたＤＩＭＭにお
    いて、 前記第１のメモリ・バンク部分および前記第２のメモリ
    ・バンク部分はそれぞれが少くとも１８個のＳＤＲＡＭ
    チップを備え、前記少くとも１８個のＳＤＲＡＭチップ
    のそれぞれは１６メガビットで４ビット幅であり、アド
    レス・パッドの前記第１のグループは少くとも１４個の
    パッドを含み、前記第２のメモリ手段は少くとも２個の
    ８メガビットで８ビット幅ＳＤＲＡＭチップを備えたこ
    とを特徴とするＤＩＭＭ。
  18. 【請求項１８】 デュアル・インライン・メモリ・モジ
    ュール（ＤＩＭＭ）において、 回路基板と、 前記回路基板に装着したデータ・メモリと、 前記回路基板に装着した状態メモリと、 前記データメモリおよび前記状態メモリを別々にアクセ
    スできるようにするための手段とを備えたことを特徴と
    するデュアル・インライン・メモリ・モジュール。
  19. 【請求項１９】 請求項１８に記載されたＤＩＭＭにお
    いて、 前記手段は複数のパッドを有するコネクタを備え、前記
    パッドは、 アドレス・パッドの第１のグループと、 アドレス・パッドの第２のグループと、 データ・パッドの第１のグループと、 データ・パッドの第２のグループを含むことを特徴とす
    るＤＩＭＭ。
  20. 【請求項２０】 請求項１９に記載されたＤＩＭＭにお
    いて、 前記複数のパッドは以下の構成を有し、 データ・パッドの前記第１のグループおよびアドレス・
    パッドの前記第１のグループは前記データ・メモリ手段
    に電気的に結合され、 データ・パッドの前記第２のグループおよびアドレス・
    パッドの前記第２のグループは前記状態メモリ手段に電
    気的に結合され、 前記構成は前記データ・メモリおよび前記状態メモリ手
    段の独立したアドレッシングが行なえることを特徴とす
    るＤＩＭＭ。
  21. 【請求項２１】 請求項１９に記載されたＤＩＭＭにお
    いて、 前記複数のパッドは前記データ・メモリおよび前記状態
    メモリのための別々の制御パッドをさらに備えたことを
    特徴とするＤＩＭＭ。
  22. 【請求項２２】 請求項２０に記載されたＤＩＭＭにお
    いて、 前記コネクタは２つの側面と少くとも側面当たり１２２
    個のパッドを有するエッジ・コネクタであって、アドレ
    ス・パッドの前記第１のグループは少くとも１２個のパ
    ッドを含み、アドレス・パッドの前記第２のグループは
    少くとも１２個のパッドを含み、データ・パッドの前記
    第１のグループは少くとも７２個のパッドを含み、デー
    タ・パッドの前記第２のグループは少くとも１６個のパ
    ッドを含むことを特徴とするＤＩＭＭ。
  23. 【請求項２３】 請求項１８に記載されたＤＩＭＭにお
    いて、 前記データ・メモリおよび前記状態メモリはそれぞれ複
    数のダイナミック・ランダム・アクセス・メモリ（ＤＲ
    ＡＭ）チップを備えたことを特徴とするＤＩＭＭ。
  24. 【請求項２４】 請求項１８に記載されたＤＩＭＭにお
    いて、 前記データ・メモリおよび前記状態メモリに結合したフ
    ェーズ・ロックド・ループ・クロック駆動回路と、前記
    データ・メモリのためのアドレスおよび制御信号をバッ
    ファリングするためのバッファをさらに備えたことを特
    徴とするＤＩＭＭ。
  25. 【請求項２５】 請求項１８に記載されたＤＩＭＭにお
    いて、 前記データ・メモリはメモリ・ブロックに論理的に組織
    され、前記状態メモリは前記メモリ・ブロックのグルー
    プに記憶されたデータがどこにキャッシュされるかにつ
    いての情報を記憶するように構成されていることを特徴
    とするＤＩＭＭ。
  26. 【請求項２６】 請求項１８に記載されたＤＩＭＭにお
    いて、 前記データ・メモリはメモリ・ブロックに論理的に組織
    され、前記状態メモリは前記メモリ・ブロックのグルー
    プに記憶されたデータのアクセス権を記憶するように構
    成されていることを特徴とするＤＩＭＭ。
  27. 【請求項２７】 請求項１８に記載されたＤＩＭＭにお
    いて、 前記データ・メモリはメモリ・ブロックに論理的に組織
    され、前記状態メモリは前記メモリ・ブロックのグルー
    プに記憶されたデータについてのキャッシュ状態情報を
    記憶するように構成されていることを特徴とするＤＩＭ
    Ｍ。
  28. 【請求項２８】 請求項２０に記載されたＤＩＭＭにお
    いて、 前記データ・メモリおよび前記状態メモリはそれぞれが
    複数の同期ダイナミック・ランダム・アクセス・メモリ
    （ＳＤＲＡＭ）チップを備えたことを特徴とするＤＩＭ
    Ｍ。
  29. 【請求項２９】 請求項２８に記載されたＤＩＭＭにお
    いて、 前記データ・メモリはＳＤＲＡＭチップの第１のメモリ
    ・バンク部分およびＳＤＲＡＭチップの第２のメモリ・
    バンク部分に分割されることを特徴とするＤＩＭＭ。
  30. 【請求項３０】 請求項２９に記載されたＤＩＭＭにお
    いて、 前記第１のメモリ・バンク部分および前記第２のメモリ
    ・バンク部分はそれぞれが少くとも９個のＳＤＲＡＭチ
    ップを備え、前記少くとも９個のＳＤＲＡＭチップのそ
    れぞれは２メガビットで８ビット幅であり、前記状態メ
    モリは少くとも１個の１メガビットで１６ビット幅ＳＤ
    ＲＡＭチップを備えたことを特徴とするＤＩＭＭ。
  31. 【請求項３１】 請求項１３に記載されたＤＩＭＭにお
    いて、 前記第１のメモリ・バンク部分および前記第２のメモリ
    ・バンク部分はそれぞれが少くとも１８個のＳＤＲＡＭ
    チップを備え、前記少くとも１８個のＳＤＲＡＭチップ
    のそれぞれは４メガビットで４ビット幅であり、前記状
    態メモリは少くとも２個の２メガビットで８ビット幅Ｓ
    ＤＲＡＭチップを備えたことを特徴とするＤＩＭＭ。
  32. 【請求項３２】 請求項３１に記載されたＤＩＭＭにお
    いて、 前記プリント回路基板は第２の回路基板を並列なピギー
    バック構成でサポートする第１の回路基板を備えたこと
    を特徴とするＤＩＭＭ。
  33. 【請求項３３】 請求項２９に記載されたＤＩＭＭにお
    いて、 前記第１のメモリ・バンク部分および前記第２のメモリ
    ・バンク部分はそれぞれが少くとも１８個のＳＤＲＡＭ
    チップを備え、前記少くとも１８個のＳＤＲＡＭチップ
    のそれぞれは１６メガビットで４ビット幅であり、アド
    レス・パッドの前記第１のグループは少くとも１４個の
    パッドを含み、前記状態メモリは少くとも２個の８メガ
    ビットで８ビット幅ＳＤＲＡＭチップを備えたことを特
    徴とするＤＩＭＭ。
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