JPH0936330A - 改善されたバス配列を有するランダム・アクセス・メモリ - Google Patents
改善されたバス配列を有するランダム・アクセス・メモリInfo
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- JPH0936330A JPH0936330A JP8053268A JP5326896A JPH0936330A JP H0936330 A JPH0936330 A JP H0936330A JP 8053268 A JP8053268 A JP 8053268A JP 5326896 A JP5326896 A JP 5326896A JP H0936330 A JPH0936330 A JP H0936330A
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- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 広い入出力ビット幅を有するランダム・アク
セス・メモリ（ＲＡＭ）に対して新しいバス配列法を提
供し、メモリ・チップ・サイズ、配線バス・サイズ、及
びバスのスキュー及び遅延を減少させる。 【解決手段】 この新しいバス配列は、メモリ・アレー
の両端にある行、列プリデコーダ及び冗長部比較回路を
駆動するグローバル・アドレス・バスを有している。１
６のデータ入出力をもつ２つのバンク（ＤＱ）が存在
し、各バンクがチップの各半分に対応し、２つのバンク
はチップの両側に配置され、×３２ビットまでの入出力
構成を提供できる。主要な読み書きデータ配線（ＲＷ
Ｄ）は、チップ中央部よりもチップ端部近くで密度が高
く配置され、×４ビット、及び×８ビットのオプション
も同様に提供できる。ローカル・アドレス・バスはＲＷ
Ｄ配線間の空きスペースに存在し、グローバル・アドレ
ス・バス配線をそれらの配線の４分割点で再駆動する。
セス・メモリ（ＲＡＭ）に対して新しいバス配列法を提
供し、メモリ・チップ・サイズ、配線バス・サイズ、及
びバスのスキュー及び遅延を減少させる。 【解決手段】 この新しいバス配列は、メモリ・アレー
の両端にある行、列プリデコーダ及び冗長部比較回路を
駆動するグローバル・アドレス・バスを有している。１
６のデータ入出力をもつ２つのバンク（ＤＱ）が存在
し、各バンクがチップの各半分に対応し、２つのバンク
はチップの両側に配置され、×３２ビットまでの入出力
構成を提供できる。主要な読み書きデータ配線（ＲＷ
Ｄ）は、チップ中央部よりもチップ端部近くで密度が高
く配置され、×４ビット、及び×８ビットのオプション
も同様に提供できる。ローカル・アドレス・バスはＲＷ
Ｄ配線間の空きスペースに存在し、グローバル・アドレ
ス・バス配線をそれらの配線の４分割点で再駆動する。
Description
【０００１】
【発明の属する技術分野】本発明は概して半導体メモリ
に関し、より詳細には、動的ランダム・アクセス・メモ
リのバス配列に関する。
に関し、より詳細には、動的ランダム・アクセス・メモ
リのバス配列に関する。
【０００２】
【従来の技術】成長を続けるパーソナル・コンピュータ
市場は、増々密度の高い動的ランダム・アクセス・メモ
リ（ＤＲＡＭ）の要求を強く推し進めている。高性能コ
ンピュータは増々広いデータ・バスを要求し、最新のマ
イクロプロセッサは一般に３２ビット、又は６４ビット
のデータ・ワードを採用しているので、高密度ＤＲＡＭ
の新世代のものは、３２ビット（×３２）又はそれ以上
の広いデータ・パスで構成されている。このようなマイ
クロプロセッサを採用しているコンピュータ・システム
は、通常４〜８メガ・バイト（ＭＢ）のＤＲＡＭを必要
とする。こうしたシステムの８ＭＢのメモリは２Ｍ×３
２ビットから成り、かなり単純に４つの１６メガ・ビッ
ト（２Ｍ×８ビット）チップで構成できる。例えば２Ｍ
×３２ビットのシングル・インライン・メモリ・モジュ
ール（ＳＩＭＭ）は、４つの２Ｍ×８ビット・チップを
並列に使う。しかし８Ｍ×８ビットで構成された６４Ｍ
ｂチップは、それ程簡単に再構成できない。８Ｍ×８ビ
ットから×３２ビットＳＩＭＭを構成すると、むしろ複
雑な論理回路を追加する必要があり、性能を大きく下げ
ることになる。しかしビット幅の広い入出力（Ｉ／Ｏ）
構成は、一般的な最新のマイクロプロセッサ採用のシス
テムに使用するに当って、最適の６４Ｍｂチップ構成で
あり、それが２Ｍ×３２ビット、１Ｍ×６４ビット、又
は５１２Ｋ×１２８ビットで構成されていても同じであ
る。実際に５１２Ｋ×１２８ビットの構成は、４つの３
２ビット・ワードの同時アクセスを行う。チップ密度が
２５６Ｍｂかそれ以上に増加しても、２５６ビット幅か
それ以上の命令をもつ、超長命令語（ＶＬＩＷ）アーキ
テクチャのような、ビット幅の広い新しい命令語アーキ
テクチャが、最先端に現れつつある。
市場は、増々密度の高い動的ランダム・アクセス・メモ
リ（ＤＲＡＭ）の要求を強く推し進めている。高性能コ
ンピュータは増々広いデータ・バスを要求し、最新のマ
イクロプロセッサは一般に３２ビット、又は６４ビット
のデータ・ワードを採用しているので、高密度ＤＲＡＭ
の新世代のものは、３２ビット（×３２）又はそれ以上
の広いデータ・パスで構成されている。このようなマイ
クロプロセッサを採用しているコンピュータ・システム
は、通常４〜８メガ・バイト（ＭＢ）のＤＲＡＭを必要
とする。こうしたシステムの８ＭＢのメモリは２Ｍ×３
２ビットから成り、かなり単純に４つの１６メガ・ビッ
ト（２Ｍ×８ビット）チップで構成できる。例えば２Ｍ
×３２ビットのシングル・インライン・メモリ・モジュ
ール（ＳＩＭＭ）は、４つの２Ｍ×８ビット・チップを
並列に使う。しかし８Ｍ×８ビットで構成された６４Ｍ
ｂチップは、それ程簡単に再構成できない。８Ｍ×８ビ
ットから×３２ビットＳＩＭＭを構成すると、むしろ複
雑な論理回路を追加する必要があり、性能を大きく下げ
ることになる。しかしビット幅の広い入出力（Ｉ／Ｏ）
構成は、一般的な最新のマイクロプロセッサ採用のシス
テムに使用するに当って、最適の６４Ｍｂチップ構成で
あり、それが２Ｍ×３２ビット、１Ｍ×６４ビット、又
は５１２Ｋ×１２８ビットで構成されていても同じであ
る。実際に５１２Ｋ×１２８ビットの構成は、４つの３
２ビット・ワードの同時アクセスを行う。チップ密度が
２５６Ｍｂかそれ以上に増加しても、２５６ビット幅か
それ以上の命令をもつ、超長命令語（ＶＬＩＷ）アーキ
テクチャのような、ビット幅の広い新しい命令語アーキ
テクチャが、最先端に現れつつある。
【０００３】高密度ＤＲＡＭチップが、入出力ビット幅
の広いＤＲＡＭ構成に向う傾向にあるもう１つの理由
は、高性能マイクロプロセッサが採用するＤＲＡＭに対
する高い性能の要求である。従来技術の一般のＤＲＡＭ
は、この高性能要求を満たせない。同期ＤＲＡＭ（ＳＤ
ＲＡＭ）の性能を増強させる最新の手法の１つは、「プ
リフェッチ」として知られるものである。プリフェッチ
ＳＤＲＡＭは、チップ外入出力に比べて広いチップ上デ
ータ・パスを持ち、例えば、チップ外の３２ビットに対
して６４ビットのチップ上パスをもつ。すべてのアレー
（チップ上）動作（即ち６４ビットのアレー読み出し、
及びアレー書き込み）が同時に行われ、チップ外の転送
は順に、即ち２つの３２ビット転送として行われる。し
たがって入出力ビット幅の広いＲＡＭはメモリ・システ
ムの設計を単純化し、ＲＡＭの性能を向上させるので、
入出力幅の広いＲＡＭが求められている。
の広いＤＲＡＭ構成に向う傾向にあるもう１つの理由
は、高性能マイクロプロセッサが採用するＤＲＡＭに対
する高い性能の要求である。従来技術の一般のＤＲＡＭ
は、この高性能要求を満たせない。同期ＤＲＡＭ（ＳＤ
ＲＡＭ）の性能を増強させる最新の手法の１つは、「プ
リフェッチ」として知られるものである。プリフェッチ
ＳＤＲＡＭは、チップ外入出力に比べて広いチップ上デ
ータ・パスを持ち、例えば、チップ外の３２ビットに対
して６４ビットのチップ上パスをもつ。すべてのアレー
（チップ上）動作（即ち６４ビットのアレー読み出し、
及びアレー書き込み）が同時に行われ、チップ外の転送
は順に、即ち２つの３２ビット転送として行われる。し
たがって入出力ビット幅の広いＲＡＭはメモリ・システ
ムの設計を単純化し、ＲＡＭの性能を向上させるので、
入出力幅の広いＲＡＭが求められている。
【０００４】しかしＤＲＡＭの入出力ビット数が増大す
るにしたがって、チップ・パッドの数、ＤＲＡＭ回路間
のチップ内配線、及び回路からパッドへ向かう配線が増
加せざるを得ない。その結果チップ・サイズも大きくな
る。主要入出力バスのサイズに加えて、周辺回路中の配
線ＲＣ遅延も又、高密度で入出力ビット幅の広いＤＲＡ
Ｍでは問題になる。更にアドレス・バス遅延及びタイミ
ング・スキューのような他のタイミング上の問題も、冗
長性をもつＤＲＡＭにとって重大なものとなり、更に悪
化する。
るにしたがって、チップ・パッドの数、ＤＲＡＭ回路間
のチップ内配線、及び回路からパッドへ向かう配線が増
加せざるを得ない。その結果チップ・サイズも大きくな
る。主要入出力バスのサイズに加えて、周辺回路中の配
線ＲＣ遅延も又、高密度で入出力ビット幅の広いＤＲＡ
Ｍでは問題になる。更にアドレス・バス遅延及びタイミ
ング・スキューのような他のタイミング上の問題も、冗
長性をもつＤＲＡＭにとって重大なものとなり、更に悪
化する。
【０００５】図１はＤＲＡＭチップ１００の図解的表示
であり、このチップはアドレス、入出力、及び外部チッ
プ制御、例えばＲＡＳ、ＣＡＳ、ＳＥＬなどの従来技術
の単一グローバル・バス１０２をもつ。このようなバス
の配線ＲＣ遅延を減らすために、追加のバッファ（矢印
の頭１０４で表示）を加え、ローカル・バス１０６を形
成することによってバスを分割する必要がある。しかし
グローバル・バス１０２もローカル・バス１０６も、同
じ配線チャネルをお互いに、又は主要読み書きデータ線
（ＲＷＤ、表示されてない）と共有できないので、この
方法はより大きな（幅広い）バス領域を必要とする。Ｒ
ＷＤ線は、各データ・パッド１１２における、メモリ・
ユニット１０８とチップ外ドライバ、レシーバ（ＤＱ）
との間の配線である。幅広いバスは幅広いチップを意味
し、更に、例えばパッドに交差する配線から生じるひど
い配線の密集を招く。アドレス及びアレー制御信号のグ
ローバル・バスは、チップの全長に沿って伸び、メモリ
・チップ１００の各ユニット１０８中のメモリ・セルを
アクセスできなければならない。
であり、このチップはアドレス、入出力、及び外部チッ
プ制御、例えばＲＡＳ、ＣＡＳ、ＳＥＬなどの従来技術
の単一グローバル・バス１０２をもつ。このようなバス
の配線ＲＣ遅延を減らすために、追加のバッファ（矢印
の頭１０４で表示）を加え、ローカル・バス１０６を形
成することによってバスを分割する必要がある。しかし
グローバル・バス１０２もローカル・バス１０６も、同
じ配線チャネルをお互いに、又は主要読み書きデータ線
（ＲＷＤ、表示されてない）と共有できないので、この
方法はより大きな（幅広い）バス領域を必要とする。Ｒ
ＷＤ線は、各データ・パッド１１２における、メモリ・
ユニット１０８とチップ外ドライバ、レシーバ（ＤＱ）
との間の配線である。幅広いバスは幅広いチップを意味
し、更に、例えばパッドに交差する配線から生じるひど
い配線の密集を招く。アドレス及びアレー制御信号のグ
ローバル・バスは、チップの全長に沿って伸び、メモリ
・チップ１００の各ユニット１０８中のメモリ・セルを
アクセスできなければならない。
【０００６】この従来技術の構造は単純ではあるが実現
するには困難であり、その理由は、この構造がパッド１
１２を交差して複雑な配線１１０を必要とするからであ
る。このようなバスに冗長回路（数千の数になる）を直
接に接続するのは不可能である。このＤＲＡＭが冗長回
路を包含するときは、ローカル・バスが必要である。そ
の結果、この従来の技術のチップ上には、実質的に３つ
の並列のアドレス・バスが存在する。
するには困難であり、その理由は、この構造がパッド１
１２を交差して複雑な配線１１０を必要とするからであ
る。このようなバスに冗長回路（数千の数になる）を直
接に接続するのは不可能である。このＤＲＡＭが冗長回
路を包含するときは、ローカル・バスが必要である。そ
の結果、この従来の技術のチップ上には、実質的に３つ
の並列のアドレス・バスが存在する。
【０００７】通常長いグローバル・バス１０２は大きな
ＲＣ遅延をもたらし、特にチップに直接に冗長回路が付
加されたときには、遅延が大きくなる。このように密集
した配線上の０．５ＲＣ遅延は、チップの中央から端ま
でで１ｎｓより大きい。しかしＲＣ遅延は、共通配線の
幅を広げるか、又は分割及び再駆動、即ち二重化された
バス配線が信号を分割された再駆動回路に伝送すること
により減らせる。これらの２つの手法はチップ・サイズ
を増加させる。そこでバス遅延及びスキューを最小にす
るバス配列が必要になる。
ＲＣ遅延をもたらし、特にチップに直接に冗長回路が付
加されたときには、遅延が大きくなる。このように密集
した配線上の０．５ＲＣ遅延は、チップの中央から端ま
でで１ｎｓより大きい。しかしＲＣ遅延は、共通配線の
幅を広げるか、又は分割及び再駆動、即ち二重化された
バス配線が信号を分割された再駆動回路に伝送すること
により減らせる。これらの２つの手法はチップ・サイズ
を増加させる。そこでバス遅延及びスキューを最小にす
るバス配列が必要になる。
【０００８】
（ａ） 本発明の目的の１つは、半導体メモリ・チップ
・サイズを減らすことである。 （ｂ） 本発明のもう１つの目的は、半導体メモリの配
線バス・サイズを減らすことである。 （ｃ） 本発明の更にもう１つの目的は、バスのスキュ
ー及び遅延を減らすことである。 （ｄ） 本発明の更にもう１つの目的は、半導体メモリ
・チップ・サイズ、半導体メモリの配線バス・サイズ、
及びバスのスキュー及び遅延のすべてを同時に減らすこ
とである。
・サイズを減らすことである。 （ｂ） 本発明のもう１つの目的は、半導体メモリの配
線バス・サイズを減らすことである。 （ｃ） 本発明の更にもう１つの目的は、バスのスキュ
ー及び遅延を減らすことである。 （ｄ） 本発明の更にもう１つの目的は、半導体メモリ
・チップ・サイズ、半導体メモリの配線バス・サイズ、
及びバスのスキュー及び遅延のすべてを同時に減らすこ
とである。
【００９】
【課題を解決するための手段】本発明は広い入出力ビッ
ト幅のランダム・アクセス・メモリ（ＲＡＭ）に対する
１つのバス配列法である。このバス配列法には、メモリ
・アレーの各端部に配置された行、列プリデコーダ及び
冗長部比較回路を駆動する、グローバル・アドレス・バ
スが含まれる。データ入出力用の１６ビットの２つのバ
ンク（ＤＱ）があり、各バンクはそれぞれ半分のチップ
に対するものであり、それぞれチップのどちらかの半分
の端部に配置され、×３２までの入出力構成を提供す
る。主要な読み書きデータ配線（ＲＷＤ）は、チップ中
央部よりもチップ周辺部で密度が高くなり、×４及び×
８のオプションも同様に提供する。ローカル・アドレス
・バスはＲＷＤ配線の間の空いた領域に置かれ、グロー
バル・アドレス配線をそれらの４分の１の点で再駆動す
る。
ト幅のランダム・アクセス・メモリ（ＲＡＭ）に対する
１つのバス配列法である。このバス配列法には、メモリ
・アレーの各端部に配置された行、列プリデコーダ及び
冗長部比較回路を駆動する、グローバル・アドレス・バ
スが含まれる。データ入出力用の１６ビットの２つのバ
ンク（ＤＱ）があり、各バンクはそれぞれ半分のチップ
に対するものであり、それぞれチップのどちらかの半分
の端部に配置され、×３２までの入出力構成を提供す
る。主要な読み書きデータ配線（ＲＷＤ）は、チップ中
央部よりもチップ周辺部で密度が高くなり、×４及び×
８のオプションも同様に提供する。ローカル・アドレス
・バスはＲＷＤ配線の間の空いた領域に置かれ、グロー
バル・アドレス配線をそれらの４分の１の点で再駆動す
る。
【００１０】
【発明の実施の形態】本発明の好ましい実施例は２つの
主要バス配列を含み、その１つはアレー制御回路及び冗
長回路によって共有されている、分割されたグローバル
・アドレス・バス兼アレー制御信号バス（グローバル・
バス）であり、もう１つは配線チャネル中でグローバル
に並列であり、読み書きデータ配線（ＲＷＤ配線）が共
有している、ローカル・アドレス・バス兼制御バス（ロ
ーカル・バス）である。第１のバス配列が配線密集を軽
減し、第２の配列がＲＣ遅延及びスキューを減らす。
主要バス配列を含み、その１つはアレー制御回路及び冗
長回路によって共有されている、分割されたグローバル
・アドレス・バス兼アレー制御信号バス（グローバル・
バス）であり、もう１つは配線チャネル中でグローバル
に並列であり、読み書きデータ配線（ＲＷＤ配線）が共
有している、ローカル・アドレス・バス兼制御バス（ロ
ーカル・バス）である。第１のバス配列が配線密集を軽
減し、第２の配列がＲＣ遅延及びスキューを減らす。
【００１１】図２は、本発明の概括的な思想を含んだＤ
ＲＡＭチップ１２０を、図解的に表示したものである。
分割されたグローバル・バス１２２、１２４がアレー制
御回路及び冗長回路によって共有されている。グローバ
ル・バス１２２、１２４はパッド１１２の両側に配置さ
れた２つのバスに分割される。冗長回路が、直接にこれ
らの２つのバスに接続されている。こうしてこれらのグ
ローバル・バス１２２、１２４のそれぞれは、図１のロ
ーカル・バス１０６として機能し、除去された従来技術
の単一の中央バス１０２を置き換えている。数多くの配
線を減らすことにより、本発明は中央部の配線密集を効
果的に取り除いている。
ＲＡＭチップ１２０を、図解的に表示したものである。
分割されたグローバル・バス１２２、１２４がアレー制
御回路及び冗長回路によって共有されている。グローバ
ル・バス１２２、１２４はパッド１１２の両側に配置さ
れた２つのバスに分割される。冗長回路が、直接にこれ
らの２つのバスに接続されている。こうしてこれらのグ
ローバル・バス１２２、１２４のそれぞれは、図１のロ
ーカル・バス１０６として機能し、除去された従来技術
の単一の中央バス１０２を置き換えている。数多くの配
線を減らすことにより、本発明は中央部の配線密集を効
果的に取り除いている。
【００１２】図３は、好ましいバス配列の実施例をもつ
ＤＲＡＭチップ１３０の図解的表示であり、この中でロ
ーカル・バス１３２は、ＲＷＤ配線１３４と共通に配線
チャネルを共有している。ＲＷＤ配線１３４は、チップ
中央部よりチップ周辺部近くで密度が高く配置されてい
る。ＲＷＤ配線１３４をチップ両端近くに配置し、更に
チップ中央部近くの空いた配線チャネルを使用し、チッ
プの４分の１の位置にある再駆動回路間にローカル・バ
ス１３２を形成することができる。その結果、余分の面
積を使うことなくＲＣ遅延が減らせる。
ＤＲＡＭチップ１３０の図解的表示であり、この中でロ
ーカル・バス１３２は、ＲＷＤ配線１３４と共通に配線
チャネルを共有している。ＲＷＤ配線１３４は、チップ
中央部よりチップ周辺部近くで密度が高く配置されてい
る。ＲＷＤ配線１３４をチップ両端近くに配置し、更に
チップ中央部近くの空いた配線チャネルを使用し、チッ
プの４分の１の位置にある再駆動回路間にローカル・バ
ス１３２を形成することができる。その結果、余分の面
積を使うことなくＲＣ遅延が減らせる。
【００１３】グローバル・アドレス・バス１３６は、４
分割されたアレー内部のそれぞれの端に存在する。それ
ぞれのグローバル・アドレス・バス１３６は、列プリデ
コーダ、行プリデコーダ、及び冗長部比較回路を駆動す
る。左側の１６のＤＱ１３８は左側半分のメモリ・ユニ
ット１０８専用であり、一方右側の１６のＤＱ１３８は
右側半分のメモリ・ユニット１０８専用である。その結
果、ＲＷＤ配線１３４はチップを横断しない。ＤＱピン
位置及びＲＷＤ配線は、ＲＷＤ配線１３４（２×２×４
＝１６対）がチップ中央部を横断しないように配置さ
れ、中央部のチャネルを他の使用目的のために空ける。
ローカル・アドレス・バス１３２（１４の配線対）は、
２つの４分割点１４０、１４２間の空きチャネルに配置
され、このバス上で両方の再駆動回路が、グローバル・
アドレス・バス１３６へ向うアドレスをバッファに入
れ、そして再駆動する。アドレス配線以上に空きチャネ
ルが存在するので、ローカル・アドレス・バス１３２は
チップ面積を増加させない。他のスキューに敏感な個別
の信号を配線するために、余分の空きチャネルが利用可
能である。
分割されたアレー内部のそれぞれの端に存在する。それ
ぞれのグローバル・アドレス・バス１３６は、列プリデ
コーダ、行プリデコーダ、及び冗長部比較回路を駆動す
る。左側の１６のＤＱ１３８は左側半分のメモリ・ユニ
ット１０８専用であり、一方右側の１６のＤＱ１３８は
右側半分のメモリ・ユニット１０８専用である。その結
果、ＲＷＤ配線１３４はチップを横断しない。ＤＱピン
位置及びＲＷＤ配線は、ＲＷＤ配線１３４（２×２×４
＝１６対）がチップ中央部を横断しないように配置さ
れ、中央部のチャネルを他の使用目的のために空ける。
ローカル・アドレス・バス１３２（１４の配線対）は、
２つの４分割点１４０、１４２間の空きチャネルに配置
され、このバス上で両方の再駆動回路が、グローバル・
アドレス・バス１３６へ向うアドレスをバッファに入
れ、そして再駆動する。アドレス配線以上に空きチャネ
ルが存在するので、ローカル・アドレス・バス１３２は
チップ面積を増加させない。他のスキューに敏感な個別
の信号を配線するために、余分の空きチャネルが利用可
能である。
【００１４】図４は、代替の実施例であるＤＲＡＭチッ
プ１４０の図解的表示であり、ＲＷＤ配線１４２が片方
の端にまとめられている。これは×３２ビット構成をも
ち、アドレス・パッドとアレーの４分割点との間に１６
の空きチャネルをもつことが可能である。しかしこの実
施例では図３の実施例に対して１６対の余分のＲＷＤ配
線１４２が必要になり、全体のバス面積が増加する。
プ１４０の図解的表示であり、ＲＷＤ配線１４２が片方
の端にまとめられている。これは×３２ビット構成をも
ち、アドレス・パッドとアレーの４分割点との間に１６
の空きチャネルをもつことが可能である。しかしこの実
施例では図３の実施例に対して１６対の余分のＲＷＤ配
線１４２が必要になり、全体のバス面積が増加する。
【００１５】図５〜図９は、本発明の分割バス配列を従
来技術の体系と比較したっものである。図５は、端部Ｄ
Ｑをもつ従来技術の単一グローバル・バスを表示したも
のであり、ここでＲ＝５１０Ω、Ｃ＝５ｐＦ、更に駆動
ステージ数は６である。図６は、両端にＤＱをもつ従来
技術の単一グローバル・バスを表示したものであり、こ
こではＲ＝２９０Ω、Ｃ＝３ｐＦ、更に駆動ステージ数
は５である。図７は、中央部のローカル・バス及び端部
ＤＱをもつ、図４の代替実施例の分割グローバル・バス
（好ましい実施例に比べてこの実施例では２倍の量のＤ
Ｑが必要となる）を表示し、ここではＲ＝１５０Ω、Ｃ
＝３．７５ｐＦ、更に駆動ステージ数が６となる。図８
は、中央部にローカル・バスがなく、両端にＤＱをもつ
代替実施例の分割グローバル・バスを表示し、この場合
はＲ＝２９０Ω、Ｃ＝７．５ｐＦ、更に駆動ステージ数
が４である。図９は、中央部のローカル・バス及び両端
のＤＱをもつ、図３の好ましい実施例の分割グローバル
・バスを表示し、ここではＲ＝１５０Ω、Ｃ＝３．７５
ｐＦであり、更に駆動ステージ数は６である。
来技術の体系と比較したっものである。図５は、端部Ｄ
Ｑをもつ従来技術の単一グローバル・バスを表示したも
のであり、ここでＲ＝５１０Ω、Ｃ＝５ｐＦ、更に駆動
ステージ数は６である。図６は、両端にＤＱをもつ従来
技術の単一グローバル・バスを表示したものであり、こ
こではＲ＝２９０Ω、Ｃ＝３ｐＦ、更に駆動ステージ数
は５である。図７は、中央部のローカル・バス及び端部
ＤＱをもつ、図４の代替実施例の分割グローバル・バス
（好ましい実施例に比べてこの実施例では２倍の量のＤ
Ｑが必要となる）を表示し、ここではＲ＝１５０Ω、Ｃ
＝３．７５ｐＦ、更に駆動ステージ数が６となる。図８
は、中央部にローカル・バスがなく、両端にＤＱをもつ
代替実施例の分割グローバル・バスを表示し、この場合
はＲ＝２９０Ω、Ｃ＝７．５ｐＦ、更に駆動ステージ数
が４である。図９は、中央部のローカル・バス及び両端
のＤＱをもつ、図３の好ましい実施例の分割グローバル
・バスを表示し、ここではＲ＝１５０Ω、Ｃ＝３．７５
ｐＦであり、更に駆動ステージ数は６である。
【００１６】表１は、図５〜図９の種々のバス構成に対
するパフォーマンス（０．５ＲＣ＋ドライバ遅延、スキ
ュー）、及び相対的バス面積の比較を示す。計算された
遅延は、ＤＱから冗長回路ローカル・バスの端部までで
ある。表１から理解できるように、図９の好ましい実施
例の分割バスは、従来技術のバス配列に比べてグローバ
ル・バス面積を１．５分の１に減らし、しかも配置し易
い。更にローカル・バス及び再駆動回路の追加によって
遅延及びスキューが大幅に減らせることも明白である。
するパフォーマンス（０．５ＲＣ＋ドライバ遅延、スキ
ュー）、及び相対的バス面積の比較を示す。計算された
遅延は、ＤＱから冗長回路ローカル・バスの端部までで
ある。表１から理解できるように、図９の好ましい実施
例の分割バスは、従来技術のバス配列に比べてグローバ
ル・バス面積を１．５分の１に減らし、しかも配置し易
い。更にローカル・バス及び再駆動回路の追加によって
遅延及びスキューが大幅に減らせることも明白である。
【表１】
【００１７】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００１８】（１） ランダム・アクセス・メモリ（Ｒ
ＡＭ）であって、２つの部分に分割されたメモリ・アレ
ーであって、前記２つの部分の各々が、複数のメモリ・
セルからなるメモリ・ユニットを複数含む、メモリ・ア
レーと、前記２つの部分のそれぞれの一方の端部に設け
られたグローバル・バスと、前記グローバル・バス間に
配置されたローカル・バスと、を有するＲＡＭ。 （２） 更に、前記グローバル・バス間の前記ＲＡＭの
両端部に配置された１対のデータ入出力バンク（ＤＱ）
を有する、（１）に記載のＲＡＭ。 （３） 読み書き用データ配線（ＲＷＤ）が、前記ＲＡ
Ｍの中央部よりも両端部において密度が高くなるように
設けられている、（２）に記載のＲＡＭ。 （４） 更に、前記各グローバル・バスと前記ローカル
・バスとの間に再駆動回路を有する、（３）に記載のＲ
ＡＭ。 （５） 前記ローカル・バスが前記ＲＷＤの間に配置さ
れる、（４）に記載のＲＡＭ。 （６） 前記メモリ・ユニットのそれぞれが冗長回路を
含む、（５）に記載のＲＡＭ。 （７） 読み書き用データ配線（ＲＷＤ）が、前記グロ
ーバル・バス間において前記ＲＡＭの一端に配線され
る、（１）に記載のＲＡＭ。 （８） 前記読み書き用データ配線（ＲＷＤ）が、前記
ＲＡＭの中央部よりも両端部において密度が高い、
（７）に記載のＲＡＭ。 （９） 更に、前記各グローバル・バスと前記ローカル
・バスとの間に再駆動回路を有する、（８）に記載のＲ
ＡＭ。 （１０） 前記ローカル・バスが前記ＲＷＤの間に配置
される、（９）に記載のＲＡＭ。 （１１） 前記メモリ・ユニットのそれぞれが冗長回路
を含む、（１０）に記載のＲＡＭ。 （１２） ランダム・アクセス・メモリ（ＲＡＭ）であ
って、（ａ） 各部分が複数のメモリ・セルを含むメモ
リ・ユニットを更に複数含む２つの部分に分割されたメ
モリ・アレーと、（ｂ） 前記２つの部分のそれぞれが
自身の片端に沿って有するグローバル・バスと、（ｃ）
前記グローバル・バス間に、前記ＲＡＭの両端に配置
された一対のデータ入出力バンク（ＤＱ）と、（ｄ）
前記グローバル・バス間に配置されたローカル・バス
と、を有するＲＡＭ。 （１３） 前記メモリ・ユニットのそれぞれが冗長回路
を含む、（１２）に記載のＲＡＭ。
ＡＭ）であって、２つの部分に分割されたメモリ・アレ
ーであって、前記２つの部分の各々が、複数のメモリ・
セルからなるメモリ・ユニットを複数含む、メモリ・ア
レーと、前記２つの部分のそれぞれの一方の端部に設け
られたグローバル・バスと、前記グローバル・バス間に
配置されたローカル・バスと、を有するＲＡＭ。 （２） 更に、前記グローバル・バス間の前記ＲＡＭの
両端部に配置された１対のデータ入出力バンク（ＤＱ）
を有する、（１）に記載のＲＡＭ。 （３） 読み書き用データ配線（ＲＷＤ）が、前記ＲＡ
Ｍの中央部よりも両端部において密度が高くなるように
設けられている、（２）に記載のＲＡＭ。 （４） 更に、前記各グローバル・バスと前記ローカル
・バスとの間に再駆動回路を有する、（３）に記載のＲ
ＡＭ。 （５） 前記ローカル・バスが前記ＲＷＤの間に配置さ
れる、（４）に記載のＲＡＭ。 （６） 前記メモリ・ユニットのそれぞれが冗長回路を
含む、（５）に記載のＲＡＭ。 （７） 読み書き用データ配線（ＲＷＤ）が、前記グロ
ーバル・バス間において前記ＲＡＭの一端に配線され
る、（１）に記載のＲＡＭ。 （８） 前記読み書き用データ配線（ＲＷＤ）が、前記
ＲＡＭの中央部よりも両端部において密度が高い、
（７）に記載のＲＡＭ。 （９） 更に、前記各グローバル・バスと前記ローカル
・バスとの間に再駆動回路を有する、（８）に記載のＲ
ＡＭ。 （１０） 前記ローカル・バスが前記ＲＷＤの間に配置
される、（９）に記載のＲＡＭ。 （１１） 前記メモリ・ユニットのそれぞれが冗長回路
を含む、（１０）に記載のＲＡＭ。 （１２） ランダム・アクセス・メモリ（ＲＡＭ）であ
って、（ａ） 各部分が複数のメモリ・セルを含むメモ
リ・ユニットを更に複数含む２つの部分に分割されたメ
モリ・アレーと、（ｂ） 前記２つの部分のそれぞれが
自身の片端に沿って有するグローバル・バスと、（ｃ）
前記グローバル・バス間に、前記ＲＡＭの両端に配置
された一対のデータ入出力バンク（ＤＱ）と、（ｄ）
前記グローバル・バス間に配置されたローカル・バス
と、を有するＲＡＭ。 （１３） 前記メモリ・ユニットのそれぞれが冗長回路
を含む、（１２）に記載のＲＡＭ。
【図１】アドレス、入出力、及び外部チップ制御用に従
来技術の単一グローバル・バス１０２を有する、ＤＲＡ
Ｍチップ１００の図解的表示である。
来技術の単一グローバル・バス１０２を有する、ＤＲＡ
Ｍチップ１００の図解的表示である。
【図２】本発明の概括的な思想を有するＤＲＡＭチップ
１２０の図解的表示である。
１２０の図解的表示である。
【図３】ローカル・バス１３２がＲＷＤ配線１３４と共
通に配線チャネルを共有する、好ましい実施例のバス配
列を有するＤＲＡＭチップ１３０の図解的表示である。
通に配線チャネルを共有する、好ましい実施例のバス配
列を有するＤＲＡＭチップ１３０の図解的表示である。
【図４】ＲＷＤ配線１４２が片方の端にまとめられてい
る、代替の実施例を有するＤＲＡＭチップ１４０の図解
的表示である。
る、代替の実施例を有するＤＲＡＭチップ１４０の図解
的表示である。
【図５】本発明の分割バス配列を従来技術の配列と比較
した図である。
した図である。
【図６】本発明の分割バス配列を従来技術の配列と比較
した図である。
した図である。
【図７】本発明の分割バス配列を従来技術の配列と比較
した図である。
した図である。
【図８】本発明の分割バス配列を従来技術の配列と比較
した図である。
した図である。
【図９】
１００、１２０、１３０ ＤＲＡＭチップ １０２ 単一グローバル・
アドレス・バス １０４ バッファ １０６、１３２ ローカル・アドレ
ス・バス １０８ メモリ・アレー・
ユニット １１０ パッド間を通る配
線 １１２ パッド １２２、１２４、１３６、１４６ 分割されたグロー
バル・アドレス・バス １３４ 読み書き用データ
配線（ＲＷＤ） １３８ データ入出力バン
ク（ＤＱ） １４０、１４２ ４分割点（図３） １４０ ＤＲＡＭチップ
（図４） １４２ 読み書き用データ
配線ＲＷＤ（図４）
アドレス・バス １０４ バッファ １０６、１３２ ローカル・アドレ
ス・バス １０８ メモリ・アレー・
ユニット １１０ パッド間を通る配
線 １１２ パッド １２２、１２４、１３６、１４６ 分割されたグロー
バル・アドレス・バス １３４ 読み書き用データ
配線（ＲＷＤ） １３８ データ入出力バン
ク（ＤＱ） １４０、１４２ ４分割点（図３） １４０ ＤＲＡＭチップ
（図４） １４２ 読み書き用データ
配線ＲＷＤ（図４）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年７月３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】アドレス、入出力、及び外部チップ制御用に従
来技術の単一グローバル・バス１０２を有する、ＤＲＡ
Ｍチップ１００の図解的表示である。
来技術の単一グローバル・バス１０２を有する、ＤＲＡ
Ｍチップ１００の図解的表示である。
【図２】本発明の概括的な思想を有するＤＲＡＭチップ
１２０の図解的表示である。
１２０の図解的表示である。
【図３】ローカル・バス１３２がＲＷＤ配線１３４と共
通に配線チャネルを共有する、好ましい実施例のバス配
列を有するＤＲＡＭチップ１３０の図解的表示である。
通に配線チャネルを共有する、好ましい実施例のバス配
列を有するＤＲＡＭチップ１３０の図解的表示である。
【図４】ＲＷＤ配線１４２が片方の端にまとめられてい
る、代替の実施例を有するＤＲＡＭチップ１４０の図解
的表示である。
る、代替の実施例を有するＤＲＡＭチップ１４０の図解
的表示である。
【図５】本発明の分割バス配列を従来技術の配列と比較
した図である。
した図である。
【図６】本発明の分割バス配列を従来技術の配列と比較
した図である。
した図である。
【図７】本発明の分割バス配列を従来技術の配列と比較
した図である。
した図である。
【図８】本発明の分割バス配列を従来技術の配列と比較
した図である。
した図である。
【図９】本発明の分割バス配列を従来技術の配列と比較
した図である。
した図である。
フロントページの続き (72)発明者 トシアキ・キリハタ アメリカ合衆国12590、ニューヨーク州ワ ッピンガーズ・ホールズ、タウン・ビュ ー・ドライブ 341 (72)発明者 ヨージ・ワタナベ アメリカ合衆国12524、ニューヨーク州フ ィシュキル、ビーチ・コート １ (72)発明者 ヒング・ウォング アメリカ合衆国06850、コネチカット州ノ ーウォーク、ベッドフォード・アベニュー 11、ナンバー 54
Claims (11)
- 【請求項１】ランダム・アクセス・メモリ（ＲＡＭ）で
あって、２つの部分に分割されたメモリ・アレーであっ
て、前記２つの部分の各々が、複数のメモリ・セルから
なるメモリ・ユニットを複数含む、メモリ・アレーと、
前記２つの部分のそれぞれの一方の端部に設けられたグ
ローバル・バスと、前記グローバル・バス間に配置され
たローカル・バスと、を有するＲＡＭ。 - 【請求項２】更に、前記グローバル・バス間の前記ＲＡ
Ｍの両端部に配置された１対のデータ入出力バンク（Ｄ
Ｑ）を有する、請求項１に記載のＲＡＭ。 - 【請求項３】読み書き用データ配線（ＲＷＤ）が、前記
ＲＡＭの中央部よりも両端部において密度が高くなるよ
うに設けられている、請求項２に記載のＲＡＭ。 - 【請求項４】更に、前記各グローバル・バスと前記ロー
カル・バスとの間に再駆動回路を有する、請求項３に記
載のＲＡＭ。 - 【請求項５】前記ローカル・バスが前記ＲＷＤの間に配
置される、請求項４に記載のＲＡＭ。 - 【請求項６】前記メモリ・ユニットのそれぞれが冗長回
路を含む、請求項５に記載のＲＡＭ。 - 【請求項７】読み書き用データ配線（ＲＷＤ）が、前記
グローバル・バス間において前記ＲＡＭの一端に配線さ
れる、請求項１に記載のＲＡＭ。 - 【請求項８】前記読み書き用データ配線（ＲＷＤ）が、
前記ＲＡＭの中央部よりも両端部において密度が高い、
請求項７に記載のＲＡＭ。 - 【請求項９】更に、前記各グローバル・バスと前記ロー
カル・バスとの間に再駆動回路を有する、請求項８に記
載のＲＡＭ。 - 【請求項１０】前記ローカル・バスが前記ＲＷＤの間に
配置される、請求項９に記載のＲＡＭ。 - 【請求項１１】前記メモリ・ユニットのそれぞれが冗長
回路を含む、請求項１０に記載のＲＡＭ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US402790 | 1995-03-13 | ||
| US08/402,790 US5517442A (en) | 1995-03-13 | 1995-03-13 | Random access memory and an improved bus arrangement therefor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0936330A true JPH0936330A (ja) | 1997-02-07 |
| JP3356615B2 JP3356615B2 (ja) | 2002-12-16 |
Family
ID=23593321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05326896A Expired - Fee Related JP3356615B2 (ja) | 1995-03-13 | 1996-03-11 | 改善されたバス配列を有するランダム・アクセス・メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5517442A (ja) |
| JP (1) | JP3356615B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901105A (en) * | 1995-04-05 | 1999-05-04 | Ong; Adrian E | Dynamic random access memory having decoding circuitry for partial memory blocks |
| US5953278A (en) * | 1996-07-11 | 1999-09-14 | Texas Instruments Incorporated | Data sequencing and registering in a four bit pre-fetch SDRAM |
| US5802005A (en) * | 1996-09-23 | 1998-09-01 | Texas Instruments Incorporated | Four bit pre-fetch sDRAM column select architecture |
| US5691946A (en) * | 1996-12-03 | 1997-11-25 | International Business Machines Corporation | Row redundancy block architecture |
| JP3469074B2 (ja) * | 1997-12-12 | 2003-11-25 | 株式会社東芝 | 半導体メモリ装置 |
| US6112299A (en) * | 1997-12-31 | 2000-08-29 | International Business Machines Corporation | Method and apparatus to select the next instruction in a superscalar or a very long instruction word computer having N-way branching |
| GB2348317B (en) * | 1998-06-23 | 2001-03-07 | Samsung Electronics Co Ltd | An arrangement of data input/output circuits for use in a semiconductor memory device |
| US7071749B2 (en) * | 2002-03-25 | 2006-07-04 | Aeroflex Colorado Springs Inc. | Error correcting latch |
| US9720036B2 (en) * | 2014-08-18 | 2017-08-01 | Duke University | Signal tracing using on-chip memory for in-system post-fabrication debug |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609152A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置 |
| US4701885A (en) * | 1984-07-26 | 1987-10-20 | Texas Instruments Incorporated | Dynamic memory array with quasi-folded bit lines |
| JPS62192086A (ja) * | 1986-02-18 | 1987-08-22 | Matsushita Electronics Corp | 半導体記憶装置 |
| JP2542706B2 (ja) * | 1989-10-05 | 1996-10-09 | 株式会社東芝 | ダイナミックｒａｍ |
| JPH0582746A (ja) * | 1991-09-20 | 1993-04-02 | Fujitsu Ltd | 半導体記憶装置 |
-
1995
- 1995-03-13 US US08/402,790 patent/US5517442A/en not_active Expired - Lifetime
-
1996
- 1996-03-11 JP JP05326896A patent/JP3356615B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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| JP3356615B2 (ja) | 2002-12-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |