KR100273612B1 - 입/출력을 재구성할 수 있는 동적 랜덤 액세스 메모리 - Google Patents

입/출력을 재구성할 수 있는 동적 랜덤 액세스 메모리 Download PDF

Info

Publication number
KR100273612B1
KR100273612B1 KR1019980000530A KR19980000530A KR100273612B1 KR 100273612 B1 KR100273612 B1 KR 100273612B1 KR 1019980000530 A KR1019980000530 A KR 1019980000530A KR 19980000530 A KR19980000530 A KR 19980000530A KR 100273612 B1 KR100273612 B1 KR 100273612B1
Authority
KR
South Korea
Prior art keywords
ecc
groups
mode
memory cells
subarray
Prior art date
Application number
KR1019980000530A
Other languages
English (en)
Other versions
KR19980079589A (ko
Inventor
마크 더블유 켈로그
티모시 제이 델
에릭 엘 헤드버그
클라우드 엘 버틴
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 포만 제프리 엘
Publication of KR19980079589A publication Critical patent/KR19980079589A/ko
Application granted granted Critical
Publication of KR100273612B1 publication Critical patent/KR100273612B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 발명은혹은로 구성가능한 동적 랜덤 액세스 메모리(DRAM)에 관한 것이다. 이 DRAM은 9 데이터 입/출력(I/O)을 가진다. 메모리 어레이는 둘 이상의 서브어레이들로 분할되며, 서브어레이 셀들은 주소지정이 가능한 행과 열들로 배열된다. 이 DRAM이로 구성된 때, 하나의 I/O는 고임피던스 상태로 유지되고, DRAM의 데이터 경로중 9 분의 1 (어레이와 제 9 I/O 사이)은 무시되고, 전 어레이 주소 공간은 8 개의 I/O를 통하여 데이터 저장공간으로 사용가능하게 된다. DRAM이모드로 구성되면, 9개의 데이터 I/O 모두가 활성화되며, DRAM I/O 경로는 어레이의 일부분이 제 9 I/O를 통해 제 9 비트를 제공하도록 재구성되고 어레이 주소 공간은 8 분의 1 만큼 줄어들게 된다. 9 개의 비트 모두는 공통 서브어레이로부터 나올 수 있다. 선택적으로, DRAM이

Description

입/출력을 재구성할 수 있는 동적 랜덤 액세스 메모리
본 발명은 광대역/고성능 동적 랜덤 액세스 메모리(DRAM)에 관한 것으로, 특히 광대역/고성능 DRAM에 관한 것이다.
메모리 성능은 컴퓨터 성능에 대한 잘 알려진 제약이다. 이상적으로는, 메모리 성능은 프로세서 성능과 같거나 이를 능가할 것이다. 즉, 메모리 사이클 시간이 한 프로세서 클럭 사이클보다 작을 것이다. 이것은 거의 결코 사실이 아니며, 그래서 메모리는 시스템 병목이 된다. 현 기술 수준의 고속 마이크로프로세서는 5 ns 클럭주기의 200 Mhz 클럭을 기반으로 할 수 있다. 고성능 DRAM은 60 ns의 액세스 시간을 가질 수 있으나, 이는 프로세서 성능에 훨씬 뒤떨어지는 것이다.
이러한 시스템 병목 현상은 멀티미디어 응용들의 인기상승으로 더욱 악화되고 있다. 멀티미디어 응용들은 집중적인 연산을 요하는 작업들, 예컨대 스프레드 쉬트 분석 프로그램들 또는 워드 프로세싱 내지 프린팅 따위의 다른 집중적인 입출력을 요하는 응용들보다 몇 배의 메인 메모리 또는 프레임 버퍼 메모리의 대역폭을 요구한다.
대역폭을 향상시키기 위하여 EDO DRAM(Extended Data Out DRAM)와 SDRAM (Synchronous DRAM)이 개발되었다. 하지만, SDRAM과 EDO RAM은 여전히 프로세서 성능에 뒤따르지 못하여 시스템 성능을 제한하고 있다. 결국, 멀티미디어 프로세싱과 고성능 시스템을 위하여 보다 고속인 마이크로프로세서가 개발됨에 따라 보다 고속인 메모리 아키텍처가 메모리와 프로세서간의 성능 차이를 메우기 위해 개발되고 있다. 예컨대, 광역 I/O DRAM이 그것이다.
메모리 속도를 프로세서 성능에 근접시키는 문제에 대해 논의되고 있지만, 그러한 고성능 시스템에서의 메모리 신뢰성은 논의되지 않았다. 전통적인 에러 체킹 코드(ECC)방안들은 그러한 광대역/고성능 메모리 칩 구조에 이식되기 쉽지 않다. 전형적인 ECC 방안들은 패리티 검사와 단일 에러 정정-이중 에러 탐지(SEC/DED) 코드들을 포함한다.
협폭의 데이터 워드, 다시 말해 8 내지 16 비트에 대해서는 패리티가 선호되고 있다. 왜냐하면, 그것은 단지 바이트당 단지 한 개의 별도의 비트를 요구하기 때문이다. 하지만, 패리티는 단지 바이트 또는 워드내에서 하나 또는 그 이상의 비트가 에러임을 지적할 뿐이다. SEC/DED 코드들은 패리티보다 더 신뢰성을 갖지만 짧은 데이터 워드(1 바이트 또는 2 바이트)에 대해서는 수개의 체크 비트들을 필요로 해서 그러한 응용들에는 좀처럼 사용되지 않는다. SEC/DED 는 비교적 광폭의 데이터 워드, 다시 말해 64 비트 또는 그 이상의 워드에서 더 효율적이다. 왜냐하면 비교적 광폭의 데이터 워드(수 바이트)에 대해서는 바이트당 체크 비트 비율이 1 보다 작게 줄어들 수 있기 때문이다.
하지만 ECC를 메모리 시스템에 첨가하는 것은 가산 논리와 6 개 또는 그이상의 체크 비트들을 위해 별도의 메모리들을 필요로 한다. 이러한 별도의 메모리는 별도의 메모리 칩으로 구성되거나 9 또는 18 개의 데이터 입/출력들을 가진 특별한 메모리 칩들로 구성될 수 있다.
따라서, 고성능 메모리 구조를 위해서는 ECC 응용들에 적합한 광대역 DRAM 칩들이 필요하다.
따라서, 본 발명의 목적은 고성능 메모리 시스템의 신뢰성을 향상시키는 것이다.
본 발명의 또 다른 목적은 에러 검사 능력을 가진 고성능 메모리 시스템을 위한 별도의 패리티 메모리 칩들 내지I/O 메모리 칩들이 필요없게 하는 것이다.
도 1은또는동작에 적합한 전형적인 72 Mb의 광대역 메모리칩(100)을 도시한 블록도이다.
도 2는 제 1 바람직한 실시예를 도시한 개략도이다.
도 3은 도 2에 도시된 바람직한 실시예에서의 페이지 레지스터를 도시한 블럭도이다.
도 4는 제 2 바람직한 DRAM 실시예를 도시한 개략도이다.
* 도면의 주요부분에 대한 부호의 설명
118 : 72 비트 버스 124 : 먹스
126 : 데이타 입출력 128 : 디먹스
162 : 페이지 디코드 164' : ECC 어레이
166 : 논리 디코드 170 : 모드 선택 회로
176 : 데이터 디코더 210 : 데이타 스티어링/디코드
본 발명은혹은로 구성가능한 동적 랜덤 액세스 메모리에 관한 것이다. 이 DRAM 어레이는 둘 이상의 서브어레이들로 분할되며, 서브어레이 셀들은 주소지정이 가능한 행과 열들로 배열된다. 이 DRAM은 9 데이터 입/출력(I/O)을 가진다. 이 DRAM이 정규 모드()로 구성된 때, 8개의 I/O가 활성화되고, 제 9 I/O는 고임피던스 상태로 유지되며 데이터 저장공간으로 전체 주소 공간을 사용할 수 있게 된다. 이 DRAM이 ECC 모드() 로 구성된 때, 9개의 데이터 I/O가 모두 활성화되고 어레이의 일부분은 제 9 비트를 위한 저장 공간으로 리맵핑되도록 칩이 재구성된다. ECC 모드에서는 DRAM의 주소 공간은 8 분의 1 만큼 줄어든다.
제 1 실시예에서는, 각 서브어레이의 일부분은 서브어레이안에 저장된 데이터를 위한 체크 비트 저장 공간을 제공한다. 바람직하게는, 데이터와 체크 비트는 이 실시예에서 동일한 페이지내에 위치한다. 그래서, 페이지의 8 분 7은 데이터 저장공간이고, 이와 연관된 체크/패리티 비트들은 페이지의 나머지 8 분의 1 내에 저장된다.
제 2 실시예에서는, ECC 모드에서 서브어레이들이 쌍을 이루게 되며, 8 개의 비트들은 쌍의 한쪽 서브어레이내에서 액세스되고 제 9 비트는 나머지 서브-어레이내에서 액세스된다. ECC 모드에서는, 각 어레이의 8분의 1이 체크 비트 저장공간으로 할당된다.
도 1은동작에 적합한 전형적인 72 Mb의 광대역 메모리칩을 도시한 블록도이다. 이러한 72 Mb칩의 메모리 어레이는 4개의 18 Mb 서브어레이(102,104,106 및 108)를 포함한다. 각 서브어레이(102,104,106,108)는 페이지 레지스터 (110,112,114 또는 116)에 의해 개별적으로 버퍼링된다. 페이지 레지스터들로 출입하는 데이터는 드라이버들(120)로부터 72 비트 버스상으로 또는 그 버스상에서 버퍼들(122)로 전송된다. 버퍼들(122)은 데이터를 72 비트 버스(118)에서 8:1 멀티플렉서(124)로 전송한다. 멀티플렉서(124)에 의해 하나의 바이트(9 비트)가 선택되어 칩(100)을 떠나 데이터 입출력(126)에 실리게 된다. 데이터 입출력(126)으로부터의 입력 데이터(Data In)는 디멀티플렉서(128)에 의해 수신된다. 디멀티플렉서는 이전에 수신된 어드레스에 응답하여, 수신된 임의의 데이터를 드라이버(120)에 대한 9개의 적절한 입력으로 인가한다. 어드레스 입력 인에이블 라인(130)은 소정의 어드레스가 데이터 입/출력(126)상에서 수신될 수 있도록 모든 I/O 드라이버들을 고임피던스 상태로 둔다.
도 2는 본 발명에 따른 바람직한 고성능 DRAM의 제 1 실시예를 도시한 개략도로서, 이 칩은구조(정규 모드)로서의 표준적인 동작을 위해 설계된 것이지만(ECC 모드)로 구성될 수 있다. 정규 모드에서, 72 비트 데이터 경로중 8 비트는 디스에이블되거나 무시되며, 바람직한 칩 실시예에서는 어떤 메모리 위치도 미사용인 채로 남아있지 않으며, 8개의 인에이블된 데이터 입/출력상에서 모든 메모리 어드레스 위치들을 얻을 수 있다. ECC 모드에서, 72 비트 데이터 경로가 모두 사용되며, 메모리 어레이의 8분의 1은 리매핑되어 어레이의 나머지에 상주하는 데이터에 대한 에러 체크 비트들을 제공하고, 메모리 어드레스 위치들의 8분의 1은 주소지정이 가능하지 않으며, 나머지 8분의 7의 메모리 어드레스 위치들은 9개의 인에이블된 데이터 입/출력(126)상에서 얻을 수 있다.
도 2 의 실시예에서, DRAM은 4개의 16Mb 서브어레이들(142,144,146 및 148)로 구성된 하나의 64 Mb 어레이를 포함하고 있다. 본 발명은 64 Mb 칩의 관점에서 기술되지만, 그 구조와 밀도는 예시만을 목적으로 한 것으로 본 발명을 제한하고자 하는 것은 아니다. 예컨대, 칩은 256 Mb,1기가 비트(1Gb) 혹은 그 이상일 수 있고, 이에 따라 그 어레이가 이에 상응하는 더 큰 서브 어레이나 보다 많은 서브 어레이로 될 수 있다. 또한 칩(140)에 대한 8/9 데이터 입/출력(I/O)은 예시만을 목적으로 한 것이다. 그 기본 데이터 I/O는 2의 임의의 배수, 예컨대이 될 수 있다(또는 임의의 다른 원하는 데이터 입/출력(I/O) 구조도 가능함).
이러한 제1의 바람직한 실시예에서, 칩의 구조/구성을 정규모드 내지 ECC 모드로 설정하는 것이 주로 페이지 레지스터들(150,152,154 및 156)의 동작에 영향을 미친다. 칩(140)이로 구성되면 페이지 레지스터들(150,152,154 및 156)은의 구조를 갖게 된다. 하지만, 칩이로 구성되면 페이지 레지스터들(150,152,154 및 156)은의 구조가 된다. 도 1에 도시된 72 Mb 칩(100)내에서와 같이 페이지 레지스터들(150,152,154 및 156)로/로부터의 데이터는 드라이버들(120)로부터 72비트 버스(118)상으로 전송되거나 그 버스상에서 버퍼들로 전송된다. 도 2에 도시된 칩(140)의 나머지 요소들은 실질적으로 동일하게 동작하는 도 1에 도시된 칩(100)의 대응 요소들과 동일하거나 실질적으로 동일하다. 대응하는 요소에는 동일한 참조 부호를 사용한다.
도 3은 페이지 레지스터(160)의 블록도로서, 도 2에 도시된 제 1의 바람직한 실시예에서의 페이지 레지스터들(150,152,154 및 156)의 전형적인 예이다. 페이지 레지스터(160)는 8개의 서브 페이지 어레이들(164)중 하나를 선택하는 페이지 디코드(162)를 갖고 있다. 각각 서브페이지 어레이(164)는 32개의 64비트 세그먼트들로 구성된다.
칩 모드 선택은 모드 선택 블록(170)내에서 퓨즈 프로그래밍, 모드 레지스터내의 한 비트를 설정하거나 이에 상당하는 방식에 의해 설정된다. 이와 달리, 금속 마스크 프로그래밍(Metal Mask Programming) 혹은 와이어 본드 셀렉션(Wire Bond Selection)에 의해 모드를 고정시킬 수도 있다. 모드 선택 블록(170)에 대한 선택 입력이 입력(172)에 접속된다.
정규 모드에서, 페이지 디코드(162)는 8개의 서브페이지들(164)중의 하나를 선택한다. 논리 디코드(166)는 디코드된 서브 페이지 어레이들로부터 한 개의 64비트 세그먼트를 선택하는 1:32 디코드 장치이다. 멀티플렉서(168)는 본질적으로 게이터블 트랜시버들(gatable transceivers)로 된 두 개의 뱅크, 즉 64 비트 뱅크와 8 비트 뱅크로 구성되어 있다. 정규 모드에서 8비트 뱅크가 디스에이블, 즉 게이트오프된다. 그래서, 선택된 64 비트 세그먼트는 멀티플렉서(168)에 의해 72 비트 버스(118)에 연결된다. 전술한 바와 같이, 정규 모드에서 72비트 버스(118)와 데이터 입/출력(126) 사이의 데이터 경로중 8 비트는 무시된다.
모드 선택 블록(170)이 ECC 모드로서 설정된 때에는, 모드 선택 블록(170)의 출럭 신호(174)는 ECC 디코드(178),1:8 디코더(176) 및 멀티플렉서(168)의 8 비트 뱅크를 인에이블시킨다. 이 실시예에서는 어떤 서브 페이지 어레이도 ECC 어레이로 선택될 수 있음에도 불구하고 서브 페이지 어레이(164')가 체크 비트 어레이로 미리 지정되어 있음을 유의하라. 페이지 디코드(162)는 8개의 가능한 서브페이지들 중 7개를 선택하도록 프로그램되어 있다. 8번째 서브어레이, 즉 ECC 어레이는 페이지 디코드 때마다 액세스되고, 다른 모든 서브페이지들에 대한 ECC 비트들에 선행한다.디코더(178)는 체크 비트 어레이(164')에서 한 개의 64비트 세그먼트를 선택한다. 선택된 세그먼트는 1:8 디코더(176)에 인가되며, 디코더(176)는 멀티플렉서(168)의 8비트 뱅크에 전달할 한 개의 바이트를 선택한다. 멀티플렉서(168)는 선택된 바이트(체크 비트들)를 선택된 하나의 데이터 세그먼트와 병합하고, 72 비트(64 데이타 비트와 8 체크 비트)가 72 비트 버스(118)에 제공된다. 결국, 전술한 바와 같이, ECC 모드에서 데이터는 72 비트 버스(118)와 9 비트의 데이터 입/출력(126)모두의 사이에서 전송된다.
도 4는 제 2의 바람직한 칩 실시예(180)를 도시한 개략도이다. 정규 모드에서, ECC 라인이 로우(low)이고 뱅크(182,184)중 어느 것도 독립적으로 선택될 수 있다. 어드레스 WA10은 선택 논리, NOR 게이트들(186,185) 및 인버터(188)를 통하여 뱅크들(182 및 184) 중 하나를 선택한다. 모든 뱅크 위치들은 주소 지정이 가능한 데이터 위치들이고,레지스터/먹스(208)에 연결되며, 레지스터/먹스(208)는 64 비트를 72 비트 버스(118)에 연결한다. 72 비트 내부 버스중 나머지 8 비트는 비활성화 상태로 유지되고 무시된다. 72 비트 버스(118)의 64 비트는 출력 DQ0-7상에서 칩 외부로 연결된다. DQ8은 고 임피던스 상태로 유지된다.
이러한 제 2의 실시예에서, ECC 모드에 대해 ECC 라인은 하이(high)이고 뱅크(182,184)가 선택된다. 각각의 뱅크에서, 서브어레이의 일부분은 데이터 저장공간(storage)을 제공하고 그 나머지는 다른 뱅크에 대한 체크 비트 저장공간을 제공한다. 매 액세스시, 데이터는 뱅크(182 혹은 184)로/로부터 전송되고, 체크 비트들은 다른 뱅크(184 혹은 182)로/로부터 전송된다. 따라서, 각 뱅크(184 또는 182)의 8 분의 1은 체크 비트 공간으로 미리 할당, 즉 다른 뱅크 (184 또는 182)에 저장된 데이터에 대한 체크 비트 저장에 전용되고 있다. 주목해야 할 것은 이러한 각 서브어레이의 전용된 8 분의 1,즉 옥탄트(octant)에 대한 주소 공간은 비ECC 데이터의 저장을 위해서는 액세스할 수 없다는 것이다.
ECC 라인상의 하이(high)는 이러한 제 2의 바람직한 실시예에서 뱅크(182 및 184) 양쪽 모두를 동시에 액세스할 수 있게 한다. 워드 어드레스 WA10은 선택 논리 회로[NOR 게이트들(190,192,194,196,198 및 200), 인버터(206), NAND 게이트들(202,204)]를 통하여 하나의 뱅크(182,184)를 데이터 저장공간(이후 데이터 서브 어레이라 함)으로서 선택하고, 다른 뱅크(184,182)를 체크 비트 저장공간(이후 ECC 뱅크라 함)으로서 선택한다. 워드 어드레스 WA9-7은 데이터 서브어레이내의 7개의 데이터 옥탄트들중 하나를 선택하고,8 번째 옥탄트는 다른 뱅크에 대한 ECC 저장공간으로 특정되고, 따라서 비 ECC 데이터에 대해 액세스할 수 없게 된다. 한 액세스동안, 각 뱅크(182,184)는 16Kb를레지스터/먹스(208)에 접속한다. 정규 모드에서처럼레지스터/먹스(208)는 데이터 서브어레이(WA10에 의해 결정됨)로부터의 데이터를 72 비트 버스(118)에 접속한다.
하지만, 제 2의 바람직한 DRAM 실시예에 있어, ECC 뱅크로부터의 16Kb 블록은 데이터 스티어링/디코드 회로(210)에 접속된다. 데이터 스티어링/디코드 회로(210)는 어드레스 WA2-0에 따라, 패리티 체크 비트들의 16Kb 블록중 8 분의 1을 레지스터(212)에 접속한다.레지스터(212)는 체크 비트 바이트를 72 비트 버스(118)에 접속한다.레지스터/먹스(192)로부터의 64 비트는레지스터의 8비트와 더해져 입/출력(126) DQ0-8상에서 칩 외부로 접속된다.
어느 실시예에서든지, ECC 모드 동작은 단지 양 뱅크 모두 활성화된다는 이유로 정규모드 동작보다 더 많은 전력을 소모한다. 선택적으로, 지정된 패리티/체크 비트 옥탄트들의 워드 선들을 보다 작은 (1/8) 워드 선들로 세그먼트화하여 전력을 줄일 수 있다.
이와 같이, 바람직한 실시예들은 ECC가 필요한지 여부에 관계없이 메모리 시스템내에서의 사용에 대하여 광대역 DARM들을 제공한다.
본 발명은 단지 하나의 바람직한 실시예만으로 설명되었지만, 당업자라면 첨부된 청구항들의 정신과 범위내에서 본 발명이 변경되어 실시될 수 있음을 인식할 것이다.
따라서 본 발명에 의하면, 고성능 메모리 시스템의 신뢰성을 향상시킬 수 있다. 또한, 본 발명에 의하면, 에러 검사 능력을 가진 고성능 메모리 시스템을 위한 별도의 패리티 메모리 칩 내지I/O 메모리 칩이 필요없게 된다.

Claims (14)

  1. 랜덤 액세스 메모리(RAM)에 있어서,
    ① 주소 지정이 가능한 행과 열로 배열되고, 여러 그룹들로 나뉘어 진 메모리 셀들로 구성된 어레이와,
    ② 상기 그룹들 각각을 액세스하기 위한 액세스 수단과,
    ③ 구조 상태를 정규 모드 내지 ECC 모드로서 선택하는 선택 수단 ― 상기 그룹들 각각은 정규 모드에서는 제 1 갯수의 상기 메모리 셀들을 포함하고 ECC 모드에서는 제 2 갯수의 상기 메모리 셀들에 까지 증가됨 ― 과,
    ④ 상기 구조 상태가 상기 ECC 모드일 때마다 상기 어레이를 제 1 부분과 제 2 부분으로 선택적으로 분할하는 수단 ― 상기 제 1 부분내의 상기 메모리 셀들은 ECC 셀들로서 식별되고, 상기 그룹 각각은 적어도 한 개의 상기 ECC 셀들 및 상기 제 2 부분내에 하나 또는 그 이상의 메모리 셀들을 포함함 ― 을 포함하는 랜덤 액세스 메모리.
  2. 제 1 항에 있어서, 정규 모드에서보다 ECC 모드에서 더 적은 그룹들이 얻어지는 랜덤 액세스 메모리.
  3. 제 2 항에 있어서, 상기 어레이는 적어도 두 개의 서브어레이들이고, 상기 액세스 수단은 상기 각각의 서브어레이에 있는 페이지 레지스터를 포함하며, 상기 각각의 페이지 레지스터는 서브어레이 메모리 셀들의 한 페이지를 저장하기에 충분한 레지스터 위치들을 포함하는 랜덤 액세스 메모리.
  4. 제 3 항에 있어서, 적어도 두 개의 서브어레이들은 적어도 한 쌍의 서브어레이들이고, 상기 어레이를 선택적으로 분할하는 상기 수단은 상기 적어도 한 쌍의 서브어레이들 각각을 제 1 및 제 2 부분들로 분할하고, 상기 서브어레이 쌍중 한쪽 서브어레이내의 제 1 부분내의 ECC 셀들은 상기 서브어레이 쌍중 나머지 서브어레이의 두 번째 부분내에 있는 셀 그룹들과 짝지어지게 되는 랜덤 액세스 메모리.
  5. 제 4 항에 있어서, 상기 셀 그룹들은 8 비트 그룹들이고, 상기 RAM은 정규 모드에서는, ECC 모드에서는로 액세스되는
    랜덤 액세스 메모리.
  6. 제 5 항에 있어서, 정규 모드에서보다 ECC 모드에서 8분의 1 만큼 더 적은 그룹들을 가지는 랜덤 액세스 메모리.
  7. 동적 랜덤 액세스 메모리(DRAM)에 있어서,
    ① 둘 이상의 서브어레이들로 배열된 메모리 셀들의 어레이 ― 상기 서브어레이들내의 상기 메모리 셀들은 주소 지정이 가능한 행과 열로 배열됨 ― 와,
    ② 상기 메모리 셀들의 그룹들을 액세스하기 위한 액세스 수단과,
    ③ 구조 상태를 정규 모드 혹은 ECC 모드로서 선택하기 위한 선택 수단 ― 상기 메모리 셀들의 그룹들이 정규 모드에서 보다 ECC 모드에서 더 적음 ― 과,
    ④ 상기 구조 상태가 상기 ECC 모드일 때마다 상기 서브어레이를 제 1 부분과 제 2 부분으로 선택적으로 분할하는 수단 ― 상기 각 서브어레이의 상기 제 1 부분내의 상기 메모리 셀들은 ECC 셀들로서 식별되고, 상기 각 서브어레이내 상기 ECC 셀들 각각은 다른 서브어레이의 제 2 부분내의 메모리 셀들과 쌍을 이루며, 메모리 셀들의 상기 그룹들 각각은 적어도 하나의 ECC 셀을 포함하고 상기 메모리 셀 들은 모두 상기 그룹들로 분류됨 ― 을 포함하는 동적 랜덤 액세스 메모리.
  8. 제 7 항에 있어서, 둘 이상의 서브어레이들이 적어도 한 쌍의 서브어레이들인 동적 랜덤 액세스 메모리.
  9. 제 8 항에 있어서, 상기 셀 그룹들은 8 비트 그룹들이고, 상기 DRAM은 정규 모드에서로, ECC 모드에서로 액세스되는
    동적 랜덤 액세스 메모리.
  10. 제 7 항에 있어서, 정규 모드에서보다 ECC 모드에서 8분의 1 만큼 더 적은 그룹들을 가지는 동적 랜덤 액세스 메모리.
  11. 동적 랜덤 액세스 메모리(DRAM)에 있어서,
    ① 둘 이상의 서브어레이들로 배열된 메모리 셀들의 어레이 ― 상기 서브어레이들내의 상기 메모리 셀들은 주소 지정이 가능한 행과 열로 배열됨 ― 와,
    ② 상기 메모리 셀들의 그룹들을 액세스하기 위한 액세스 수단과,
    ③ 구조 상태를 정규 모드 혹은 ECC 모드로서 선택하기 위한 선택 수단 ― 상기 메모리 셀들의 그룹들이 정규 모드에서 보다 ECC 모드에서 더 적음 ― 과,
    ④ 상기 구조 상태가 상기 ECC 모드일 때마다 상기 서브어레이를 제 1 부분과 제 2 부분으로 선택적으로 분할하는 수단 ― 상기 각 서브어레이의 상기 제 1 부분내의 메모리 셀들은 ECC 셀들로서 식별되고, 상기 각 서브어레이내 상기 ECC 셀들 각각은 상기 서브어레이의 제 2 부분내의 메모리 셀들과 쌍을 이루며, 메모리 셀들의 상기 그룹들 각각은 적어도 하나의 ECC 셀을 포함하고 상기 메모리 셀 들은 모두 상기 그룹들로 분류됨 ― 을 포함하는 동적 랜덤 액세스 메모리.
  12. 제 11 항에 있어서, 둘 이상의 서브어레이들은 4 개의 서브어레이들인 동적 랜덤 액세스 메모리.
  13. 제 12 항에 있어서, 상기 셀 그룹들은 8 비트 그룹들이고, 상기 DRAM은 정규 모드에서로, ECC 모드에서로 액세스되는
    동적 랜덤 액세스 메모리.
  14. 제 11 항에 있어서, 정규 모드에서보다 ECC 모드에서 8분의 1 만큼 더 적은 그룹들을 가지는 동적 랜덤 액세스 메모리.
KR1019980000530A 1997-04-04 1998-01-12 입/출력을 재구성할 수 있는 동적 랜덤 액세스 메모리 KR100273612B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US8/833,367 1997-04-04
US08/833,367 US6070262A (en) 1997-04-04 1997-04-04 Reconfigurable I/O DRAM

Publications (2)

Publication Number Publication Date
KR19980079589A KR19980079589A (ko) 1998-11-25
KR100273612B1 true KR100273612B1 (ko) 2000-12-15

Family

ID=25264230

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980000530A KR100273612B1 (ko) 1997-04-04 1998-01-12 입/출력을 재구성할 수 있는 동적 랜덤 액세스 메모리

Country Status (2)

Country Link
US (1) US6070262A (ko)
KR (1) KR100273612B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102508816A (zh) * 2011-11-15 2012-06-20 东南大学 一种应用于粗粒度可重构阵列的配置方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3184129B2 (ja) * 1997-09-29 2001-07-09 甲府日本電気株式会社 記憶装置
US6555398B1 (en) * 1999-10-22 2003-04-29 Magic Corporation Software programmable multiple function integrated circuit module
JP3595495B2 (ja) * 2000-07-27 2004-12-02 Ｎｅｃマイクロシステム株式会社 半導体記憶装置
US6889307B1 (en) 2001-11-16 2005-05-03 Matrix Semiconductor, Inc. Integrated circuit incorporating dual organization memory array
DE10328385A1 (de) * 2003-06-24 2005-01-20 Infineon Technologies Ag Speichersystem und Verfahren zum Übertragen von Daten bei einem solchen Speichersystem
TWI254848B (en) * 2004-11-16 2006-05-11 Via Tech Inc Method and related apparatus for performing error checking-correcting
DE102004057788B4 (de) * 2004-11-30 2006-10-19 Infineon Technologies Ag Verfahren zum Betreiben eines an ein Bus-, insbesondere LIN-Bus-System anschliessbaren System-Moduls, sowie Halbleiter-Bauelement
US7428689B2 (en) * 2005-08-30 2008-09-23 Infineon Technologies Ag Data memory system and method for transferring data into a data memory
US7676730B2 (en) * 2005-09-30 2010-03-09 Quantum Corporation Method and apparatus for implementing error correction coding in a random access memory
US7836380B2 (en) * 2006-10-31 2010-11-16 Intel Corporation Destination indication to aid in posted write buffer loading
KR20080080882A (ko) * 2007-03-02 2008-09-05 삼성전자주식회사 Ｅｃｃ용 레이어를 구비하는 다층 구조 반도체 메모리 장치및 이를 이용하는 에러 검출 및 정정 방법
US8359514B2 (en) * 2008-08-15 2013-01-22 Micron Technology, Inc. Data and error correction code mixing device and method
KR101009396B1 (ko) * 2008-09-05 2011-01-19 주식회사 동부하이텍 반도체 메모리 소자의 디멀티플렉서
US8307258B2 (en) * 2009-05-18 2012-11-06 Fusion-10, Inc Apparatus, system, and method for reconfiguring an array to operate with less storage elements
US9798620B2 (en) 2014-02-06 2017-10-24 Sandisk Technologies Llc Systems and methods for non-blocking solid-state memory
JP6385077B2 (ja) * 2014-03-05 2018-09-05 ルネサスエレクトロニクス株式会社 半導体装置
US11048583B1 (en) 2015-09-11 2021-06-29 Green Mountain Semiconductor Inc. Flexible, low-latency error correction architecture for semiconductor memory products
KR20170045803A (ko) 2015-10-20 2017-04-28 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR102406267B1 (ko) 2015-11-19 2022-06-08 삼성전자주식회사 불휘발성 메모리 모듈 및 이를 포함하는 전자 장치
KR102362229B1 (ko) 2017-08-10 2022-02-11 삼성전자주식회사 메모리 컨트롤러, 메모리 시스템 및 메모리 컨트롤러를 포함하는 어플리케이션 프로세서
US11398453B2 (en) 2018-01-09 2022-07-26 Samsung Electronics Co., Ltd. HBM silicon photonic TSV architecture for lookup computing AI accelerator

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4527251A (en) * 1982-12-17 1985-07-02 Honeywell Information Systems Inc. Remap method and apparatus for a memory system which uses partially good memory devices
US4651321A (en) * 1983-08-29 1987-03-17 Amdahl Corporation Apparatus for reducing storage necessary for error correction and detection in data processing machines
US4612640A (en) * 1984-02-21 1986-09-16 Seeq Technology, Inc. Error checking and correction circuitry for use with an electrically-programmable and electrically-erasable memory array
JPS61134988A (ja) * 1984-12-04 1986-06-23 Toshiba Corp 半導体メモリにおける誤り検出訂正機能制御系
US5109521A (en) * 1986-09-08 1992-04-28 Compaq Computer Corporation System for relocating dynamic memory address space having received microprocessor program steps from non-volatile memory to address space of non-volatile memory
EP0303752B1 (en) * 1987-08-20 1993-06-02 International Business Machines Corporation Memory access control device in a mixed data format system
US5228046A (en) * 1989-03-10 1993-07-13 International Business Machines Fault tolerant computer memory systems and components employing dual level error correction and detection with disablement feature
US5261064A (en) * 1989-10-03 1993-11-09 Advanced Micro Devices, Inc. Burst access memory
US5293593A (en) * 1990-10-11 1994-03-08 Hewlett-Packard Company Method and apparatus for the mapping of physically non-contiguous memory fragments to be linearly addressable
WO1992007323A1 (en) * 1990-10-12 1992-04-30 Intel Corporation Cache controller and associated method for remapping cache address bits
US5313624A (en) * 1991-05-14 1994-05-17 Next Computer, Inc. DRAM multiplexer
US5289477A (en) * 1991-06-06 1994-02-22 International Business Machines Corp. Personal computer wherein ECC and partly error checking can be selectively chosen for memory elements installed in the system, memory elements enabling selective choice of error checking, and method
US5386540A (en) * 1991-09-18 1995-01-31 Ncr Corporation Method and apparatus for transferring data within a computer using a burst sequence which includes modified bytes and a minimum number of unmodified bytes
JP3073610B2 (ja) * 1992-09-22 2000-08-07 株式会社東芝 半導体記憶装置
US5537573A (en) * 1993-05-28 1996-07-16 Rambus, Inc. Cache system and method for prefetching of data
US5553023A (en) * 1994-12-23 1996-09-03 Lsi Logic Corporation Memory partitioning

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102508816A (zh) * 2011-11-15 2012-06-20 东南大学 一种应用于粗粒度可重构阵列的配置方法
CN102508816B (zh) * 2011-11-15 2014-05-07 东南大学 一种应用于粗粒度可重构阵列的配置方法

Also Published As

Publication number Publication date
US6070262A (en) 2000-05-30
KR19980079589A (ko) 1998-11-25

Similar Documents

Publication Publication Date Title
KR100273612B1 (ko) 입/출력을 재구성할 수 있는 동적 랜덤 액세스 메모리
US5896404A (en) Programmable burst length DRAM
US5519664A (en) Dynamic random access memory persistent page implemented as processor register sets
AU640813B2 (en) A data processing system including a memory controller for direct or interleave memory accessing
CA2011518C (en) Distributed cache dram chip and control method
US6370668B1 (en) High speed memory system capable of selectively operating in non-chip-kill and chip-kill modes
US7136985B2 (en) Method and system for fast data access using a memory array
US5329489A (en) DRAM having exclusively enabled column buffer blocks
US6202133B1 (en) Method of processing memory transactions in a computer system having dual system memories and memory controllers
US20040088603A1 (en) Method and system for absorbing defects in high performance microprocessor with a large n-way set associative cache
US5761714A (en) Single-cycle multi-accessible interleaved cache
US5301292A (en) Page mode comparator decode logic for variable size DRAM types and different interleave options
US6532180B2 (en) Write data masking for higher speed DRAMs
US6128704A (en) Cache DataRam of one port ram cell structure
JP3681892B2 (ja) 半導体装置のデータ入出力回路及びデータ入出力方法
US5265053A (en) Main memory DRAM interface
JP3396171B2 (ja) ランダム・アクセス・メモリ装置
WO2023011367A1 (zh) 一种存储芯片及堆叠芯片
EP0337457A2 (en) Memory device having a plurality of memory cell arrays with different organization
JPH0936330A (ja) 改善されたバス配列を有するランダム・アクセス・メモリ
US5689472A (en) System and method for providing efficient access to a memory bank
US6366502B1 (en) Circuitry for reading from and writing to memory cells
JP3614956B2 (ja) メモリ制御システム
JPH08101792A (ja) コンピュータシステム
JPS5960787A (ja) メモリアクセス方式

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee