JPS61134988A - 半導体メモリにおける誤り検出訂正機能制御系 - Google Patents

半導体メモリにおける誤り検出訂正機能制御系

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JPS61134988A
JPS61134988A JP59256150A JP25615084A JPS61134988A JP S61134988 A JPS61134988 A JP S61134988A JP 59256150 A JP59256150 A JP 59256150A JP 25615084 A JP25615084 A JP 25615084A JP S61134988 A JPS61134988 A JP S61134988A
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JP
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circuit
memory
ecc circuit
function
ecc
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Kaoru Nakagawa
中川　薫
Isao Ogura
庸 小倉
Kenji Natori
名取　研二
▲
Fujio Masuoka
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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    • G—PHYSICS
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    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体メモリ、特にデータの畝りを検出して訂
正する機能を有するｇｃｃ　（エラー訂正コード）回路
を備えたダイナミック型メモリにおげる誤り検出訂正機
能制御系に関する。
〔発明の技術的背景〕
最近の半導体メそりは高集積化が進み、特にダイナミッ
ク型メモリではメモリセル中のＭＯＳキャパシタの低容
量化が避けられず、α線などに起因して発生するソフト
エラーの対策としてＥＣＣ回路をメモリチップ上に組む
ことが提案されている。このＥＣＣ回路として実用的な
見地が５１ビツトの誤り検出訂正を行なう方式を採用す
ることが多い。
、ＩＦ５図は、従来のＥＣＣ回路を備えたダイナミック
製メモリの一例として、電子通信学会技術報告〔半導体
・トランジスタ３５ＡＤ−８４−２Ｌ　Ｐ。
５１〜５８に伊達他により発表された　１ＭｂＤＲＡＭ
における自己訂正回路　を示している。
この回路においては、読み出し時（Ｒ）、書き込み時（
Ｗ）、リフレツシ１時（Ｒａｆ　）にそれぞれたとえば
４ビット単位で誤り検出訂正を行ない、出力データとし
ては上記４ビツトのうちの１ビツトを選択するものであ
り、６１はデータ入カバソファ、６２は更新データ生成
回路、６３はマルチプレクサ、６４はメそリセルアレイ
、６５はセレクタ、６６はパリティチェック回路、６７
は訂正データ生成回路、６８はデータ出力バクフ７であ
る。
〔背景技術の問題点〕 ところで、半導体メそりの製造に除して、メモリ回路の
動作試験をクエハ段階のダイソート時およびパッケージ
後のバーフィンテスト時にそれぞれ行なう必要があるが
、この動作試験において前記ＥＣＣ回路が本来の目的で
あるソフトエラーによる誤りを検出訂正するだけでなく
、プロセス途中で発生するハードエ２−を検出しにくく
するという問題がある。即ち、使用時において、ワード
データ中に上記ハードエ？−による１ビツトとは別にソ
フトエラーによる１ビツトが発生した場合、通常の１ビ
ツト訂正機能を有する［Ｃ回路では上記２ビツトの工２
−に対する検出訂正が不可能であり、上記ビットエ２−
を見逃してしまい、メモリ製品の信頼性（品質保証）の
点で問題が生じる。
この対策として２ビツト以上の誤り検出訂正が可能なＥ
ＣＣ回路を実現することが考えられるが、このＥＣＣ回
路は構成上の冗長度が大きくなり、量産されるメモリに
採用することは実用的でない。
また、一般にＥＣＣ回路を具備したメモリ製品の使用に
際し［λメモリセルアレイの初期化が必要であるが、こ
の初期化において上記ＥＣＣ回路の機能が有効であると
複雑な初期化回路が必要となり、そのメモリ製品の性能
に問題が生じる。
〔発明の目的〕
本発明は上記の事情Ｋｍみてなされたもので、メモリ回
路動作試験に際してハードエ２−によるデータの誤りの
検出を可能にし、使用に際してはソフトエ２４）訂正機
能を発揮させることができ、かつ例えば電源オン直後の
初期設定を容易にし、メモリ製品の性能および信頼性を
向上し得るダイナミック製メモリの誤り検出訂正機能制
御系を提供するものである。
〔発明の概要〕
即ち、本発明のダイナミック型メモリの誤り検出訂正機
能制御系は、ＥＣＣ回路機能を外部制御により有効ある
いは無効な状態に選択的に設定し得るようにしてなるこ
とを特徴とするものである。これによって、ＥＣＣ回路
機能が無効な状態でメモリ回路動作試験を行なうことが
でき、このときのハードエラーによるデータの誤りがＥ
ＣＣ回路により検出訂正されなくなるので、ハードエラ
ーの検出が可能になる。
〔発明の実施例〕
以下、図面を参照して本発明の一実施例を、詳細Ｋｍ関
する。、ＩＦ１図はダイナミック型メモリの一部を示し
ており、１は通常の外部信号（たとえば２イトイネ一ブ
ル信号ＷＥ）が印加される電子（クエハ段階ではパッド
に相当するが、パッケージ後では外部端子に相当する）
であり、上記通常の外部信号とは異なる電圧（たとえば
通常の外部信号電圧より十分大きい高電圧）を有するｇ
ｃｃ　＠　［選択制御信号がメモリ回路動作試験に除し
て印加されるものである。２は上記端子１に通常電圧の
外部信号が印加されたことを検出してメモリセルアレイ
３およびその周辺回路の動作を制御する通常電圧検出回
路である。
４は上記メモリセルアレイ３０入出力データに対して誤
り検出訂正を行なうためのＥＣＣ＠路である。５は前記
端子Ｉに高電圧のＢＣＣ機能選択制御信号が印加された
ことを検出する高電圧検るか無効にするかを選択設定す
るように制御されるＥＣＣ回路機能選択制御手段である
。この手段６の具体例としては、ＥＣＣ回路４とメモリ
セルアレイ３との回路接続を選択制御するスイッチ回路
を設げるとか、ＥＣＣ回路内の一部、たとえば、１Ｆ２
図に示すように訂正データ生成回路（矛６図６７参照）
においてパリティ検査結果データが入力するアンドゲー
ト回路７それぞれをＥＣＣ回路機能選択制御信号により
ゲート制御するとか、電気的溶断の有無によってＥＣＣ
回路機能の選択制御を行なうヒエーズ素子をメモリチッ
プ上に設けるなどが挙げられる。
矛３図は、前記通常電圧検出回路２と高電圧検出回路５
との一具体例を示している。ここで、地電位、　１　レ
ベルがｓＶ、ＥＣＣ機能選択制御信号がＩＯＶ以上（た
とえば１２■）であるとすると、通常電圧検出回路を形
成するＥ（エンハンスメント）／Ｄ（ディプレージｗ　
ｙ　）　ＷＭＯ８トランジスタからなるＥ／Ｄｆｉイン
バータエ、の閾値電圧は約２．５　Ｖ　Ｋ設定されてお
り、高電圧検出回路を形成する２段のＥ／Ｄｆｉインバ
ータＩ！。
■、のうち、後段のインバータＩ、の閾値電圧は上記と
同様に約２．５■に設定されているが、初段のインバー
タＩ、は閾値電圧が約８■に設定されている。これによ
り、矛４図に示すように、インバータＩｔ　、　Ｉｓは
入力レベルが２．５ｖより低いときにはオフ、２．５以
上のときＫはオン状態になり、インバータＩ、は入力レ
ベルが８■より低いときにはオフ、８ｖ以上のときには
オン状態になる。したがって、端子１にＷＥ信号が印加
されたとき、通常電圧検出回路のインバータＩ、は上記
ＷＥ信号を反転した靜信号を出力し、高電圧検出回路の
初段イ／ノ（−タＩ、がオフ、後段インバータエ３がオ
ン状態になってτレベルを出力する。これに対して、端
子ｌにＥＣＣ機能選択制御信号が印加されたとき１通常
電圧検出回路のインバータＩ、はオン状態になってＯレ
ベベルを出力（つまり、■信号が　１　レベルのときの
反転レベル出力に相当する）し、高電圧検出回路の初段
インバータＩ、がオン、後段インバータＩ、がオフ状態
になって”工”　レベルを出力する。この場合、通常電
圧検出回路のインバータエ□の　０　レベル出力によっ
てメモリセルアレイ等の動作が可能となるように制御し
、高電圧検出回路の後段インバータＩ、の出力信号して
ＥＣＣ回路機能を有効、無効とするように制御すればよ
い。このことを実現するために、第２図に示すＥＣＣ回
路機能選択制御回路においては、高電圧検出回路からの
出力信号ＥＳをインバータ２０″Ｃ反転させた信号ＥＳ
　をアンドゲート回路７・・・に印加しており、高電圧
検出回路からの出力信号Ｅ８が　Ｏレベルのときに訂正
前データをパリティ検査結果データにより訂正したデー
タが出力し、高電圧検出回路からの出力信号ＥＳが　１
　レベルのときに訂正前データがそのまま出力されるよ
うになる。
即ち、上記構成のダイナミック塑メモリの誤り検出訂正
機能制御系によれば、端子１に所定の電圧を印加するか
しないかによってＥＣＣ回路機能を無効にするか有効に
するか（あるいはその逆）を制御することが可能であり
、ＥＣＣ回路機能が無効の状態でメモリ回路動作試験を
行なうことができるので、ハードエ２−によるデータの
誤りをＥＣＣ回路機能により訂正してしまうこともなく
そのまま検出することができ、ＥＣＣ回路機能を有効に
設定した状態でメモリ使用を行なうことによって通常通
りンフトエ２−を訂正することができる。
なお、上記実施例では端子１としてＷＥ倍信号を使用し
たが、これに限らず他の入出力用端子を使用してもよく
、また使用パッケージの種類によっては入出力用とＥＣ
Ｃ回路機能選択制御用とを同一端子で兼用しないでＥＣ
Ｃ回路機能選択制御専用の端子を設けるようＫしてもよ
い。また、上記実施例では端子ｌに３値電圧を印加して
電圧制御を行なフたが、既存の２個の入出力用端子の印
加信号のタイミング関係を制御し、このタイミング関係
を検出する回路によってＥＣＣ回路機能の選択制御を行
なりようにしてもよい。
また、上記実施例においては、端子１としてウニ八段階
での入出力用パッドおよびパッケージ後の入出力用端子
を共通に表わしたが、ウニ八段階でＥＣＣ回路機能選択
制御信号として通常レベルを印加し得るようにウェハ上
に専用パッドを設けるようにしてもよい。即ち、たとえ
ば、１？５図に示すように前記矛３図中の高電圧検出回
路における後段インバータエ、のゲートと接地瑞との間
に閾値電圧が約２．５■のＮチャネルトランジスタ５Ｏ
ｆｃ接続し、そのゲートに専用パッド５１を接続してお
くことによって、ウニ八段階でのメモリ回路動作試験に
際して専用パッド５１に　１　レベルを印加することに
よってトランジスタ５０がオンになり、インバータエ３
の出力信号ＥＳが　１　レベルになってＥＣＣ回路機能
が無効になる。
なお、上記実施例では、１７２図のＥＳ　を外部信号か
ら発生させているが、例えばメモリセルアレイ３の初期
化を行う回路をチップ上に形成した場合など、その回路
からの信号でＥＳ　を発生し、上記ＥＣＣ回路機能選択
制御系を駆動することもできる。
〔発明の効果〕
上述したように本発明のダイナミック型メ七すの饋り検
出訂正機能制御系は、メモリ回路動作試験に際してハー
ドエ２−によるデータの誤りの検出を可能にし、使用に
際してはソフトエラーの訂正機能を発揮させることがで
き、かつメモリセルアレイの初期化を容易にし、メモリ
製品の性能および信頼性を向上させることができる。し
かも、ＥＣＣ回路機能が無効の状態でメモリ回路動作試
験を行なうことになるので、既設のテスト装置をそのま
ま使用することができ、テストコストが低くて済む。ま
た、ＥＣＣ回路自体の機能テストを行なう場合に、特別
なテスト装置を必要とせずにＥＣＣ回路機能選択制御を
行なってＥＣＣ回路機能の有効性をチェックすることで
容易に実施できる。
【図面の簡単な説明】
＞ｘ図は本発明に係るダイナミック温メモリの誤り検出
訂正機能制御系を示す構成説明図。 、１−２図は牙１図中のＢＣＣ回路機能選択制御回路の
一具体例を示す回路図％第３図は矛ｌ＃Ａ中の通常電圧
検出回路および高電圧検出回路の一具体例を示す回路図
、第４図は矛３図の回路動作を示す特性図、矛５図は本
発明の他の実施例における通常電圧検出回路および高電
圧検出回路を示す回路図、矛６図は従来のダイナミック
盟メモリのＥＣＣ回路系を示す構成説明図である。 ｌ・・・端子、２・・・通常電圧検出回路、３・・・メ
モリセルアレイ、４・・・８００回路、５・・・高電圧
検出回路、６・・・ＥＣＣ回路機能選択制御手段、７・
・・アンドゲート回路、２０・・・インバータ、５１・
・・専用パッド、６７・・・訂正データ生成回路、工、
〜工３・・・インバータ。 出願人代理人　弁理士　　鈴　江　武　彦第１図 第２図 第３図 第５図　　　　）−ＤｅｌＥ 第６図 手続補正書 昭和　８０．２ｔ−７日 特許庁長官　　志　賀　　　学　　殿 １、事件の表示 特願昭５９−２５６１５０号 ２、発明の名称 半導体メモリにおける誤り検出訂正機能制御系３、補正
をする者 事件との関係　特許出願人 （３０７）株式会社　東芝 ４、代理人 ６、＃１正の対象 発明の名称、明細書 ７、補正の内容 （１）　　明細書の発明の名称が「ダイナミック型メモ
リにおける誤り検出訂正機能制御系」とあるを、「半導
体メモリにおける誤り検出訂正機能制御系」と訂正する
。 （２）　　特許請求の範囲を別紙の通り訂正する。 （３）　　明細書の第２頁第１３行目、第５頁Ｉ！７行
目、同頁＊１０行目、および第２頁第１３ないし第５行
目にそれぞれ、「ダイナミック型メモリ」とあるを、「
半導体メモリ」と訂正する。 （４）　　明細書の１！１２頁８２０行目Ｋ、「第１図
は本発明に係る」とあるを、「第１図は本発明の一実施
例に係る」と訂正する。 ２、特許請求の範囲 （１）　　メモリチップ上に設けられたエラー訂正コー
ド回路（ＢＣＣ回路）の機能を外部信号またはチップ上
の回路で発生させた制菌信号により有効あるいは無効な
状態に選択的に設定するＥＣＣ回路機能選択制御手段を
具備してなることを特徴とする半導体メモリにおける誤
り検出訂正機能制御系。 （２）前記Ｅｃｃ回路機能選択制御手段を、メモリチッ
プを含む半導体ウニへ上に設けられたパッドに外部信号
を印加することによって制御するようにしてなることを
特徴とする特許許請求の範囲第１項に記載の半導体メモ
リにおける誤り検出訂正機能制御系。 ＋ａｌ　　Ｕ記ＥＣＣ回路機能選択制御手段を、メモリ
パックーヅの外部端子に外部信号を印加することによっ
て制御するようにしてなることを機能制御系。

Claims (4)

    【特許請求の範囲】
  1. （１）メモリチップ上に設けられたエラー訂正コード回
    路（ＥＣＣ回路）の機能を外部信号またはチップ上の回
    路で発生させた制御信号により有効あるいは無効な状態
    に選択的に設定するＥＣＣ回路機能選択制御手段を具備
    してなることを特徴とするダイナミック型メモリにおけ
    る誤り検出訂正機能制御系。
  2. （２）前記ＥＣＣ回路機能選択制御手段を、メモリチッ
    プを含む半導体ウェハ上に設けられたパッドに外部信号
    を印加することによって制御するようにしてなることを
    特徴とする前記特許請求の範囲第１項に記載のダイナミ
    ック型メモリにおける誤り検出訂正機能制御系。
  3. （３）前記ＥＣＣ回路機能選択制御手段を、メモリパッ
    ケージの外部端子に外部信号を印加することによって制
    御するようにしてなることを特徴とする前記特許請求の
    範囲第１項または第２項に記載のダイナミック型メモリ
    の誤り検出訂正機能制御系。
  4. （４）前記外部信号はメモリの通常の入出力信号とは異
    なる電圧値を有することを特徴とする前記特許請求の範
    囲第３項に記載のダイナミック型メモリの誤り検出訂正
    機能制御系。
JP59256150A 1984-12-04 1984-12-04 半導体メモリにおける誤り検出訂正機能制御系 Pending JPS61134988A (ja)

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