JPS60173644A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS60173644A JPS60173644A JP59022967A JP2296784A JPS60173644A JP S60173644 A JPS60173644 A JP S60173644A JP 59022967 A JP59022967 A JP 59022967A JP 2296784 A JP2296784 A JP 2296784A JP S60173644 A JPS60173644 A JP S60173644A
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- Japan
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- memory
- data
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0409—Online test
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0411—Online error correction
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は半導体記憶装置に関し、特に主メモリおよびキ
ャシュメモリと協働するアドレスアレイ回路に関する。
ャシュメモリと協働するアドレスアレイ回路に関する。
従来技術と問題点
ランダムアクセスメモリ（ＲＡＭ）の出力に設けられた
一致回路、パリティ回路等を含むアドレスアレイ回路で
は、マツチ（ＭＡＴＣＨ）という機能を有するためＲＡ
Ｍからの直接の出力を必要とせずそのため外部への出力
ビンとしてマツチビンしか設けていない。従って、外部
からＲＡＭの内容をチェックすることはできずこのため
にＲＡＭ本来の特性、機能をチェックすることが困鰺で
ある。
一致回路、パリティ回路等を含むアドレスアレイ回路で
は、マツチ（ＭＡＴＣＨ）という機能を有するためＲＡ
Ｍからの直接の出力を必要とせずそのため外部への出力
ビンとしてマツチビンしか設けていない。従って、外部
からＲＡＭの内容をチェックすることはできずこのため
にＲＡＭ本来の特性、機能をチェックすることが困鰺で
ある。
これを改善するためにＲＡＭの出力をそのまま配線し外
部に出力すれば良いが、ＲＡＭが多ビツト構成である場
合には出力するためのビン数も多くなり、従ってパッケ
ージも大きくなシ実装密度の点からも不利である。一般
に、アドレスアレイ回路は、一致回路、パリティ回路、
ライト・アンプ、センス・アンプ、アドレスレコーダ、
およびメモリ・セルにより構成されるが、出力ピンとし
ては一致回路の出力としてのマツチ（ＭＡＴＣＩ（）ビ
ンと、パリティ回路の出力としてのパリティ（ＰＡＲＩ
ＴＹ）？”ンとが設けられる。一方、アドレスアレイ回
路は１チツプ上に上記回路が構成されるので故障が起き
た場合配線の電位を一本一本チェックする事は非常に困
離であり多大の時間を必要とする。また、上述したよう
に出力ピンはマツチピンとパリティビンの２本であるた
め外部からビンの電位によって不良個所を推定すること
も容易ではない。例えば、メモリが９ブロツクで構成さ
れる場合に、どのブロックが不良であるかの情報を得る
ためセンス・アンプの出力をチップ外に９本取り出し従
来のＲＡＭの検査と同様に内部状態の試験を行うことも
考えられるが、外部に９本の出力ピンを取り出すことに
なるとチップ内に外部に信号を取シ出すための領域とし
てバ・ソド（ＰＡＤ）を９個所設けなければならず、チ
ップ面積に占めるパッド領域の割合が高くなり集積度の
低下を来すという問題があった。
部に出力すれば良いが、ＲＡＭが多ビツト構成である場
合には出力するためのビン数も多くなり、従ってパッケ
ージも大きくなシ実装密度の点からも不利である。一般
に、アドレスアレイ回路は、一致回路、パリティ回路、
ライト・アンプ、センス・アンプ、アドレスレコーダ、
およびメモリ・セルにより構成されるが、出力ピンとし
ては一致回路の出力としてのマツチ（ＭＡＴＣＩ（）ビ
ンと、パリティ回路の出力としてのパリティ（ＰＡＲＩ
ＴＹ）？”ンとが設けられる。一方、アドレスアレイ回
路は１チツプ上に上記回路が構成されるので故障が起き
た場合配線の電位を一本一本チェックする事は非常に困
離であり多大の時間を必要とする。また、上述したよう
に出力ピンはマツチピンとパリティビンの２本であるた
め外部からビンの電位によって不良個所を推定すること
も容易ではない。例えば、メモリが９ブロツクで構成さ
れる場合に、どのブロックが不良であるかの情報を得る
ためセンス・アンプの出力をチップ外に９本取り出し従
来のＲＡＭの検査と同様に内部状態の試験を行うことも
考えられるが、外部に９本の出力ピンを取り出すことに
なるとチップ内に外部に信号を取シ出すための領域とし
てバ・ソド（ＰＡＤ）を９個所設けなければならず、チ
ップ面積に占めるパッド領域の割合が高くなり集積度の
低下を来すという問題があった。
発明の目的
本発明の目的は、上述した問題点に鑑み、メモリ・セル
の内容を外部に読み出す手段と、検査時のみ使用する１
本の出力ピンとを設け、さらにメモリ・セルが多ビツト
構成の場合には１つのブロックを選択する手段と選択す
るためのアドレス入力用のビンとを設けるという着想に
基づき、少ないピン数によってＲＡＭの内容を検査する
ことが可能なアドレスアレイ回路を提供することにある
。
の内容を外部に読み出す手段と、検査時のみ使用する１
本の出力ピンとを設け、さらにメモリ・セルが多ビツト
構成の場合には１つのブロックを選択する手段と選択す
るためのアドレス入力用のビンとを設けるという着想に
基づき、少ないピン数によってＲＡＭの内容を検査する
ことが可能なアドレスアレイ回路を提供することにある
。
発明の構成
この目的は、本発明によれば、少なくともメモリ・セル
、アドレスを受けるデコーダ、ライト・アンプ、センス
・アンプおよび該センス・アンプの内容と外部入力デー
タとを比較し一致または不一致を出力する手段を具備す
る半導体記憶装置において、該メモリ・セルのいずれか
のブロックを選択する選択手段と、選択するためのアド
レスを入力する入力ピンと、該選択手段のデータを出力
する出力ピンを設けたことを特徴とする半導体記憶装置
、を提供することにより達成される。
、アドレスを受けるデコーダ、ライト・アンプ、センス
・アンプおよび該センス・アンプの内容と外部入力デー
タとを比較し一致または不一致を出力する手段を具備す
る半導体記憶装置において、該メモリ・セルのいずれか
のブロックを選択する選択手段と、選択するためのアド
レスを入力する入力ピンと、該選択手段のデータを出力
する出力ピンを設けたことを特徴とする半導体記憶装置
、を提供することにより達成される。
実施例
第１図は、本発明による一実施例としてのアドレスアレ
イ回路を示すブロック線図である。第１図および第２図
（ａ）、（ｂ）において、１００（１００ａおよび１０
０ｂ）は１チツプを示し、１はメモリであって例えば９
ブロツク（８０〜Ｂ、 ）を有し各ブロックは６４Ｘ８
（ビット）で構成される。メモリ１にはＸ側アドレスレ
コーダ２およびＹ側アドレスデコーダ３が設けられ、各
々のアドレスデコーターには中央処理装置（ＣＰＵ）か
らのアドレスが入力されるアドレス入力端子Ａ。−Ａ、
およびＡ６〜Ａ、がそれぞれのアドレスバッファを介し
て設けられる。４はライト・アンプ群であってメモリｌ
の各ブロックに対応してＷＡ、−ＷＡ８まで設けら：ｉ
、ｗＡｏ−ｗＡ、の各々には外部入力データＩ〕。
イ回路を示すブロック線図である。第１図および第２図
（ａ）、（ｂ）において、１００（１００ａおよび１０
０ｂ）は１チツプを示し、１はメモリであって例えば９
ブロツク（８０〜Ｂ、 ）を有し各ブロックは６４Ｘ８
（ビット）で構成される。メモリ１にはＸ側アドレスレ
コーダ２およびＹ側アドレスデコーダ３が設けられ、各
々のアドレスデコーターには中央処理装置（ＣＰＵ）か
らのアドレスが入力されるアドレス入力端子Ａ。−Ａ、
およびＡ６〜Ａ、がそれぞれのアドレスバッファを介し
て設けられる。４はライト・アンプ群であってメモリｌ
の各ブロックに対応してＷＡ、−ＷＡ８まで設けら：ｉ
、ｗＡｏ−ｗＡ、の各々には外部入力データＩ〕。
〜Ｄ７ が入力され、ＷＡ、にはパリティ選択信号ＰＣ
／Ｉが入力され、またライト・アンプと共に設けられる
ＲＥＡＤ／ＷＲＩＴＥ制御回路４′にはチップ選択信号
ＣＳおよび書込み指示信号ＷＥが入力される。５はセン
ス・アンプ群であってメモリｌの各ブロックに対応して
５Ａｏ−８Ａ８まで設けられ、ライト・アンプ群４と同
様に設けらｈるＲＥＡＤ／ＷＲＩＴＥ制御回路５′はラ
イト・アンプ群４のＲＩＤＡＩ）／ＷＲＩＴＥ制御回路
に接続される。
／Ｉが入力され、またライト・アンプと共に設けられる
ＲＥＡＤ／ＷＲＩＴＥ制御回路４′にはチップ選択信号
ＣＳおよび書込み指示信号ＷＥが入力される。５はセン
ス・アンプ群であってメモリｌの各ブロックに対応して
５Ａｏ−８Ａ８まで設けられ、ライト・アンプ群４と同
様に設けらｈるＲＥＡＤ／ＷＲＩＴＥ制御回路５′はラ
イト・アンプ群４のＲＩＤＡＩ）／ＷＲＩＴＥ制御回路
に接続される。
６はパリティゼネレータ、７はパリティチェッカである
。８は一致回路であって第２図に詳しく示すように排他
的オアゲート８０〜８８およびオアゲート８９により構
成され、その出力はマツチビン（ＭＡ）に接続される。
。８は一致回路であって第２図に詳しく示すように排他
的オアゲート８０〜８８およびオアゲート８９により構
成され、その出力はマツチビン（ＭＡ）に接続される。
９はブロックセレクタであって、第３図に詳細に示すよ
うにメモリ１のブロック数に対応してアンドゲート３０
〜３８およびオアゲート３９が設けられる。アンドゲー
ト３０〜３８の一方の入力はセンス・アンプＳＡｏ〜Ｓ
Ａ、に各々接続され、他方の入力にはブロックの選択を
行うため第４図に示すようにＦ。−Ｆ３の４本のアドレ
ス入力端子が設けられこれらのアドレス入力の組合せに
よりチェックするブロックの選択を行う。いずれかのア
ンドゲートにてアンドがとられるとオアゲート３９から
チェック結果として出力ピンＢ ｏｕｔからメモリ情報
を出力する。
うにメモリ１のブロック数に対応してアンドゲート３０
〜３８およびオアゲート３９が設けられる。アンドゲー
ト３０〜３８の一方の入力はセンス・アンプＳＡｏ〜Ｓ
Ａ、に各々接続され、他方の入力にはブロックの選択を
行うため第４図に示すようにＦ。−Ｆ３の４本のアドレ
ス入力端子が設けられこれらのアドレス入力の組合せに
よりチェックするブロックの選択を行う。いずれかのア
ンドゲートにてアンドがとられるとオアゲート３９から
チェック結果として出力ピンＢ ｏｕｔからメモリ情報
を出力する。
前述したようにＢ ｏｕｔおよびＦ。ＮＦ３はＲＡＭを
検査する場合にのみ使用されるもので実稼動では不要で
ある。
検査する場合にのみ使用されるもので実稼動では不要で
ある。
本発明によるアドレスアレイ回路は、実際の使用方法と
して、主メモリ（図示せず）および高速バッファとして
のキャシェメモリ（図示せず）と協働するように設けら
れ、主メモリがアクセスに比較的時間を要するので使用
頻度の高いデータを高速アクセスが可能なキャシュメモ
リにストアする場合、このアドレスアレイ回路によって
ＣＰＵからのアドレスのアクセスに対してデータが主メ
モリにあるのかキャシュメモリにあるのかを判断する。
して、主メモリ（図示せず）および高速バッファとして
のキャシェメモリ（図示せず）と協働するように設けら
れ、主メモリがアクセスに比較的時間を要するので使用
頻度の高いデータを高速アクセスが可能なキャシュメモ
リにストアする場合、このアドレスアレイ回路によって
ＣＰＵからのアドレスのアクセスに対してデータが主メ
モリにあるのかキャシュメモリにあるのかを判断する。
従ってこの回路は、ＣＰＵからのローアドレスおよびコ
ラムアドレスのアクセスに対しては主メモリ、キャシュ
メモリと共にコラムアドレスに関してはすべて一致し、
一対一の対応をなしている。すなわちアドレスアレイ回
路にはそれぞれのコラムの中のどこのローアドレスの内
容がキャシュメモリにストアされているかについての番
地情報がストアされている。従ってコラムアドレスによ
り選ばれた領域の内容を読出しその内容ふローアドレス
のデータとして受取った内容を一致するか否か一致回路
８にて判別し、一致するか否かの情報が出力され、ＣＰ
Ｕが一致する情報を受取ればそのデータはキャシュメモ
リにあることを示しデータをキャシュメモリから取出す
。一致しない情報をＣＰＵが受取ればそのデータは主メ
モリにあることを示しているのでデータを主メモリから
取出す。
ラムアドレスのアクセスに対しては主メモリ、キャシュ
メモリと共にコラムアドレスに関してはすべて一致し、
一対一の対応をなしている。すなわちアドレスアレイ回
路にはそれぞれのコラムの中のどこのローアドレスの内
容がキャシュメモリにストアされているかについての番
地情報がストアされている。従ってコラムアドレスによ
り選ばれた領域の内容を読出しその内容ふローアドレス
のデータとして受取った内容を一致するか否か一致回路
８にて判別し、一致するか否かの情報が出力され、ＣＰ
Ｕが一致する情報を受取ればそのデータはキャシュメモ
リにあることを示しデータをキャシュメモリから取出す
。一致しない情報をＣＰＵが受取ればそのデータは主メ
モリにあることを示しているのでデータを主メモリから
取出す。
上述したようにこのアドレスアレイ回路は、通常のメモ
リはアドレスをアクセスされるとそこの情報をデータと
して出力するが、この回路では通常のメモリのような機
能は必要とせず、読込みデータと書込みデータとを比較
し一致するか否かを出力するメモリとして使用する。即
ち、この回路の出力は一致するか否かの出力のみなので
一致回路８の出力にマツチピン（ＭＡ ）を設けること
によりデータを取出している。
リはアドレスをアクセスされるとそこの情報をデータと
して出力するが、この回路では通常のメモリのような機
能は必要とせず、読込みデータと書込みデータとを比較
し一致するか否かを出力するメモリとして使用する。即
ち、この回路の出力は一致するか否かの出力のみなので
一致回路８の出力にマツチピン（ＭＡ ）を設けること
によりデータを取出している。
このような使用方法を行うものであるためにメモリｌの
内容についての試験をしたいとき、つまり通常どおり読
出せるか否かの試験をしたいときに祉各々についてアク
セスして情報を読出す必要がありそのために検査用とし
て出力ピンＢｏｕｔが設けられる。一方、ブロックセレ
クタ９は、第２図および第、３図に詳細に示すようにメ
モリ１が多ビツト構成の場合にはブロックの選択のため
に設けられるもので、選択のためにアドレス入力を入力
ビンＦ。−Ｆｓに入力しアドレスバッファを介して第３
図に示すデコーダを経てアントゲ−）３０〜３８の一方
に入力するが、この場合のアドレス入力とメモリ１の各
ブロックＢ。、−Ｂ８との組合せが第４図に示される。
内容についての試験をしたいとき、つまり通常どおり読
出せるか否かの試験をしたいときに祉各々についてアク
セスして情報を読出す必要がありそのために検査用とし
て出力ピンＢｏｕｔが設けられる。一方、ブロックセレ
クタ９は、第２図および第、３図に詳細に示すようにメ
モリ１が多ビツト構成の場合にはブロックの選択のため
に設けられるもので、選択のためにアドレス入力を入力
ビンＦ。−Ｆｓに入力しアドレスバッファを介して第３
図に示すデコーダを経てアントゲ−）３０〜３８の一方
に入力するが、この場合のアドレス入力とメモリ１の各
ブロックＢ。、−Ｂ８との組合せが第４図に示される。
アンドグー）３０〜３８の他方の入力にはセンス・アン
プ５がらデータが同時に入力されているのでアドレス入
力とのアンドをとることにより任意のブロックが選択さ
れオアゲート３９を経てＢ ｏｕｔにメモリデータが出
力され検査することが可能である。尚、第２図において
、チップ選択信号凸はチップ全体を機能させるかあるい
は使用しないかの選択を行うためでありｈｌｇｈ （Ｈ
）は非選択、ｌ０Ｗ（Ｌ）は選択状態を示す０書込み指
示信号ＷＥはＲＡＭにデータ（Ｄ０〜Ｄ、）を書込むか
又は書き込んだデータを読み出して入力データ（Ｄｏ−
Ｄ、’）“と比較するかの選択を行いＨｔ１読出しおよ
び比較、Ｌは■゛込みを示す。
プ５がらデータが同時に入力されているのでアドレス入
力とのアンドをとることにより任意のブロックが選択さ
れオアゲート３９を経てＢ ｏｕｔにメモリデータが出
力され検査することが可能である。尚、第２図において
、チップ選択信号凸はチップ全体を機能させるかあるい
は使用しないかの選択を行うためでありｈｌｇｈ （Ｈ
）は非選択、ｌ０Ｗ（Ｌ）は選択状態を示す０書込み指
示信号ＷＥはＲＡＭにデータ（Ｄ０〜Ｄ、）を書込むか
又は書き込んだデータを読み出して入力データ（Ｄｏ−
Ｄ、’）“と比較するかの選択を行いＨｔ１読出しおよ
び比較、Ｌは■゛込みを示す。
ＰＣ／ｌは奇数パリティにするが偶数パリティにするか
の選択信号であり、ＨはＨの数が偶数の場合偶数パリテ
ィであシＬはＬの数が偶数の場合奇数パリティである。
の選択信号であり、ＨはＨの数が偶数の場合偶数パリテ
ィであシＬはＬの数が偶数の場合奇数パリティである。
また、前述したようにＭＡＴＣＨは入力データ（Ｄ、〜
Ｄ、＋パリティビットＤｓ）とストレージデータ（Ｂ０
〜Ｂ、）とを比較し一致していればＬ１不一致ならばＨ
が出方される信号である。そして、ＰＡＲＩＴＹはスト
レージデータを読み出すときにパリティエラーを検出す
る信号であり、偶数パリティの場合はＨ（パリティエラ
有）、Ｌ（パリティエラ無）、奇数パリティの場合はＨ
（パリティエラ無）、Ｌ（パリティエラ有）を示してい
る。
Ｄ、＋パリティビットＤｓ）とストレージデータ（Ｂ０
〜Ｂ、）とを比較し一致していればＬ１不一致ならばＨ
が出方される信号である。そして、ＰＡＲＩＴＹはスト
レージデータを読み出すときにパリティエラーを検出す
る信号であり、偶数パリティの場合はＨ（パリティエラ
有）、Ｌ（パリティエラ無）、奇数パリティの場合はＨ
（パリティエラ無）、Ｌ（パリティエラ有）を示してい
る。
発明の効果
本発明によるアドレスアレイ回路は、多ヒツト構成の場
合のメモリブロックをアドレス入力に応じて選択するブ
ロックセレクタとその出方ピンを設けたため、ＲＡＭの
内容の検査を容易に行うと六声できる。
合のメモリブロックをアドレス入力に応じて選択するブ
ロックセレクタとその出方ピンを設けたため、ＲＡＭの
内容の検査を容易に行うと六声できる。
第１図は、本発明による一実施例としてのアドレスアレ
イ回路を示すブロック線図、 第２図１ （ａ）、（ｂ）は、第１図回路の詳細回路図
、第３図は、第１図に示すブロックセレクタの詳細回路
図、および 第４図は、第３図のアドレス入力とブロックとの関係を
示す圓である。 （符号の説明） ｌ・・・メモリ、２・・・Ｘｆｌｌｌアドレスデコーダ
、３・・・Ｙ側アドレスデコーダ、４・・・ライト・ア
ンプ、５・・・センス・アンプ、６・・・パリティ−ｗ
ネレータ、７・・・パリティチェッカ、８・・・−数回
路、９・・・ブロックセレクタ。 特許出願人 冨士通株式会社 ｑ′ｆｈ′Ｆ出に１代理人 弁理士 胃 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第３図 第４図 手続補正書 昭和６０年 グ月 ７日 特許庁長官 志賀 学殿 １、事件の表示 昭和５９年 特許願 第２２９６７号 ２、発明の名称 集積回路装置（ｆｒ名称） ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 （外 ３名） ５、補正の対象 （１）明ＩＩＩＩＩ薔の「発明の名称」の欄１２１ 明
１［ｔｌ［の１特許請求の範囲」の欄（３１明細書の「
発明の詳細な説明」の欄６、補正の内容 １ｌ （２； 特許請求の範囲を別紙のとおり補正する。 １３１ 明細書、第１頁、第１６行、１本発明は」の後
（二［集積回路装置としての」を加入する。 （４１明細書、第４頁、第５〜１４行、１少なくともメ
モリ・セル、アドレスを受けるデコーダ、ライト・アン
プ、センス・アンプおよび該センス・アンプの内容と外
部入力データとを比較し一致または不一致を出力する手
段を具備する半導体記憶装置（二おいて、該メモリ・セ
ルのいずれかのプロ 。 ツタを選択する選択手段と、選択するためのアト入力す
る入力ピンと、該選択手段のデータする出力ピンを設け
たことを特徴とする半憶装置、」を「複数のメモリセル
を有するメモリアレイと、通常動作時（：該メモリセル
内の記憶データを入力し所定の論理演算を施こして所定
情報を出力する周辺論理回路とを１チツプ内じ有し、さ
らに、該メモリアレイの機能試験時に、該メモリセル内
の記憶データを前記テッグ外部に出力する出力回路を具
備したことを特徴とする集積回路装置、」（二補正する
。 ７、添付書類の目録 補正特許請求の範囲 １通 複数のメモリセルを有するメモリアレイと、通具備した
ことを特徴とする集積回路装置。
イ回路を示すブロック線図、 第２図１ （ａ）、（ｂ）は、第１図回路の詳細回路図
、第３図は、第１図に示すブロックセレクタの詳細回路
図、および 第４図は、第３図のアドレス入力とブロックとの関係を
示す圓である。 （符号の説明） ｌ・・・メモリ、２・・・Ｘｆｌｌｌアドレスデコーダ
、３・・・Ｙ側アドレスデコーダ、４・・・ライト・ア
ンプ、５・・・センス・アンプ、６・・・パリティ−ｗ
ネレータ、７・・・パリティチェッカ、８・・・−数回
路、９・・・ブロックセレクタ。 特許出願人 冨士通株式会社 ｑ′ｆｈ′Ｆ出に１代理人 弁理士 胃 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第３図 第４図 手続補正書 昭和６０年 グ月 ７日 特許庁長官 志賀 学殿 １、事件の表示 昭和５９年 特許願 第２２９６７号 ２、発明の名称 集積回路装置（ｆｒ名称） ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 （外 ３名） ５、補正の対象 （１）明ＩＩＩＩＩ薔の「発明の名称」の欄１２１ 明
１［ｔｌ［の１特許請求の範囲」の欄（３１明細書の「
発明の詳細な説明」の欄６、補正の内容 １ｌ （２； 特許請求の範囲を別紙のとおり補正する。 １３１ 明細書、第１頁、第１６行、１本発明は」の後
（二［集積回路装置としての」を加入する。 （４１明細書、第４頁、第５〜１４行、１少なくともメ
モリ・セル、アドレスを受けるデコーダ、ライト・アン
プ、センス・アンプおよび該センス・アンプの内容と外
部入力データとを比較し一致または不一致を出力する手
段を具備する半導体記憶装置（二おいて、該メモリ・セ
ルのいずれかのプロ 。 ツタを選択する選択手段と、選択するためのアト入力す
る入力ピンと、該選択手段のデータする出力ピンを設け
たことを特徴とする半憶装置、」を「複数のメモリセル
を有するメモリアレイと、通常動作時（：該メモリセル
内の記憶データを入力し所定の論理演算を施こして所定
情報を出力する周辺論理回路とを１チツプ内じ有し、さ
らに、該メモリアレイの機能試験時に、該メモリセル内
の記憶データを前記テッグ外部に出力する出力回路を具
備したことを特徴とする集積回路装置、」（二補正する
。 ７、添付書類の目録 補正特許請求の範囲 １通 複数のメモリセルを有するメモリアレイと、通具備した
ことを特徴とする集積回路装置。
Claims (1)
- １、 少なくともメモリ・セル、アドレスを受けるデコ
ーダ、ライト・アンプ、センス・アンプおよび該センス
・アンプの内容と外部入力データとを比較し一致または
不一致を出力する手段を具備する半導体記憶装置におい
て、該メモリ・セルのいずれかのブロックを選択する選
択手段と、選択するためのアドレスを入力する入力ビン
と、該選択手段のデータを出力する出力ピンを設けたこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59022967A JPS60173644A (ja) | 1984-02-13 | 1984-02-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59022967A JPS60173644A (ja) | 1984-02-13 | 1984-02-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60173644A true JPS60173644A (ja) | 1985-09-07 |
Family
ID=12097347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59022967A Pending JPS60173644A (ja) | 1984-02-13 | 1984-02-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60173644A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134988A (ja) * | 1984-12-04 | 1986-06-23 | Toshiba Corp | 半導体メモリにおける誤り検出訂正機能制御系 |
-
1984
- 1984-02-13 JP JP59022967A patent/JPS60173644A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134988A (ja) * | 1984-12-04 | 1986-06-23 | Toshiba Corp | 半導体メモリにおける誤り検出訂正機能制御系 |
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