JP2000242359A - 同期メモリ・ユニットに低スキュー・クロック信号を供給するコンピュータ・システム - Google Patents
同期メモリ・ユニットに低スキュー・クロック信号を供給するコンピュータ・システムInfo
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- JP2000242359A JP2000242359A JP2000042308A JP2000042308A JP2000242359A JP 2000242359 A JP2000242359 A JP 2000242359A JP 2000042308 A JP2000042308 A JP 2000042308A JP 2000042308 A JP2000042308 A JP 2000042308A JP 2000242359 A JP2000242359 A JP 2000242359A
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
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- Dram (AREA)
- Memory System (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 プロセッサとメモリ・ユニットとの間のクロ
ック・スキューを低減させる。 【解決手段】 メモリ・コントローラが、差動クロック
信号とメモリ・アクセス信号を供給し、これらをクロッ
ク・バッファに結合される複数のメモリ・デバイスを含
むメモリ・モジュールに送る。クロック・バッファは、
入力バッファ回路とＰＬＬを含み、差動クロック信号か
ら新たなシングルエンド再生クロック信号を生成する。
入力バッファ回路は、メモリ・コントローラから差動ク
ロック信号を受け、差動クロック信号から単一端基準ク
ロック信号を生成する。ＰＰＬは、入力バッファ回路が
生成したシングルエンド基準クロック信号と実質的に同
じ周波数を有し、単一端基準クロック信号と実質的に同
期した再生クロック信号を生成する。
ック・スキューを低減させる。 【解決手段】 メモリ・コントローラが、差動クロック
信号とメモリ・アクセス信号を供給し、これらをクロッ
ク・バッファに結合される複数のメモリ・デバイスを含
むメモリ・モジュールに送る。クロック・バッファは、
入力バッファ回路とＰＬＬを含み、差動クロック信号か
ら新たなシングルエンド再生クロック信号を生成する。
入力バッファ回路は、メモリ・コントローラから差動ク
ロック信号を受け、差動クロック信号から単一端基準ク
ロック信号を生成する。ＰＰＬは、入力バッファ回路が
生成したシングルエンド基準クロック信号と実質的に同
じ周波数を有し、単一端基準クロック信号と実質的に同
期した再生クロック信号を生成する。
Description
【０００１】
【発明の属する技術分野】本発明はコンピュータ・シス
テムに関し、具体的には同期メモリ・デバイスにクロッ
ク信号を供給するコンピュータ・システムに関する。
テムに関し、具体的には同期メモリ・デバイスにクロッ
ク信号を供給するコンピュータ・システムに関する。
【０００２】
【従来の技術】コンピュータ・システムは一般に、異な
るいくつかのクロック信号を使用してシステム動作を同
期させている。クロック信号は、低電圧レベルと高電圧
レベルの間を周期的に遷移する。システムは、これらの
遷移を合図に動作する。システム・クロック信号には、
プロセッサ・クロック信号、システム・バス・クロック
信号、拡張（例えばペリフェラル・コンポーネント・イ
ンターコネクトまたはＰＣＩ）バス・クロック信号、フ
ロッピー・ディスク・クロック信号などがある。一般に
は１つのクロック生成器が、これらのさまざまなシステ
ム・クロック信号を全て生成する。
るいくつかのクロック信号を使用してシステム動作を同
期させている。クロック信号は、低電圧レベルと高電圧
レベルの間を周期的に遷移する。システムは、これらの
遷移を合図に動作する。システム・クロック信号には、
プロセッサ・クロック信号、システム・バス・クロック
信号、拡張（例えばペリフェラル・コンポーネント・イ
ンターコネクトまたはＰＣＩ）バス・クロック信号、フ
ロッピー・ディスク・クロック信号などがある。一般に
は１つのクロック生成器が、これらのさまざまなシステ
ム・クロック信号を全て生成する。
【０００３】クロック信号は一般に、さまざまな信号線
およびバッファを介してシステム構成要素に送られる。
クロック信号は信号線上を有限の速度で伝搬し、そのた
め、信号線の長さに応じた時間遅延が生じる。この信号
線の伝搬遅延にバッファでの伝搬遅延が加わり、「クロ
ック・スキュー」となる。クロック・スキューは、コン
ピュータ・システム内の異なる位置にある受信側構成要
素でのクロック信号の遷移間の時間差である。
およびバッファを介してシステム構成要素に送られる。
クロック信号は信号線上を有限の速度で伝搬し、そのた
め、信号線の長さに応じた時間遅延が生じる。この信号
線の伝搬遅延にバッファでの伝搬遅延が加わり、「クロ
ック・スキュー」となる。クロック・スキューは、コン
ピュータ・システム内の異なる位置にある受信側構成要
素でのクロック信号の遷移間の時間差である。
【０００４】コンピュータ・システムは一般に、メモリ
・ユニットに結合されたプロセッサを含む。プロセッサ
は動作中に、メモリ・ユニットにデータを記憶し、メモ
リ・ユニットからデータを取り出す。このメモリ・ユニ
ットに、全ての入出力をプロセッサ・クロック信号に同
期させるシンクロナス・ダイナミック・ランダム・アク
セス・メモリ（ＳＤＲＡＭ）デバイスが含まれることが
ある。ＳＤＲＡＭデバイスは、プロセッサ・クロック信
号に応答して着信メモリ・アクセス信号を記憶または
「ラッチ」する。メモリ・アクセス信号がラッチされれ
ば、プロセッサは自由となり、その他のタスクを処理す
ることができる。読取り要求を取り継ぐメモリ・アクセ
ス信号のラッチの後、特定回のプロセッサ・クロック信
号サイクルが経過すると、プロセッサは、ＳＤＲＡＭデ
バイスに記憶されたデータを出力ピンから得ることがで
きるようになる。ＳＤＲＡＭデバイスは、バースト・モ
ード・データ転送機能を含め、コンピュータ・システム
の性能向上に使用できるその他のいくつかの機能を備え
ている。
・ユニットに結合されたプロセッサを含む。プロセッサ
は動作中に、メモリ・ユニットにデータを記憶し、メモ
リ・ユニットからデータを取り出す。このメモリ・ユニ
ットに、全ての入出力をプロセッサ・クロック信号に同
期させるシンクロナス・ダイナミック・ランダム・アク
セス・メモリ（ＳＤＲＡＭ）デバイスが含まれることが
ある。ＳＤＲＡＭデバイスは、プロセッサ・クロック信
号に応答して着信メモリ・アクセス信号を記憶または
「ラッチ」する。メモリ・アクセス信号がラッチされれ
ば、プロセッサは自由となり、その他のタスクを処理す
ることができる。読取り要求を取り継ぐメモリ・アクセ
ス信号のラッチの後、特定回のプロセッサ・クロック信
号サイクルが経過すると、プロセッサは、ＳＤＲＡＭデ
バイスに記憶されたデータを出力ピンから得ることがで
きるようになる。ＳＤＲＡＭデバイスは、バースト・モ
ード・データ転送機能を含め、コンピュータ・システム
の性能向上に使用できるその他のいくつかの機能を備え
ている。
【０００５】プロセッサとＳＤＲＡＭデバイスを含むメ
モリ・ユニットとの間のクロック・スキューは、プロセ
ッサ・クロック信号が遷移した直後の有効なメモリ・ア
クセス・タスクを実行することができない期間を表し、
考慮しなければならない。プロセッサ・クロック信号の
周波数が高くなるにつれて、クロック・スキューのため
使用できないプロセッサ・クロック・サイクルの部分が
増大する。１回のプロセッサ・クロック・サイクル中に
プロセッサにデータを供給する能力を維持するため、プ
ロセッサ・クロック信号周波数の増大に伴って、メモリ
・ユニット内の回路を高速化しなければならない場合が
ある。このような高速メモリ・デバイスの価格は高くな
りがちで、そのためコンピュータ・システムの製造コス
トが増大する。
モリ・ユニットとの間のクロック・スキューは、プロセ
ッサ・クロック信号が遷移した直後の有効なメモリ・ア
クセス・タスクを実行することができない期間を表し、
考慮しなければならない。プロセッサ・クロック信号の
周波数が高くなるにつれて、クロック・スキューのため
使用できないプロセッサ・クロック・サイクルの部分が
増大する。１回のプロセッサ・クロック・サイクル中に
プロセッサにデータを供給する能力を維持するため、プ
ロセッサ・クロック信号周波数の増大に伴って、メモリ
・ユニット内の回路を高速化しなければならない場合が
ある。このような高速メモリ・デバイスの価格は高くな
りがちで、そのためコンピュータ・システムの製造コス
トが増大する。
【０００６】
【発明が解決しようとする課題】したがって、プロセッ
サと同期メモリ・デバイスを含むメモリ・ユニットとの
間のクロック・スキューを低減させるクロック信号配給
システムを使用したコンピュータ・システムが望まれ
る。このようなクロック信号配給システムがあれば、高
価な高速メモリ・デバイスを用いずに、プロセッサ・ク
ロック信号の周波数を高め、コンピュータ・システムの
性能を向上させることが可能となろう。
サと同期メモリ・デバイスを含むメモリ・ユニットとの
間のクロック・スキューを低減させるクロック信号配給
システムを使用したコンピュータ・システムが望まれ
る。このようなクロック信号配給システムがあれば、高
価な高速メモリ・デバイスを用いずに、プロセッサ・ク
ロック信号の周波数を高め、コンピュータ・システムの
性能を向上させることが可能となろう。
【０００７】
【課題を解決するための手段】命令を実行するプロセッ
サ、命令およびデータを記憶するメモリ・モジュール、
およびプロセッサとメモリ・モジュールの間に結合され
たメモリ・コントローラを含むコンピュータ・システム
を記載した。メモリ・コントローラは、差動クロック信
号およびメモリ・アクセス信号を供給し、これらをメモ
リ・モジュールに送る。メモリ・モジュールは、クロッ
ク・バッファに結合される複数のメモリ・デバイスを含
む。クロック・バッファは、差動クロック信号から新た
なシングルエンド「再生」クロック信号を生成する。ク
ロック・バッファは、入力バッファ回路および位相同期
ループ（ＰＬＬ）を含む。入力バッファ回路は、メモリ
・コントローラから差動クロック信号を受け取り、差動
クロック信号からシングルエンド基準クロック信号を生
成する。ＰＰＬは、入力バッファ回路が生成したシング
ルエンド基準クロック信号と実質的に同じ周波数を有
し、シングルエンド基準クロック信号と実質的に同期し
た再生クロック信号を生成する。
サ、命令およびデータを記憶するメモリ・モジュール、
およびプロセッサとメモリ・モジュールの間に結合され
たメモリ・コントローラを含むコンピュータ・システム
を記載した。メモリ・コントローラは、差動クロック信
号およびメモリ・アクセス信号を供給し、これらをメモ
リ・モジュールに送る。メモリ・モジュールは、クロッ
ク・バッファに結合される複数のメモリ・デバイスを含
む。クロック・バッファは、差動クロック信号から新た
なシングルエンド「再生」クロック信号を生成する。ク
ロック・バッファは、入力バッファ回路および位相同期
ループ（ＰＬＬ）を含む。入力バッファ回路は、メモリ
・コントローラから差動クロック信号を受け取り、差動
クロック信号からシングルエンド基準クロック信号を生
成する。ＰＰＬは、入力バッファ回路が生成したシング
ルエンド基準クロック信号と実質的に同じ周波数を有
し、シングルエンド基準クロック信号と実質的に同期し
た再生クロック信号を生成する。
【０００８】複数のメモリ・デバイスはそれぞれ、再生
クロック信号を受け取るように結合され、複数のメモリ
・デバイスの動作は、再生クロック信号に同期される。
メモリ・モジュール内の複数のメモリ・デバイスを、メ
モリ・コントローラによって生成されたメモリ・アクセ
ス信号を受け取るように結合することができ、メモリ・
アクセス信号および再生クロック信号に応答して、デー
タを記憶または取り出すことができる。複数のメモリ・
デバイスは、シンクロナス・ダイナミック・ランダム・
アクセス・メモリ（ＳＤＲＡＭ）デバイスを含むことが
でき、メモリ・モジュールを、デュアル・インライン・
メモリ・モジュール（ＤＩＭＭ）とすることができる。
クロック信号を受け取るように結合され、複数のメモリ
・デバイスの動作は、再生クロック信号に同期される。
メモリ・モジュール内の複数のメモリ・デバイスを、メ
モリ・コントローラによって生成されたメモリ・アクセ
ス信号を受け取るように結合することができ、メモリ・
アクセス信号および再生クロック信号に応答して、デー
タを記憶または取り出すことができる。複数のメモリ・
デバイスは、シンクロナス・ダイナミック・ランダム・
アクセス・メモリ（ＳＤＲＡＭ）デバイスを含むことが
でき、メモリ・モジュールを、デュアル・インライン・
メモリ・モジュール（ＤＩＭＭ）とすることができる。
【０００９】差動クロック信号が、一対の低電圧ポジテ
ィブ・エミッタ結合論理（ＬＶＰＥＣＬ）相補信号を含
むことができる。本明細書の定義によれば、ＬＶＰＥＣ
Ｌ信号は、ポジティブＥＣＬ（ＰＥＣＬ）モードで動作
するエミッタ結合論理（ＥＣＬ）回路によって、接地電
源電位を基準とした＋５．０ボルト未満の正電源電圧レ
ベルを使用して生成される。例えば、差動クロック信号
の相補ＬＶＰＥＣＬ信号対は、＋３．３ボルトの電源電
圧を使用して生成され、約＋２．４ボルトの論理高電圧
レベルと約＋１．６ボルトの論理低電圧レベルの間で周
期的に変わる。
ィブ・エミッタ結合論理（ＬＶＰＥＣＬ）相補信号を含
むことができる。本明細書の定義によれば、ＬＶＰＥＣ
Ｌ信号は、ポジティブＥＣＬ（ＰＥＣＬ）モードで動作
するエミッタ結合論理（ＥＣＬ）回路によって、接地電
源電位を基準とした＋５．０ボルト未満の正電源電圧レ
ベルを使用して生成される。例えば、差動クロック信号
の相補ＬＶＰＥＣＬ信号対は、＋３．３ボルトの電源電
圧を使用して生成され、約＋２．４ボルトの論理高電圧
レベルと約＋１．６ボルトの論理低電圧レベルの間で周
期的に変わる。
【００１０】入力バッファ回路が、シングルエンド基準
クロック信号をＬＶＰＥＣＬ信号から低電圧トランジス
タ−トランジスタ論理（ＬＶＴＴＬ）信号に変換するレ
ベル変換回路を含むことができる。すなわち、レベル変
換回路は、シングルエンド基準クロック信号の論理高電
圧レベルおよび論理低電圧レベルを、差動クロック信号
のＬＶＰＥＣＬレベルからＬＶＴＴＬ信号の論理高電圧
レベルおよび論理低電圧レベルにシフトする。ＬＶＰＥ
ＣＬ信号からＬＶＴＴＬ信号への変換後、シングルエン
ド・クロック信号を、約＋２．０ボルト以上の論理高電
圧レベルと約＋０．８ボルト以下の論理低電圧レベルの
間を周期的に変えることができる。
クロック信号をＬＶＰＥＣＬ信号から低電圧トランジス
タ−トランジスタ論理（ＬＶＴＴＬ）信号に変換するレ
ベル変換回路を含むことができる。すなわち、レベル変
換回路は、シングルエンド基準クロック信号の論理高電
圧レベルおよび論理低電圧レベルを、差動クロック信号
のＬＶＰＥＣＬレベルからＬＶＴＴＬ信号の論理高電圧
レベルおよび論理低電圧レベルにシフトする。ＬＶＰＥ
ＣＬ信号からＬＶＴＴＬ信号への変換後、シングルエン
ド・クロック信号を、約＋２．０ボルト以上の論理高電
圧レベルと約＋０．８ボルト以下の論理低電圧レベルの
間を周期的に変えることができる。
【００１１】コンピュータ・システムは、ｎ≧１である
ｎ個のメモリ・モジュールを含むことができ、それぞれ
のメモリ・モジュールは、クロック・バッファに結合さ
れた複数のメモリ・デバイスを含むことができる。メモ
リ・コントローラを、プロセッサおよびｎ個のメモリ・
モジュールのそれぞれに結合することができる。コンピ
ュータ・システムはさらに、プロセッサおよびｎ個のメ
モリ・モジュールのそれぞれに結合されたファンアウト
・バッファを含むことができる。メモリ・コントローラ
は、ファンアウト・バッファに差動クロック信号を供給
することができる。ファンアウト・バッファは、差動ク
ロック信号のｎ個のコピーを生成し、ｎ個のメモリ・モ
ジュールのそれぞれに差動クロック信号の異なるコピー
を供給することができる。所与のメモリ・モジュール内
のそれぞれのクロック・バッファは、先に説明したシン
グルエンド再生クロック信号を生成し、メモリ・モジュ
ール内の複数のメモリ・デバイスに再生クロック信号を
供給することができる。
ｎ個のメモリ・モジュールを含むことができ、それぞれ
のメモリ・モジュールは、クロック・バッファに結合さ
れた複数のメモリ・デバイスを含むことができる。メモ
リ・コントローラを、プロセッサおよびｎ個のメモリ・
モジュールのそれぞれに結合することができる。コンピ
ュータ・システムはさらに、プロセッサおよびｎ個のメ
モリ・モジュールのそれぞれに結合されたファンアウト
・バッファを含むことができる。メモリ・コントローラ
は、ファンアウト・バッファに差動クロック信号を供給
することができる。ファンアウト・バッファは、差動ク
ロック信号のｎ個のコピーを生成し、ｎ個のメモリ・モ
ジュールのそれぞれに差動クロック信号の異なるコピー
を供給することができる。所与のメモリ・モジュール内
のそれぞれのクロック・バッファは、先に説明したシン
グルエンド再生クロック信号を生成し、メモリ・モジュ
ール内の複数のメモリ・デバイスに再生クロック信号を
供給することができる。
【００１２】ファンアウト・バッファは、差動入力およ
び差動出力を有する複数のバッファ回路を含むことがで
きる。バッファ回路は、先に説明したＰＥＣＬモードで
動作するＥＣＬ回路を含むことができる。それぞれのバ
ッファ回路は、差動増幅器入力セクションおよびエミッ
タ・フォロワ出力領域を含むことができる。ファンアウ
ト・バッファを、選択電気インピーダンスおよび伝搬遅
延を有する異なる信号線対によって、メモリ・コントロ
ーラにおよびｎ個のメモリ・モジュールのそれぞれに結
合することができる。
び差動出力を有する複数のバッファ回路を含むことがで
きる。バッファ回路は、先に説明したＰＥＣＬモードで
動作するＥＣＬ回路を含むことができる。それぞれのバ
ッファ回路は、差動増幅器入力セクションおよびエミッ
タ・フォロワ出力領域を含むことができる。ファンアウ
ト・バッファを、選択電気インピーダンスおよび伝搬遅
延を有する異なる信号線対によって、メモリ・コントロ
ーラにおよびｎ個のメモリ・モジュールのそれぞれに結
合することができる。
【００１３】それぞれのクロック・バッファのＰＬＬ
は、直列に接続された位相比較器、ループ・フィルタお
よび電圧制御発振器（ＶＣＯ）を含むことができる。Ｖ
ＣＯの出力は、再生クロック信号を生成する複数の出力
バッファ回路の入力に結合することができる。位相比較
器が２つの入力を有し、入力バッファ回路によって生成
された基準クロック信号を、位相比較器の一方の入力に
加えることができる。１つの出力バッファ回路の出力
を、位相比較器の他方の入力にフィードバックすること
ができる。その結果、出力バッファ回路の出力に生成さ
れた再生クロック信号が、入力バッファ回路によって生
成されたシングルエンド基準クロック信号と実質的に同
じ周波数となり、シングルエンド基準クロック信号と実
質的に同期する。
は、直列に接続された位相比較器、ループ・フィルタお
よび電圧制御発振器（ＶＣＯ）を含むことができる。Ｖ
ＣＯの出力は、再生クロック信号を生成する複数の出力
バッファ回路の入力に結合することができる。位相比較
器が２つの入力を有し、入力バッファ回路によって生成
された基準クロック信号を、位相比較器の一方の入力に
加えることができる。１つの出力バッファ回路の出力
を、位相比較器の他方の入力にフィードバックすること
ができる。その結果、出力バッファ回路の出力に生成さ
れた再生クロック信号が、入力バッファ回路によって生
成されたシングルエンド基準クロック信号と実質的に同
じ周波数となり、シングルエンド基準クロック信号と実
質的に同期する。
【００１４】本発明のその他の目的および利点は、以下
の詳細な説明を読み、添付図面を参照することによって
明らかとなろう。
の詳細な説明を読み、添付図面を参照することによって
明らかとなろう。
【００１５】本発明には、さまざまな変更および代替形
態が考えられるが、本明細書では、本発明の特定の実施
形態を図面に例として示し、詳細に説明する。しかし、
図面および詳細説明は、本発明を、開示の特定の形態に
限定することを意図したものではなく、その意図は、添
付の請求項に定義した本発明の趣旨および範囲に含まれ
る全ての変更、等価および代替形態をカバーすることに
ある。
態が考えられるが、本明細書では、本発明の特定の実施
形態を図面に例として示し、詳細に説明する。しかし、
図面および詳細説明は、本発明を、開示の特定の形態に
限定することを意図したものではなく、その意図は、添
付の請求項に定義した本発明の趣旨および範囲に含まれ
る全ての変更、等価および代替形態をカバーすることに
ある。
【００１６】
【発明の実施の形態】図１に、本発明に基づくコンピュ
ータ・システム１０のブロック図を示す。コンピュータ
・システム１０は、プロセッサ１０、クロック生成器１
２、メモリ・コントローラ１４、ファンアウト・バッフ
ァ１６およびメモリ・ユニット１８を含む。メモリ・ユ
ニット１８は、複数のメモリ・モジュール２０ａ〜ｃを
含む。プロセッサ１０は動作中にソフトウェア命令を実
行する。ソフトウェア命令は、関連データとともにメモ
リ・ユニット１８に記憶することができる。プロセッサ
１０はメモリ・コントローラ１４に結合され、メモリ・
コントローラ１４はメモリ・ユニット１８に結合され
る。メモリ・コントローラ１４は、メモリ・ユニット１
８へのデータの記憶およびメモリ・ユニット１８からの
データの取出しに使用するメモリ・アクセス信号を生成
するように構成される。プロセッサ１０は、メモリ・コ
ントローラ１４を介してメモリ・ユニット１８にアクセ
スする。
ータ・システム１０のブロック図を示す。コンピュータ
・システム１０は、プロセッサ１０、クロック生成器１
２、メモリ・コントローラ１４、ファンアウト・バッフ
ァ１６およびメモリ・ユニット１８を含む。メモリ・ユ
ニット１８は、複数のメモリ・モジュール２０ａ〜ｃを
含む。プロセッサ１０は動作中にソフトウェア命令を実
行する。ソフトウェア命令は、関連データとともにメモ
リ・ユニット１８に記憶することができる。プロセッサ
１０はメモリ・コントローラ１４に結合され、メモリ・
コントローラ１４はメモリ・ユニット１８に結合され
る。メモリ・コントローラ１４は、メモリ・ユニット１
８へのデータの記憶およびメモリ・ユニット１８からの
データの取出しに使用するメモリ・アクセス信号を生成
するように構成される。プロセッサ１０は、メモリ・コ
ントローラ１４を介してメモリ・ユニット１８にアクセ
スする。
【００１７】プロセッサ１０の動作は、相補論理信号Ｃ
ＫおよびＣＫ’を含む差動クロック信号に同期される。
信号ＣＫ’は、信号ＣＫの論理補信号である。クロック
生成器１２は、差動クロック信号を生成し、差動クロッ
ク信号の相補論理信号ＣＫおよびＣＫ’を別々の信号線
を介してプロセッサ１０に送る。論理信号ＣＫおよびＣ
Ｋ’を伝達する２本の信号線は、信号反射およびスキュ
ーが最小限に抑えられるように、選択電気インピーダン
スおよび均一な伝搬遅延を有することが好ましい（例え
ばストリップ線路またはマイクロストリップ線路）。
ＫおよびＣＫ’を含む差動クロック信号に同期される。
信号ＣＫ’は、信号ＣＫの論理補信号である。クロック
生成器１２は、差動クロック信号を生成し、差動クロッ
ク信号の相補論理信号ＣＫおよびＣＫ’を別々の信号線
を介してプロセッサ１０に送る。論理信号ＣＫおよびＣ
Ｋ’を伝達する２本の信号線は、信号反射およびスキュ
ーが最小限に抑えられるように、選択電気インピーダン
スおよび均一な伝搬遅延を有することが好ましい（例え
ばストリップ線路またはマイクロストリップ線路）。
【００１８】プロセッサ１０を、プロセッサ・バス２２
によってメモリ・コントローラ１４に結合することがで
きる。この場合、プロセッサ１０は、メモリ・ユニット
１８に記憶されたデータをプロセッサ・バス２２を介し
て取り出す（読み出す）ための信号（例えばアドレス、
データおよび／または制御信号）を生成し、これらの信
号をプロセッサ・バス２２を介してメモリ・コントロー
ラ１４に供給する。プロセッサ１０は、メモリ・ユニッ
ト１８にデータを記憶するための信号もプロセッサ・バ
ス２２を介してメモリ・コントローラ１４に供給する。
メモリ・コントローラ１４をメモリーバス２４を介して
メモリ・ユニット１８に結合することができる。この場
合、メモリ・コントローラ１４は、プロセッサ１０から
受け取った信号に応答して、メモリ・ユニット１８から
データを読み出すためのメモリ・アクセス信号、および
／またはメモリ・ユニット１８にデータを書き込むため
のメモリ・アクセス信号を生成し、それらのメモリ・ア
クセス信号をメモリーバス２４を介してメモリ・ユニッ
ト１８に供給する。
によってメモリ・コントローラ１４に結合することがで
きる。この場合、プロセッサ１０は、メモリ・ユニット
１８に記憶されたデータをプロセッサ・バス２２を介し
て取り出す（読み出す）ための信号（例えばアドレス、
データおよび／または制御信号）を生成し、これらの信
号をプロセッサ・バス２２を介してメモリ・コントロー
ラ１４に供給する。プロセッサ１０は、メモリ・ユニッ
ト１８にデータを記憶するための信号もプロセッサ・バ
ス２２を介してメモリ・コントローラ１４に供給する。
メモリ・コントローラ１４をメモリーバス２４を介して
メモリ・ユニット１８に結合することができる。この場
合、メモリ・コントローラ１４は、プロセッサ１０から
受け取った信号に応答して、メモリ・ユニット１８から
データを読み出すためのメモリ・アクセス信号、および
／またはメモリ・ユニット１８にデータを書き込むため
のメモリ・アクセス信号を生成し、それらのメモリ・ア
クセス信号をメモリーバス２４を介してメモリ・ユニッ
ト１８に供給する。
【００１９】メモリ・ユニット１８内のメモリ・モジュ
ール２０ａ〜ｃの動作も差動クロック信号に同期され
る。差動クロック信号は、クロック生成器１２からメモ
リ・コントローラ１４を介してメモリ・ユニット１８に
送られる。メモリ・コントローラ１４は、差動クロック
信号の論理信号ＣＫおよびＣＫ’を別々の信号線を介し
てファンアウト・バッファ１６に供給する。ファンアウ
ト・バッファ１６は、メモリ・コントローラ１４とメモ
リ・ユニット１８のメモリ・モジュール２０ａ〜ｃの間
に結合される。ファンアウト・バッファ１６は、差動ク
ロック信号のコピーを生成し、差動クロック信号の別々
のコピーをメモリ・モジュール２０ａ〜ｃに供給する。
図１に示すように、差動クロック信号の論理信号ＣＫお
よびＣＫ’は、別々の信号線を介してメモリ・モジュー
ル２０ａ〜ｃに送られる。
ール２０ａ〜ｃの動作も差動クロック信号に同期され
る。差動クロック信号は、クロック生成器１２からメモ
リ・コントローラ１４を介してメモリ・ユニット１８に
送られる。メモリ・コントローラ１４は、差動クロック
信号の論理信号ＣＫおよびＣＫ’を別々の信号線を介し
てファンアウト・バッファ１６に供給する。ファンアウ
ト・バッファ１６は、メモリ・コントローラ１４とメモ
リ・ユニット１８のメモリ・モジュール２０ａ〜ｃの間
に結合される。ファンアウト・バッファ１６は、差動ク
ロック信号のコピーを生成し、差動クロック信号の別々
のコピーをメモリ・モジュール２０ａ〜ｃに供給する。
図１に示すように、差動クロック信号の論理信号ＣＫお
よびＣＫ’は、別々の信号線を介してメモリ・モジュー
ル２０ａ〜ｃに送られる。
【００２０】図２に、ファンアウト・バッファ１６の一
実施形態のブロック図を示す。図２の実施形態のファン
アウト・バッファ１６は、差動入力および差動出力を有
する複数のバッファ回路２６ａ〜ｄを含む。バッファ回
路２６ａは、メモリ・コントローラ１４から差動クロッ
ク信号を受け取る。バッファ回路２６ａの差動出力は、
バッファ回路２６ｂ〜ｄの差動入力に送られる。バッフ
ァ回路２６ｂ〜ｄの差動出力はそれぞれ、メモリ・モジ
ュール２０ａ〜Ｃに送られる。
実施形態のブロック図を示す。図２の実施形態のファン
アウト・バッファ１６は、差動入力および差動出力を有
する複数のバッファ回路２６ａ〜ｄを含む。バッファ回
路２６ａは、メモリ・コントローラ１４から差動クロッ
ク信号を受け取る。バッファ回路２６ａの差動出力は、
バッファ回路２６ｂ〜ｄの差動入力に送られる。バッフ
ァ回路２６ｂ〜ｄの差動出力はそれぞれ、メモリ・モジ
ュール２０ａ〜Ｃに送られる。
【００２１】差動クロック信号の相補論理信号ＣＫおよ
びＣＫ’には、ファンアウト・バッファ１６中を伝わる
ときに伝搬遅延が生じ、さらに波形の劣化（電圧変化率
の低減、雑音の追加など）が加わる。したがって、バッ
ファ回路２６ｂ〜ｄの出力に現れる差動クロック信号
は、メモリ・コントローラ１４から受け取った差動クロ
ック信号の不完全な「コピー」であり、受け取った差動
クロック信号に対して時間的にも遅延している。
びＣＫ’には、ファンアウト・バッファ１６中を伝わる
ときに伝搬遅延が生じ、さらに波形の劣化（電圧変化率
の低減、雑音の追加など）が加わる。したがって、バッ
ファ回路２６ｂ〜ｄの出力に現れる差動クロック信号
は、メモリ・コントローラ１４から受け取った差動クロ
ック信号の不完全な「コピー」であり、受け取った差動
クロック信号に対して時間的にも遅延している。
【００２２】図３に、ファンアウト・バッファ１６内の
バッファ回路２６の一実施形態の回路図を示す。それぞ
れのバッファ回路２６は、エミッタ結合論理（ＥＣＬ）
回路を含むことができる。ＥＣＬ回路は、図３に示すよ
うにバイポーラ・トランジスタを含み、ポジティブＥＣ
Ｌ（ＰＥＣＬ）モードで動作することができる。ＰＥＣ
ＬモードのＥＣＬ回路は、接地電源電位に対して正の電
源電圧に接続される。ＥＣＬ回路の通常の使用では、バ
イポーラ・トランジスタのコレクタを接地電源電位に結
合し、エミッタを負の電源電位に結合するように指定さ
れる。ＥＣＬ回路をＰＥＣＬモードで動作させるときに
は、負電源電位を供給する必要がない。したがってＰＥ
ＣＬモードで動作するＥＣＬ回路を、既に正電源電位を
供給している回路に組み込むのは容易である。
バッファ回路２６の一実施形態の回路図を示す。それぞ
れのバッファ回路２６は、エミッタ結合論理（ＥＣＬ）
回路を含むことができる。ＥＣＬ回路は、図３に示すよ
うにバイポーラ・トランジスタを含み、ポジティブＥＣ
Ｌ（ＰＥＣＬ）モードで動作することができる。ＰＥＣ
ＬモードのＥＣＬ回路は、接地電源電位に対して正の電
源電圧に接続される。ＥＣＬ回路の通常の使用では、バ
イポーラ・トランジスタのコレクタを接地電源電位に結
合し、エミッタを負の電源電位に結合するように指定さ
れる。ＥＣＬ回路をＰＥＣＬモードで動作させるときに
は、負電源電位を供給する必要がない。したがってＰＥ
ＣＬモードで動作するＥＣＬ回路を、既に正電源電位を
供給している回路に組み込むのは容易である。
【００２３】ＥＣＬ回路の通常の使用では、約−５．０
ボルトの負電源電圧が指定される。しかし、ＰＥＣＬモ
ードで動作させるときには、ＥＣＬの電圧レベル指定は
正になる。したがって、ＰＥＣＬモードで動作するＥＣ
Ｌ回路は通常、約＋５．０ボルトの正電源電圧を有す
る。本明細書では、用語「低電圧ＰＥＣＬ（ＬＶＰＥＣ
Ｌ）回路」を用いて、接地電源電位を基準とした＋５．
０ボルト未満の正電源電圧レベルを用いてＰＥＣＬモー
ドで動作するＥＣＬ回路を表す。このようなＬＶＰＥＣ
Ｌ回路が生成する信号を「ＬＶＰＥＣＬ信号」と呼ぶ。
ボルトの負電源電圧が指定される。しかし、ＰＥＣＬモ
ードで動作させるときには、ＥＣＬの電圧レベル指定は
正になる。したがって、ＰＥＣＬモードで動作するＥＣ
Ｌ回路は通常、約＋５．０ボルトの正電源電圧を有す
る。本明細書では、用語「低電圧ＰＥＣＬ（ＬＶＰＥＣ
Ｌ）回路」を用いて、接地電源電位を基準とした＋５．
０ボルト未満の正電源電圧レベルを用いてＰＥＣＬモー
ドで動作するＥＣＬ回路を表す。このようなＬＶＰＥＣ
Ｌ回路が生成する信号を「ＬＶＰＥＣＬ信号」と呼ぶ。
【００２４】それぞれのバッファ回路２６は、ＬＶＰＥ
ＣＬ回路を含むことができる。この場合、例えば図３に
示すように、ＥＣＬ回路のバイポーラ・トランジスタの
コレクタが、接地電源電位を基準にした＋３．３ボルト
の電源電圧に結合される。ファンアウト・バッファ１６
内のそれぞれのバッファ回路２６は、差動増幅器入力セ
クション２８およびエミッタ・フォロワ出力セクション
３０を含む。差動増幅器入力セクション２８は、コレク
タが正電源電圧に結合され、エミッタが相互接続されて
接地電源電位に結合された一対のバイポーラ・トランジ
スタを含む。差動増幅器入力セクション２８は、差動ク
ロック信号の相補論理信号ＣＫおよびＣＫ’を受け取
る。エミッタ・フォロワ・セクション３０は、相補出力
信号を生成するように構成された一対のオープン・エミ
ッタ・バイポーラ・トランジスタを含む。エミッタ・フ
ォロワ・セクション３０は、差動増幅器入力セクション
２８が受け取った論理信号ＣＫおよびＣＫ’の不完全
で、かつ時間遅延したコピーを生成する。
ＣＬ回路を含むことができる。この場合、例えば図３に
示すように、ＥＣＬ回路のバイポーラ・トランジスタの
コレクタが、接地電源電位を基準にした＋３．３ボルト
の電源電圧に結合される。ファンアウト・バッファ１６
内のそれぞれのバッファ回路２６は、差動増幅器入力セ
クション２８およびエミッタ・フォロワ出力セクション
３０を含む。差動増幅器入力セクション２８は、コレク
タが正電源電圧に結合され、エミッタが相互接続されて
接地電源電位に結合された一対のバイポーラ・トランジ
スタを含む。差動増幅器入力セクション２８は、差動ク
ロック信号の相補論理信号ＣＫおよびＣＫ’を受け取
る。エミッタ・フォロワ・セクション３０は、相補出力
信号を生成するように構成された一対のオープン・エミ
ッタ・バイポーラ・トランジスタを含む。エミッタ・フ
ォロワ・セクション３０は、差動増幅器入力セクション
２８が受け取った論理信号ＣＫおよびＣＫ’の不完全
で、かつ時間遅延したコピーを生成する。
【００２５】クロック生成器１２が、差動クロック信号
を生成するＬＶＰＥＣＬ回路を含むことができることに
留意されたい。同様に、メモリ・コントローラ１４は、
クロック生成器１２から差動クロック信号を受け取り、
ファンアウト・バッファ１６に差動クロック信号を供給
するＬＶＰＥＣＬ回路を含むことができる。
を生成するＬＶＰＥＣＬ回路を含むことができることに
留意されたい。同様に、メモリ・コントローラ１４は、
クロック生成器１２から差動クロック信号を受け取り、
ファンアウト・バッファ１６に差動クロック信号を供給
するＬＶＰＥＣＬ回路を含むことができる。
【００２６】メモリ・コントローラ１４、ファンアウト
・バッファ１６、メモリ・モジュール２０ａ〜ｃの相互
間の信号線を含め、差動クロック信号の相補論理信号Ｃ
ＫおよびＣＫ’を伝える全ての信号線は、選択電気イン
ピーダンスおよび伝搬遅延を有することが好ましい。伝
搬遅延が比較的に小さく、インピーダンスが制御された
このような伝送線を駆動することができるＥＣＬ回路
は、クロック信号配給回路での使用に非常に望ましい。
ＥＣＬの小さな伝搬遅延は、クロック信号配給回路のク
ロック信号スキューを最小化するのに役立つ。
・バッファ１６、メモリ・モジュール２０ａ〜ｃの相互
間の信号線を含め、差動クロック信号の相補論理信号Ｃ
ＫおよびＣＫ’を伝える全ての信号線は、選択電気イン
ピーダンスおよび伝搬遅延を有することが好ましい。伝
搬遅延が比較的に小さく、インピーダンスが制御された
このような伝送線を駆動することができるＥＣＬ回路
は、クロック信号配給回路での使用に非常に望ましい。
ＥＣＬの小さな伝搬遅延は、クロック信号配給回路のク
ロック信号スキューを最小化するのに役立つ。
【００２７】５．０ボルト未満の電源電圧レベルは、現
在のところ比較的に低いと考えられる。論理レベル間の
電圧振幅が小さければ、このような低電源電圧レベルの
使用が可能になる。論理レベル電圧の振幅が小さいと、
高速な論理レベル遷移が容易になり、消費電力が低下
し、信号線間の信号漏話が低減し、スイッチング信号
（例えばクロック信号）を伝える信号線から放射される
電磁干渉（ＥＭＩ）のレベルが下がるため、非常に望ま
しい。残念ながら、論理レベル電圧の振幅が小さいほど
雑音余裕度も低くなる。ここでもやはり、ＥＣＬの使用
は非常に有益である。他の論理ファミリ（ＣＭＯＳ、Ｔ
ＴＬなど）とは違い、ＥＣＬ回路は、スイッチング周波
数に関係なく実質的に一定の電力を消費する。その結
果、ＥＣＬ回路が生成し、電源線に結合する雑音は非常
にわずかである。
在のところ比較的に低いと考えられる。論理レベル間の
電圧振幅が小さければ、このような低電源電圧レベルの
使用が可能になる。論理レベル電圧の振幅が小さいと、
高速な論理レベル遷移が容易になり、消費電力が低下
し、信号線間の信号漏話が低減し、スイッチング信号
（例えばクロック信号）を伝える信号線から放射される
電磁干渉（ＥＭＩ）のレベルが下がるため、非常に望ま
しい。残念ながら、論理レベル電圧の振幅が小さいほど
雑音余裕度も低くなる。ここでもやはり、ＥＣＬの使用
は非常に有益である。他の論理ファミリ（ＣＭＯＳ、Ｔ
ＴＬなど）とは違い、ＥＣＬ回路は、スイッチング周波
数に関係なく実質的に一定の電力を消費する。その結
果、ＥＣＬ回路が生成し、電源線に結合する雑音は非常
にわずかである。
【００２８】差動入力および相補出力を有するＥＣＬ
は、差動モード動作に対しても理想的である。差動信号
線は普通、互いに近接して配線される。したがって、一
方の差動信号線に結合された雑音は、他方の信号線にも
結合される可能性が高い。差動モードで、ＥＣＬ回路の
両方の入力および電源線に現れた雑音は、差動増幅器入
力セクションによって拒絶される。その結果、差動モー
ドで動作するＥＣＬ回路の使用で雑音余裕度は大幅に向
上する。差動モード動作はさらに、シングルエンド（単
一端）入力信号と非常に安定であるはずの基準電圧レベ
ルとの比較を排除することによって信号スキューを低減
させる。
は、差動モード動作に対しても理想的である。差動信号
線は普通、互いに近接して配線される。したがって、一
方の差動信号線に結合された雑音は、他方の信号線にも
結合される可能性が高い。差動モードで、ＥＣＬ回路の
両方の入力および電源線に現れた雑音は、差動増幅器入
力セクションによって拒絶される。その結果、差動モー
ドで動作するＥＣＬ回路の使用で雑音余裕度は大幅に向
上する。差動モード動作はさらに、シングルエンド（単
一端）入力信号と非常に安定であるはずの基準電圧レベ
ルとの比較を排除することによって信号スキューを低減
させる。
【００２９】図４に、ファンアウト・バッファ１６のバ
ッファ回路２６ｂ〜ｄによって生成され、それぞれのメ
モリ・モジュール２０ａ〜ｃに送られる差動クロック信
号の例示的なグラフを示す。先に述べたようにバッファ
回路２６ｂ〜ｄはＬＶＰＥＣＬ回路を含むことができる
ため、その場合、バッファ回路２６ｂ〜ｄによって生成
される差動クロック信号の相補論理信号ＣＫおよびＣ
Ｋ’はＬＶＰＥＣＬ信号となる。図４に示すように、バ
ッファ回路２６ｂ〜ｄによって生成された差動クロック
信号の相補論理信号ＣＫおよびＣＫ’は、約２．４ボル
トの論理高電圧レベルと約１．６ボルトの論理低電圧レ
ベルの間を周期的に遷移する。図４に示したＬＶＰＥＣ
Ｌクロック信号は、クロック生成器１２とメモリ・コン
トローラ１４の間、およびメモリ・コントローラ１４と
ファンアウト・バッファ１６の間で送られる差動クロッ
ク信号をも表していることに留意されたい。
ッファ回路２６ｂ〜ｄによって生成され、それぞれのメ
モリ・モジュール２０ａ〜ｃに送られる差動クロック信
号の例示的なグラフを示す。先に述べたようにバッファ
回路２６ｂ〜ｄはＬＶＰＥＣＬ回路を含むことができる
ため、その場合、バッファ回路２６ｂ〜ｄによって生成
される差動クロック信号の相補論理信号ＣＫおよびＣ
Ｋ’はＬＶＰＥＣＬ信号となる。図４に示すように、バ
ッファ回路２６ｂ〜ｄによって生成された差動クロック
信号の相補論理信号ＣＫおよびＣＫ’は、約２．４ボル
トの論理高電圧レベルと約１．６ボルトの論理低電圧レ
ベルの間を周期的に遷移する。図４に示したＬＶＰＥＣ
Ｌクロック信号は、クロック生成器１２とメモリ・コン
トローラ１４の間、およびメモリ・コントローラ１４と
ファンアウト・バッファ１６の間で送られる差動クロッ
ク信号をも表していることに留意されたい。
【００３０】図５に、メモリ・モジュール２０の一実施
形態のブロック図を示す。図５の実施形態のメモリ・モ
ジュール２０は、クロック・バッファ３４に結合された
複数のメモリ・デバイス３２ａ〜ｃを含む。それぞれの
メモリ・デバイス３２はさらに、メモリ・バス２４を介
してメモリ・コントローラ１４からメモリ・アクセス信
号を受け取るように結合される。
形態のブロック図を示す。図５の実施形態のメモリ・モ
ジュール２０は、クロック・バッファ３４に結合された
複数のメモリ・デバイス３２ａ〜ｃを含む。それぞれの
メモリ・デバイス３２はさらに、メモリ・バス２４を介
してメモリ・コントローラ１４からメモリ・アクセス信
号を受け取るように結合される。
【００３１】クロック・バッファ３４は、ファンアウト
・バッファ１６によって生成された差動クロック信号の
相補論理信号ＣＫおよびＣＫ’を受け取るように結合さ
れている。後に詳細に説明するとおり、クロック・バッ
ファ３４は、受け取った差動クロック信号から新たなシ
ングルエンド・クロック信号ＣＬＫを生成する。クロッ
ク・バッファ３４は、それぞれのメモリ・デバイス３２
にクロック信号ＣＬＫのコピーを供給する。メモリ・デ
バイス３２の動作は、クロック信号ＣＬＫに同期され
る。メモリ・デバイス３２を、シンクロナス・ダイナミ
ック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）デバ
イス、メモリ・モジュール２０をデュアル・インライン
・メモリ・モジュール（ＤＩＭＭ）とすることができ
る。図１の実施形態では、コンピュータ・システム１０
が複数のメモリ・モジュール２０を含む。コンピュータ
・システム１０は、例えば８つのメモリ・モジュール２
０を含む。
・バッファ１６によって生成された差動クロック信号の
相補論理信号ＣＫおよびＣＫ’を受け取るように結合さ
れている。後に詳細に説明するとおり、クロック・バッ
ファ３４は、受け取った差動クロック信号から新たなシ
ングルエンド・クロック信号ＣＬＫを生成する。クロッ
ク・バッファ３４は、それぞれのメモリ・デバイス３２
にクロック信号ＣＬＫのコピーを供給する。メモリ・デ
バイス３２の動作は、クロック信号ＣＬＫに同期され
る。メモリ・デバイス３２を、シンクロナス・ダイナミ
ック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）デバ
イス、メモリ・モジュール２０をデュアル・インライン
・メモリ・モジュール（ＤＩＭＭ）とすることができ
る。図１の実施形態では、コンピュータ・システム１０
が複数のメモリ・モジュール２０を含む。コンピュータ
・システム１０は、例えば８つのメモリ・モジュール２
０を含む。
【００３２】トランジスタ−トランジスタ論理（ＴＴ
Ｌ）回路の使用は広範囲にわたる。ＴＴＬ回路の通常の
使用では、約＋５．０ボルトの正電源電圧が指定され
る。本明細書では、用語「低電圧ＴＴＬ（ＬＶＴＴＬ）
回路」を、接地電源電位を基準とした＋５．０ボルト未
満の正の電源電圧レベルを用い、論理高電圧レベルが約
＋２．０ボルト以上で、論理低電圧レベルが約＋０．８
以下の論理信号を生成する論理回路に対して使用する。
用語「低電圧ＴＴＬ（ＬＶＴＴＬ）信号」は、ＬＶＴＴ
Ｌ回路によって生成された論理信号に対して使用する。
Ｌ）回路の使用は広範囲にわたる。ＴＴＬ回路の通常の
使用では、約＋５．０ボルトの正電源電圧が指定され
る。本明細書では、用語「低電圧ＴＴＬ（ＬＶＴＴＬ）
回路」を、接地電源電位を基準とした＋５．０ボルト未
満の正の電源電圧レベルを用い、論理高電圧レベルが約
＋２．０ボルト以上で、論理低電圧レベルが約＋０．８
以下の論理信号を生成する論理回路に対して使用する。
用語「低電圧ＴＴＬ（ＬＶＴＴＬ）信号」は、ＬＶＴＴ
Ｌ回路によって生成された論理信号に対して使用する。
【００３３】図６に、クロック・バッファ３４の一実施
形態のブロック図を示す。図６の実施形態のクロック・
バッファ３４は、入力バッファ回路３６と複数の出力バ
ッファ回路４０ａ〜ｄの間に結合された位相同期ループ
（ＰＬＬ）３８を含む。入力バッファ回路３６は、ファ
ンアウト・バッファ１６から差動ＬＶＰＥＣＬクロック
信号ＣＫおよびＣＫ’を受け取り、シングルエンド・ク
ロック信号ＣＫ２を生成する。入力バッファ回路３６
は、差動ＬＶＰＥＣＬクロック信号ＣＫおよびＣＫ’か
らシングルエンドＬＶＰＥＣＬクロック信号を生成する
ＬＶＰＥＣＬ回路を含むことができる。入力バッファ回
路３６は、このシングルエンド・クロック信号をＬＶＰ
ＥＣＬ信号からＬＶＴＴＬ信号に変換するレベル変換回
路４２を含むことができる。レベル変換回路４２は、シ
ングルエンドＬＶＰＥＣＬクロック信号の論理高電圧レ
ベルおよび論理低電圧レベルをそれぞれ、ＬＶＴＴＬ信
号の論理高電圧レベルおよび論理低電圧レベルにシフト
し、それによってシングルエンドＬＶＴＴＬクロック信
号ＣＫ２を生成する。例えば、約＋２．０ボルト以上の
論理高電圧レベルと約＋０．８ボルト以下の論理低電圧
レベルの間を周期的に遷移するシングルエンドＬＶＴＴ
Ｌクロック信号ＣＫ２を、接地電位を基準とした＋３．
３ボルトの正電源電圧を使用して生成する。
形態のブロック図を示す。図６の実施形態のクロック・
バッファ３４は、入力バッファ回路３６と複数の出力バ
ッファ回路４０ａ〜ｄの間に結合された位相同期ループ
（ＰＬＬ）３８を含む。入力バッファ回路３６は、ファ
ンアウト・バッファ１６から差動ＬＶＰＥＣＬクロック
信号ＣＫおよびＣＫ’を受け取り、シングルエンド・ク
ロック信号ＣＫ２を生成する。入力バッファ回路３６
は、差動ＬＶＰＥＣＬクロック信号ＣＫおよびＣＫ’か
らシングルエンドＬＶＰＥＣＬクロック信号を生成する
ＬＶＰＥＣＬ回路を含むことができる。入力バッファ回
路３６は、このシングルエンド・クロック信号をＬＶＰ
ＥＣＬ信号からＬＶＴＴＬ信号に変換するレベル変換回
路４２を含むことができる。レベル変換回路４２は、シ
ングルエンドＬＶＰＥＣＬクロック信号の論理高電圧レ
ベルおよび論理低電圧レベルをそれぞれ、ＬＶＴＴＬ信
号の論理高電圧レベルおよび論理低電圧レベルにシフト
し、それによってシングルエンドＬＶＴＴＬクロック信
号ＣＫ２を生成する。例えば、約＋２．０ボルト以上の
論理高電圧レベルと約＋０．８ボルト以下の論理低電圧
レベルの間を周期的に遷移するシングルエンドＬＶＴＴ
Ｌクロック信号ＣＫ２を、接地電位を基準とした＋３．
３ボルトの正電源電圧を使用して生成する。
【００３４】図６の実施形態のＰＬＬ３８は、直列に接
続された位相比較器４４、ループ・フィルタ４６および
電圧制御発振器（ＶＣＯ）４８を含む。ＶＣＯ４８は、
新たなシングルエンド・クロック信号ＣＬＫを生成す
る。出力バッファ回路４０ａはクロック信号ＣＬＫを受
け取り、クロック信号ＣＬＫの時間遅延コピーを生成す
る。位相比較器４４は２つの入力を有する。位相比較器
４４は、一方の入力でシングルエンド基準クロック信号
ＣＫ２を受け取り、他方の入力で、出力バッファ回路４
０ａが生成したクロック信号ＣＬＫの時間遅延コピーを
受け取る。位相比較器４４は、例えば、基準クロック信
号ＣＫ２とクロック信号ＣＬＫの時間遅延コピーの位相
差に実質的に比例した短期平均値を有するａ．ｃ．エラ
ー信号（例えばデューティ・サイクルが変化した方形波
信号）を生成する。ループ・フィルタ４６は、位相比較
器４４が生成したａ．ｃ．エラー信号を受け取り、実質
的にａ．ｃ．エラー信号の短期平均値であるフィルタリ
ングされた出力エラー信号を生成する低域フィルタであ
るのが望ましい。ＶＣＯ４８は、基準クロック信号ＣＫ
２と同じ周波数を有し、基準クロック信号ＣＫ２と同相
の（すなわち同期した）クロック信号ＣＬＫを生成す
る。ＰＬＬ３８の位相比較器４４、ループ・フィルタ４
６およびＶＣＯ４８は、ＬＶＴＴＬ回路を含み、ＬＶＴ
ＴＬ信号を生成することができる。したがって、この場
合、ＶＣＯ４８によって生成されたシングルエンド・ク
ロック信号ＣＬＫは、ＬＶＴＴＬ信号となる。
続された位相比較器４４、ループ・フィルタ４６および
電圧制御発振器（ＶＣＯ）４８を含む。ＶＣＯ４８は、
新たなシングルエンド・クロック信号ＣＬＫを生成す
る。出力バッファ回路４０ａはクロック信号ＣＬＫを受
け取り、クロック信号ＣＬＫの時間遅延コピーを生成す
る。位相比較器４４は２つの入力を有する。位相比較器
４４は、一方の入力でシングルエンド基準クロック信号
ＣＫ２を受け取り、他方の入力で、出力バッファ回路４
０ａが生成したクロック信号ＣＬＫの時間遅延コピーを
受け取る。位相比較器４４は、例えば、基準クロック信
号ＣＫ２とクロック信号ＣＬＫの時間遅延コピーの位相
差に実質的に比例した短期平均値を有するａ．ｃ．エラ
ー信号（例えばデューティ・サイクルが変化した方形波
信号）を生成する。ループ・フィルタ４６は、位相比較
器４４が生成したａ．ｃ．エラー信号を受け取り、実質
的にａ．ｃ．エラー信号の短期平均値であるフィルタリ
ングされた出力エラー信号を生成する低域フィルタであ
るのが望ましい。ＶＣＯ４８は、基準クロック信号ＣＫ
２と同じ周波数を有し、基準クロック信号ＣＫ２と同相
の（すなわち同期した）クロック信号ＣＬＫを生成す
る。ＰＬＬ３８の位相比較器４４、ループ・フィルタ４
６およびＶＣＯ４８は、ＬＶＴＴＬ回路を含み、ＬＶＴ
ＴＬ信号を生成することができる。したがって、この場
合、ＶＣＯ４８によって生成されたシングルエンド・ク
ロック信号ＣＬＫは、ＬＶＴＴＬ信号となる。
【００３５】このように、クロック・バッファ３４にＰ
ＬＬ３８を含めることによって、新たなシングルエンド
・クロック信号ＣＬＫを、入力バッファ回路３６が生成
したシングルエンド基準クロック信号ＣＫ２の「再生」
されたコピーとすることができる。出力バッファ回路４
０ｂ〜ｄはそれぞれ、メモリ・デバイス３２ａ〜ｃにシ
ングルエンド・クロック信号ＣＬＫのコピーを供給す
る。シングルエンド基準クロック信号ＣＫ２の波形劣化
（遷移中の電圧変化率の低減、雑音レベルの増大など）
は、メモリ・デバイス３２ａ〜ｂには到達せず、したが
って、これらのデバイスの動作を乱すことがない。出力
バッファ回路４０ａが、ＰＬＬ３８のクロック信号ＣＬ
Ｋフィードバック・ループに含まれているため、ＰＬＬ
３８および出力バッファ回路４０の伝搬遅延が除去され
る。このような伝搬遅延の除去はクロック・スキューを
低減させるので、クロック配給回路に有利である。クロ
ック・スキューが低減されることよって差動クロック信
号の周波数を高めることができ、これによって、より高
いレベルのシステム性能を実現することができる。出力
バッファ回路４０ａ〜ｄは、ＬＶＴＴＬ回路を含むこと
ができ、したがって、この場合、出力バッファ回路４０
ａ〜ｄによって生成されるシングルエンド・クロック信
号ＣＬＫのコピーはＬＶＴＴＬ信号となる。
ＬＬ３８を含めることによって、新たなシングルエンド
・クロック信号ＣＬＫを、入力バッファ回路３６が生成
したシングルエンド基準クロック信号ＣＫ２の「再生」
されたコピーとすることができる。出力バッファ回路４
０ｂ〜ｄはそれぞれ、メモリ・デバイス３２ａ〜ｃにシ
ングルエンド・クロック信号ＣＬＫのコピーを供給す
る。シングルエンド基準クロック信号ＣＫ２の波形劣化
（遷移中の電圧変化率の低減、雑音レベルの増大など）
は、メモリ・デバイス３２ａ〜ｂには到達せず、したが
って、これらのデバイスの動作を乱すことがない。出力
バッファ回路４０ａが、ＰＬＬ３８のクロック信号ＣＬ
Ｋフィードバック・ループに含まれているため、ＰＬＬ
３８および出力バッファ回路４０の伝搬遅延が除去され
る。このような伝搬遅延の除去はクロック・スキューを
低減させるので、クロック配給回路に有利である。クロ
ック・スキューが低減されることよって差動クロック信
号の周波数を高めることができ、これによって、より高
いレベルのシステム性能を実現することができる。出力
バッファ回路４０ａ〜ｄは、ＬＶＴＴＬ回路を含むこと
ができ、したがって、この場合、出力バッファ回路４０
ａ〜ｄによって生成されるシングルエンド・クロック信
号ＣＬＫのコピーはＬＶＴＴＬ信号となる。
【００３６】以上の開示を十分に理解した当業者には、
多数の変形および変更が明白であろう。前記請求項は、
このような変形および変更の全てを包含すると解釈すべ
きである。
多数の変形および変更が明白であろう。前記請求項は、
このような変形および変更の全てを包含すると解釈すべ
きである。
【図１】メモリ・コントローラとメモリ・ユニットの複
数のメモリモジュールとの間に結合されたファンアウト
・バッファを含む本発明に基づくコンピュータ・システ
ムのブロック図である。
数のメモリモジュールとの間に結合されたファンアウト
・バッファを含む本発明に基づくコンピュータ・システ
ムのブロック図である。
【図２】複数のバッファ回路を含む、図１のファンアウ
ト・バッファの一実施形態のブロック図である。
ト・バッファの一実施形態のブロック図である。
【図３】図２のバッファ回路の一実施形態の回路図であ
る。
る。
【図４】図２のファンアウト・バッファの複数のバッフ
ァ回路が生成する差動クロック信号の例示的なグラフで
ある。この差動クロック信号は、相補論理信号ＣＫおよ
びＣＫ’を含む。
ァ回路が生成する差動クロック信号の例示的なグラフで
ある。この差動クロック信号は、相補論理信号ＣＫおよ
びＣＫ’を含む。
【図５】クロック・バッファに結合された複数のメモリ
・デバイスを含む、図１のメモリ・モジュールの一実施
形態のブロック図である。
・デバイスを含む、図１のメモリ・モジュールの一実施
形態のブロック図である。
【図６】入力バッファ回路と複数の出力バッファ回路の
間に結合された位相同期ループ（ＰＬＬ）を含む、図５
のクロック・バッファの一実施形態のブロック図であ
る。
間に結合された位相同期ループ（ＰＬＬ）を含む、図５
のクロック・バッファの一実施形態のブロック図であ
る。
１０ コンピュータ・システム １０ プロセッサ １２ クロック生成器 １４ メモリ・コントローラ １６ ファンアウト・バッファ １８ メモリ・ユニット ２０ メモリ・モジュール ２２ プロセッサ・バス ２４ メモリ・バス ２６ バッファ回路 ２８ 差動増幅器入力セクション ３０ エミッタ・フォロワ出力セクション ３２ メモリ・デバイス ３４ クロック・バッファ ３６ 入力バッファ回路 ３８ 位相同期ループ（ＰＬＬ） ４０ 出力バッファ回路 ４２ レベル変換回路 ４４ 位相比較器 ４６ ループ・フィルタ ４８ 電圧制御発振器（ＶＣＯ）
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ. (72)発明者 ドリュー・ジイ・ダブラー アメリカ合衆国・95129・カリフォルニア 州・サン ホゼ・ブルック グレン ドラ イブ・1442 (72)発明者 ハン・ワイ・コー アメリカ合衆国・95133・カリフォルニア 州・サン ホゼ・ソルト レイク ドライ ブ・881
Claims (30)
- 【請求項１】 命令を実行するプロセッサ、 クロック・バッファに結合された複数のメモリ・デバイ
スを含み、命令およびデータを記憶するメモリ・モジュ
ール、および前記プロセッサと前記メモリ・モジュール
の間に結合され、差動クロック信号を供給し、メモリ・
アクセス信号を生成するように構成されたメモリ・コン
トローラを備え、 前記クロック・バッファが再生クロック信号を生成し、
前記クロック・バッファが、 前記差動クロック信号を受け取るように結合され、前記
差動クロック信号からシングルエンド・クロック信号を
生成するように構成された入力バッファ回路、および前
記シングルエンド・クロック信号と実質的に同じ周波数
を有し、前記シングルエンド・クロック信号と実質的に
同期した再生クロック信号を生成する位相同期ループ
（ＰＬＬ）を備え、 前記複数のメモリ・デバイスがそれぞれ、前記再生クロ
ック信号を受け取るように結合され、前記複数のメモリ
・デバイスの動作が、前記再生クロック信号に同期され
ることを特徴とするコンピュータ・システム。 - 【請求項２】 前記差動クロック信号が一対の相補論理
信号を含み、前記一対の相補論理信号が、低電圧ポジテ
ィブ・エミッタ結合論理（ＬＶＰＥＣＬ）信号であるこ
とを特徴とする請求項１に記載のコンピュータ・システ
ム。 - 【請求項３】 前記一対の相補論理信号が、接地電源電
位を基準とした約＋３．３ボルトの電源電圧を使用して
生成されたＬＶＰＥＣＬ信号であり、前記一対の相補論
理信号が、接地電源電位を基準とした約＋２．４ボルト
の論理高電圧レベルと約＋１．６ボルトの論理低電圧レ
ベルの間を周期的に変化することを特徴とする請求項２
に記載のコンピュータ・システム。 - 【請求項４】 前記入力バッファ回路が、前記シングル
エンド・クロック信号をＬＶＰＥＣＬ信号から低電圧ト
ランジスタ−トランジスタ論理（ＬＶＴＴＬ）信号に変
換するレベル変換回路を備えることを特徴とする請求項
２に記載のコンピュータ・システム。 - 【請求項５】 ＬＶＰＥＣＬ信号からＬＶＴＴＬ信号へ
の変換後に、前記シングルエンド・クロック信号が、接
地電源電位を基準とした約＋２．０ボルト以上の論理高
電圧レベルと接地電源電位を基準とした約＋０．８ボル
ト以下の論理低電圧レベルの間を周期的に変化すること
を特徴とする請求項４に記載のコンピュータ・システ
ム。 - 【請求項６】 前記複数のメモリ・デバイスが、前記メ
モリ・コントローラによって生成されたメモリ・アクセ
ス信号を受け取るように結合され、前記複数のメモリ・
デバイスが、前記メモリ・アクセス信号および前記再生
クロック信号に応答してデータを記憶するか、またはデ
ータを取り出すように構成されることを特徴とする請求
項１に記載のコンピュータ・システム。 - 【請求項７】 前記複数のメモリ・デバイスが、シンク
ロナス・ダイナミック・ランダム・アクセス・メモリ
（ＳＤＲＡＭ）デバイスを含むことを特徴とする請求項
６に記載のコンピュータ・システム。 - 【請求項８】 前記メモリ・モジュールが、デュアル・
インライン・メモリ・モジュール（ＤＩＭＭ）であるこ
とを特徴とする請求項１に記載のコンピュータ・システ
ム。 - 【請求項９】 複数のメモリ・モジュールを備えること
を特徴とする請求項１に記載のコンピュータ・システ
ム。 - 【請求項１０】 命令を実行するプロセッサ、 ｎ≧１であり、クロック・バッファに結合された複数の
メモリ・デバイスをそれぞれが含み、命令およびデータ
を記憶するｎ個のメモリ・モジュール、 前記プロセッサおよび前記ｎ個のメモリ・モジュールの
それぞれに結合され、差動クロック信号を供給し、メモ
リ・アクセス信号を生成するように構成されたメモリ・
コントローラ、 前記メモリ・コントローラおよび前記ｎ個のメモリ・モ
ジュールのそれぞれに結合され、前記メモリ・コントロ
ーラから前記差動クロック信号を受け取り、前記差動ク
ロック信号のｎ個のコピーを生成し、前記差動クロック
信号の異なるコピーを前記ｎ個のメモリ・モジュールの
それぞれに供給するファンアウト・バッファ、 を備え、 それぞれのクロック・バッファが再生クロック信号を生
成し、それぞれのクロック・バッファが、 前記差動クロック信号のコピーを前記ファンアウト・バ
ッファから受け取るように結合され、前記差動クロック
信号からシングルエンド・クロック信号を生成するよう
に構成された入力バッファ回路、および前記シングルエ
ンド・クロック信号と実質的に同じ周波数を有し、前記
シングルエンド・クロック信号と実質的に同期した前記
再生クロック信号を生成する位相同期ループ（ＰＬＬ）
を備え、 所与のメモリ・モジュール内の前記複数のメモリ・デバ
イスがそれぞれ、前記再生クロック信号を受け取るよう
に結合され、前記複数のメモリ・デバイスの動作が、前
記再生クロック信号に同期されることを特徴とするコン
ピュータ・システム。 - 【請求項１１】 前記差動クロック信号が一対の相補論
理信号を含み、前記一対の相補論理信号が、低電圧ポジ
ティブ・エミッタ結合論理（ＬＶＰＥＣＬ）信号である
ことを特徴とする請求項１０に記載のコンピュータ・シ
ステム。 - 【請求項１２】 前記一対の相補論理信号が、接地電源
電位を基準とした約＋３．３ボルトの電源電圧を使用し
て生成されたＬＶＰＥＣＬ信号であり、前記一対の相補
論理信号が、接地電源電位を基準とした約＋２．４ボル
トの論理高電圧レベルと約＋１．６ボルトの論理低電圧
レベルの間を周期的に変化することを特徴とする請求項
１１に記載のコンピュータ・システム。 - 【請求項１３】 前記入力バッファ回路が、前記シング
ルエンド・クロック信号をＬＶＰＥＣＬ信号から低電圧
トランジスタ−トランジスタ論理（ＬＶＴＴＬ）信号に
変換するレベル変換回路を備えることを特徴とする請求
項１１に記載のコンピュータ・システム。 - 【請求項１４】 ＬＶＰＥＣＬ信号からＬＶＴＴＬ信号
への変換後に、前記シングルエンド・クロック信号が、
接地電源電位を基準とした約＋２．０ボルト以上の論理
高電圧レベルと接地電源電位を基準とした約＋０．８ボ
ルト以下の論理低電圧レベルの間を周期的に変化するこ
とを特徴とする請求項１３に記載のコンピュータ・シス
テム。 - 【請求項１５】 前記ファンアウト・バッファが、接地
電源電位に対して正の電源電圧に接続されたエミッタ結
合論理（ＥＣＬ）回路を含む複数のバッファ回路を備え
ることを特徴とする請求項１０に記載のコンピュータ・
システム。 - 【請求項１６】 前記複数のバッファ回路がそれぞれ、
差動増幅器入力セクションおよびエミッタ・フォロワ出
力セクションを含むことを特徴とする請求項１５に記載
のコンピュータ・システム。 - 【請求項１７】 前記ファンアウト・バッファが、選択
電気インピーダンスおよび伝搬遅延を有する異なる一対
の信号線によって、前記メモリ・コントローラおよび前
記ｎ個のメモリ・モジュールのそれぞれに結合されるこ
とを特徴とする請求項１０に記載のコンピュータ・シス
テム。 - 【請求項１８】 それぞれのクロック・バッファの前記
ＰＬＬが、直列に接続された位相比較器、ループ・フィ
ルタおよび電圧制御発振器（ＶＣＯ）を含み、前記ＶＣ
Ｏの出力が、複数の出力バッファ回路の入力に結合さ
れ、前記再生クロック信号が、前記複数の出力バッファ
回路の出力に生成されることを特徴とする請求項１０に
記載のコンピュータ・システム。 - 【請求項１９】 前記位相比較器が２つの入力を有し、
前記入力バッファ回路によって生成された前記シングル
エンド・クロック信号が、前記位相比較器の一方の入力
に加えられ、前記出力バッファ回路のうちの１つの出力
バッファ回路の出力が前記位相比較器の他方の入力にフ
ィードバックされ、前記複数の出力バッファ回路の出力
に生成された前記再生クロック信号が、前記シングルエ
ンド・クロック信号と実質的に同じ周波数となり、前記
シングルエンド・クロック信号と実質的に同期すること
を特徴とする請求項１８に記載のコンピュータ・システ
ム。 - 【請求項２０】 前記複数のメモリ・デバイスが、前記
メモリ・コントローラによって生成されたメモリ・アク
セス信号を受け取るように結合され、前記複数のメモリ
・デバイスが、前記メモリ・アクセス信号および前記再
生クロック信号に応答してデータを記憶するか、または
データを取り出すように構成されることを特徴とする請
求項１０に記載のコンピュータ・システム。 - 【請求項２１】 前記複数のメモリ・デバイスが、シン
クロナス・ダイナミック・ランダム・アクセス・メモリ
（ＳＤＲＡＭ）デバイスを含むことを特徴とする請求項
２０に記載のコンピュータ・システム。 - 【請求項２２】 前記ｎ個のメモリ・モジュールが、デ
ュアル・インライン・メモリ・モジュール（ＤＩＭＭ）
を含むことを特徴とする請求項１０に記載のコンピュー
タ・システム。 - 【請求項２３】 データを記憶する複数のメモリ・デバ
イス、および前記複数のメモリ・デバイスのそれぞれに
結合され、再生クロック信号を生成するように構成され
たクロック・バッファを備え、前記クロック・バッファ
が、 差動クロック信号を受け取るように結合され、前記差動
クロック信号からシングルエンド・クロック信号を生成
するように構成された入力バッファ回路、および前記シ
ングルエンド・クロック信号と実質的に同じ周波数を有
し、前記シングルエンド・クロック信号と実質的に同期
した前記再生クロック信号を生成する位相同期ループ
（ＰＬＬ）を備え、 前記複数のメモリ・デバイスがそれぞれ、前記再生クロ
ック信号を受け取るように結合され、前記複数のメモリ
・デバイスの動作が、前記再生れたクロック信号に同期
されることを特徴とするコンピュータ・システム。 - 【請求項２４】 前記差動クロック信号が一対の相補論
理信号を含み、前記一対の相補論理信号が、低電圧ポジ
ティブ・エミッタ結合論理（ＬＶＰＥＣＬ）信号である
ことを特徴とする請求項２３に記載のコンピュータ・シ
ステム。 - 【請求項２５】 前記一対の相補論理信号が、接地電源
電位を基準とした約＋３．３ボルトの電源電圧を使用し
て生成されたＬＶＰＥＣＬ信号であり、前記一対の相補
論理信号が、接地電源電位を基準とした約＋２．４ボル
トの論理高電圧レベルと約＋１．６ボルトの論理低電圧
レベルの間を周期的に変化することを特徴とする請求項
２４に記載のコンピュータ・システム。 - 【請求項２６】 前記入力バッファ回路が、前記シング
ルエンド・クロック信号をＬＶＰＥＣＬ信号から低電圧
トランジスタ−トランジスタ論理（ＬＶＴＴＬ）信号に
変換するレベル変換回路を備えることを特徴とする請求
項２４に記載のコンピュータ・システム。 - 【請求項２７】 ＬＶＰＥＣＬ信号からＬＶＴＴＬ信号
への変換後に、前記シングルエンド・クロック信号が、
接地電源電位を基準とした約＋２．０ボルト以上の論理
高電圧レベルと接地電源電位を基準とした約＋０．８ボ
ルト以下の論理低電圧レベルの間を周期的に変化するこ
とを特徴とする請求項２６に記載のコンピュータ・シス
テム。 - 【請求項２８】 前記複数のメモリ・デバイスが、前記
メモリ・コントローラによって生成された前記メモリ・
アクセス信号を受け取るように結合され、前記複数のメ
モリ・デバイスが、前記メモリ・アクセス信号および前
記再生クロック信号に応答してデータを記憶するか、ま
たはデータを取り出すように構成されることを特徴とす
る請求項２３に記載のコンピュータ・システム。 - 【請求項２９】 前記複数のメモリ・デバイスが、シン
クロナス・ダイナミック・ランダム・アクセス・メモリ
（ＳＤＲＡＭ）デバイスを含むことを特徴とする請求項
２８に記載のコンピュータ・システム。 - 【請求項３０】 前記メモリ・モジュールが、デュアル
・インライン・メモリ・モジュール（ＤＩＭＭ）である
ことを特徴とする請求項２３に記載のコンピュータ・シ
ステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/252768 | 1999-02-19 | ||
| US09/252,768 US6338144B2 (en) | 1999-02-19 | 1999-02-19 | Computer system providing low skew clock signals to a synchronous memory unit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000242359A true JP2000242359A (ja) | 2000-09-08 |
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Family Applications (1)
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|---|---|---|---|
| JP2000042308A Pending JP2000242359A (ja) | 1999-02-19 | 2000-02-21 | 同期メモリ・ユニットに低スキュー・クロック信号を供給するコンピュータ・システム |
Country Status (3)
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|---|---|
| US (2) | US6338144B2 (ja) |
| EP (1) | EP1030309A1 (ja) |
| JP (1) | JP2000242359A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8612786B1 (en) * | 2010-09-24 | 2013-12-17 | Amazon Technologies, Inc. | Deep idle mode |
Families Citing this family (58)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6338144B2 (en) * | 1999-02-19 | 2002-01-08 | Sun Microsystems, Inc. | Computer system providing low skew clock signals to a synchronous memory unit |
| US6956920B1 (en) * | 1999-03-22 | 2005-10-18 | Altera Corporation | Apparatus and method for low power routing of signals in a Low Voltage Differential Signaling system |
| US7350116B1 (en) | 1999-06-08 | 2008-03-25 | Cisco Technology, Inc. | Clock synchronization and fault protection for a telecommunications device |
| US6631483B1 (en) | 1999-06-08 | 2003-10-07 | Cisco Technology, Inc. | Clock synchronization and fault protection for a telecommunications device |
| US6464628B1 (en) | 1999-08-12 | 2002-10-15 | Obtech Medical Ag | Mechanical anal incontinence |
| US6471635B1 (en) | 2000-02-10 | 2002-10-29 | Obtech Medical Ag | Anal incontinence disease treatment with controlled wireless energy supply |
| US7315599B1 (en) * | 1999-12-29 | 2008-01-01 | Intel Corporation | Skew correction circuit |
| US7648455B2 (en) | 2000-02-10 | 2010-01-19 | Obtech Medical Ag | Controlled urinary incontinence treatment |
| CN1291701C (zh) | 2000-02-10 | 2006-12-27 | 波滕西亚医疗公司 | 机械阳萎治疗设备 |
| DE60131726T2 (de) | 2000-02-11 | 2008-11-06 | Potencia Medical Ag | Kontrollierte impotenzbehandlung |
| CN1196451C (zh) | 2000-02-14 | 2005-04-13 | 波滕西亚医疗公司 | 带有无线能量供给的男性阳萎假体设备 |
| EP1255513B1 (en) | 2000-02-14 | 2005-05-25 | Potencia Medical AG | Penile prosthesis |
| US6681338B1 (en) * | 2000-06-21 | 2004-01-20 | Rambus, Inc. | Method and system for reducing signal skew by switching between multiple signal routing layers |
| US6898726B1 (en) * | 2000-11-15 | 2005-05-24 | Micron Technology, Inc. | Memory system that sets a predetermined phase relationship between read and write clock signals at a bus midpoint for a plurality of spaced device locations |
| US6981086B2 (en) * | 2000-12-21 | 2005-12-27 | National Instruments Corporation | Instrumentation system including a backplane having a switched fabric bus and instrumentation lines |
| US6873926B1 (en) * | 2001-02-27 | 2005-03-29 | Cisco Technology, Inc. | Methods and apparatus for testing a clock signal |
| US6836852B2 (en) * | 2001-10-29 | 2004-12-28 | Agilent Technologies, Inc. | Method for synchronizing multiple serial data streams using a plurality of clock signals |
| KR100454126B1 (ko) * | 2002-01-15 | 2004-10-26 | 삼성전자주식회사 | 분리된 클록 라인을 구비한 정보 처리 시스템 |
| US7418616B2 (en) | 2002-07-15 | 2008-08-26 | Brooktree Broadband Holding, Inc. | System and method for improved synchronous data access |
| US20040057330A1 (en) * | 2002-09-19 | 2004-03-25 | Wu Chung-Hsiao R. | Circuit topology for clock signal distribution topology |
| US7089412B2 (en) * | 2003-01-17 | 2006-08-08 | Wintec Industries, Inc. | Adaptive memory module |
| JP4163974B2 (ja) * | 2003-02-18 | 2008-10-08 | 松下電器産業株式会社 | 半導体装置 |
| US7132857B2 (en) * | 2003-05-14 | 2006-11-07 | Semiconductor Components Industries, L.L.C. | High speed receiver with wide input voltage range |
| US7730222B2 (en) | 2004-08-24 | 2010-06-01 | Symantec Operating System | Processing storage-related I/O requests using binary tree data structures |
| US7287133B2 (en) | 2004-08-24 | 2007-10-23 | Symantec Operating Corporation | Systems and methods for providing a modification history for a location within a data store |
| US7904428B2 (en) | 2003-09-23 | 2011-03-08 | Symantec Corporation | Methods and apparatus for recording write requests directed to a data store |
| US7991748B2 (en) | 2003-09-23 | 2011-08-02 | Symantec Corporation | Virtual data store creation and use |
| US7725760B2 (en) | 2003-09-23 | 2010-05-25 | Symantec Operating Corporation | Data storage system |
| US7577806B2 (en) | 2003-09-23 | 2009-08-18 | Symantec Operating Corporation | Systems and methods for time dependent data storage and recovery |
| US7827362B2 (en) | 2004-08-24 | 2010-11-02 | Symantec Corporation | Systems, apparatus, and methods for processing I/O requests |
| US6972607B1 (en) * | 2003-12-04 | 2005-12-06 | Emc Corporation | Clock signal regeneration circuitry |
| US7034566B2 (en) * | 2004-02-12 | 2006-04-25 | International Business Machines Corporation | Method and circuit for increased noise immunity for clocking signals in high speed digital systems |
| US7126406B2 (en) | 2004-04-30 | 2006-10-24 | Xilinx, Inc. | Programmable logic device having an embedded differential clock tree |
| US7129765B2 (en) | 2004-04-30 | 2006-10-31 | Xilinx, Inc. | Differential clock tree in an integrated circuit |
| US7075331B2 (en) * | 2004-06-03 | 2006-07-11 | Tekelec | Methods and systems for providing hardware assisted programming of a programmable logic device in an embedded system |
| US20060171714A1 (en) * | 2005-02-02 | 2006-08-03 | Calix Networks, Inc. | Electrically shared passive optical network |
| US7397288B2 (en) * | 2005-03-21 | 2008-07-08 | Semiconductor Components Industries, L.L.C. | Fan out buffer and method therefor |
| US7404050B2 (en) | 2005-08-01 | 2008-07-22 | Infineon Technologies Ag | Method of operating a memory device, memory module, and a memory device comprising the memory module |
| US20080104352A1 (en) * | 2006-10-31 | 2008-05-01 | Advanced Micro Devices, Inc. | Memory system including a high-speed serial buffer |
| US7861140B2 (en) * | 2006-10-31 | 2010-12-28 | Globalfoundries Inc. | Memory system including asymmetric high-speed differential memory interconnect |
| US8242286B2 (en) | 2007-08-08 | 2012-08-14 | Medicis Pharmaceutical Corporation | Phenoxy-pyrrolidine derivative and its use and compositions |
| WO2009065276A1 (en) * | 2007-11-23 | 2009-05-28 | Hong Kong Applied Science And Technology Research Institute Co., Ltd | Zero-delay buffer with common-mode equalizer for input and feedback differential clocks into a phase-locked loop (pll) |
| US7535272B1 (en) | 2007-11-23 | 2009-05-19 | Hong Kong Applied Science And Technology Research Institute Co. Ltd. | Zero-delay buffer with common-mode equalizer for input and feedback differential clocks into a phase-locked loop (PLL) |
| ES2901553T3 (es) * | 2008-01-28 | 2022-03-22 | Implantica Patent Ltd | Dispositivo y sistema de eliminación de coágulos sanguíneos |
| EP2240135B1 (en) | 2008-01-29 | 2021-08-04 | Implantica Patent Ltd. | Apparatus for treating obesity and reflux disease |
| ES2962384T3 (es) | 2008-10-10 | 2024-03-18 | Implantica Patent Ltd | Aparato para el tratamiento de la disfunción sexual femenina |
| ES2894292T3 (es) | 2008-10-10 | 2022-02-14 | Medicaltree Patent Ltd | Dispositivo y sistema de ayuda al corazón |
| WO2010042058A1 (en) | 2008-10-10 | 2010-04-15 | Milux Holding S.A. | An improved artificial valve |
| AU2009302955B2 (en) | 2008-10-10 | 2017-01-05 | Implantica Patent Ltd. | Fastening means for implantable medical control assembly |
| US8874215B2 (en) | 2008-10-10 | 2014-10-28 | Peter Forsell | System, an apparatus, and a method for treating a sexual dysfunctional female patient |
| US8509894B2 (en) | 2008-10-10 | 2013-08-13 | Milux Holding Sa | Heart help device, system, and method |
| US9949812B2 (en) | 2009-07-17 | 2018-04-24 | Peter Forsell | Vaginal operation method for the treatment of anal incontinence in women |
| US10952836B2 (en) | 2009-07-17 | 2021-03-23 | Peter Forsell | Vaginal operation method for the treatment of urinary incontinence in women |
| US9141541B2 (en) | 2013-09-20 | 2015-09-22 | Advanced Micro Devices, Inc. | Nested channel address interleaving |
| US10095421B2 (en) | 2016-10-21 | 2018-10-09 | Advanced Micro Devices, Inc. | Hybrid memory module bridge network and buffers |
| US11070200B2 (en) * | 2018-09-27 | 2021-07-20 | Intel Corporation | Duty cycle correction system and low dropout (LDO) regulator based delay-locked loop (DLL) |
| US11709521B1 (en) * | 2020-06-26 | 2023-07-25 | Xilinx, Inc. | Synchronous clock domain crossing skew optimization and multi-clock buffer (MBUFG) |
| CN112925245B (zh) * | 2021-01-27 | 2023-02-03 | 北京计算机技术及应用研究所 | 一种基于vpx规范的智能管理接口模块 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02194721A (ja) * | 1989-01-24 | 1990-08-01 | Hitachi Ltd | 半導体集積回路装置 |
| JPH076083A (ja) * | 1993-03-22 | 1995-01-10 | Compaq Computer Corp | 単一デバイスから同期形成された全ｄｒａｍアドレス及び制御信号を持つメモリ制御器 |
| JPH09120671A (ja) * | 1995-05-15 | 1997-05-06 | Silicon Graphics Inc | データおよび状態メモリを有する大メモリ容量のｄｉｍｍ |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3082323B2 (ja) | 1991-07-30 | 2000-08-28 | ソニー株式会社 | メモリモジュール |
| US5265218A (en) | 1992-05-19 | 1993-11-23 | Sun Microsystems, Inc. | Bus architecture for integrated data and video memory |
| US5270964A (en) | 1992-05-19 | 1993-12-14 | Sun Microsystems, Inc. | Single in-line memory module |
| KR100295074B1 (ko) | 1992-12-22 | 2001-09-17 | 리패치 | 응용주문형집적회로인에러정정코드메모리제어기 |
| US5272664A (en) | 1993-04-21 | 1993-12-21 | Silicon Graphics, Inc. | High memory capacity DRAM SIMM |
| US5655113A (en) * | 1994-07-05 | 1997-08-05 | Monolithic System Technology, Inc. | Resynchronization circuit for a memory system and method of operating same |
| JPH08180678A (ja) | 1994-12-27 | 1996-07-12 | Hitachi Ltd | ダイナミック型ｒａｍ |
| US5852728A (en) | 1995-01-12 | 1998-12-22 | Hitachi, Ltd. | Uninterruptible clock supply apparatus for fault tolerant computer system |
| US6008682A (en) | 1996-06-14 | 1999-12-28 | Sun Microsystems, Inc. | Circuit and method for selectively enabling ECL type outputs |
| US5790838A (en) * | 1996-08-20 | 1998-08-04 | International Business Machines Corporation | Pipelined memory interface and method for using the same |
| US5831890A (en) | 1996-12-16 | 1998-11-03 | Sun Microsystems, Inc. | Single in-line memory module having on-board regulation circuits |
| US5987576A (en) | 1997-02-27 | 1999-11-16 | Hewlett-Packard Company | Method and apparatus for generating and distributing clock signals with minimal skew |
| US5864246A (en) | 1997-03-31 | 1999-01-26 | Lsi Logic Corporation | Method and apparatus for doubling a clock signal using phase interpolation |
| US6003118A (en) * | 1997-12-16 | 1999-12-14 | Acer Laboratories Inc. | Method and apparatus for synchronizing clock distribution of a data processing system |
| US6005412A (en) * | 1998-04-08 | 1999-12-21 | S3 Incorporated | AGP/DDR interfaces for full swing and reduced swing (SSTL) signals on an integrated circuit chip |
| US6338144B2 (en) * | 1999-02-19 | 2002-01-08 | Sun Microsystems, Inc. | Computer system providing low skew clock signals to a synchronous memory unit |
-
1999
- 1999-02-19 US US09/252,768 patent/US6338144B2/en not_active Expired - Lifetime
-
2000
- 2000-02-15 EP EP00301153A patent/EP1030309A1/en not_active Withdrawn
- 2000-02-21 JP JP2000042308A patent/JP2000242359A/ja active Pending
-
2001
- 2001-10-26 US US10/005,593 patent/US6640309B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02194721A (ja) * | 1989-01-24 | 1990-08-01 | Hitachi Ltd | 半導体集積回路装置 |
| JPH076083A (ja) * | 1993-03-22 | 1995-01-10 | Compaq Computer Corp | 単一デバイスから同期形成された全ｄｒａｍアドレス及び制御信号を持つメモリ制御器 |
| JPH09120671A (ja) * | 1995-05-15 | 1997-05-06 | Silicon Graphics Inc | データおよび状態メモリを有する大メモリ容量のｄｉｍｍ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8612786B1 (en) * | 2010-09-24 | 2013-12-17 | Amazon Technologies, Inc. | Deep idle mode |
Also Published As
| Publication number | Publication date |
|---|---|
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| US6640309B2 (en) | 2003-10-28 |
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| US20010013100A1 (en) | 2001-08-09 |
| EP1030309A1 (en) | 2000-08-23 |
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