KR100454126B1 - 분리된 클록 라인을 구비한 정보 처리 시스템 - Google Patents

분리된 클록 라인을 구비한 정보 처리 시스템 Download PDF

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KR100454126B1
KR100454126B1 KR10-2002-0002308A KR20020002308A KR100454126B1 KR 100454126 B1 KR100454126 B1 KR 100454126B1 KR 20020002308 A KR20020002308 A KR 20020002308A KR 100454126 B1 KR100454126 B1 KR 100454126B1
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Abstract

여기에 게시되는 정보 처리 시스템은 직렬 버스 구조와 분리된 클럭 라인 구조를 갖는다. 분리된 클럭 라인 구조에 따르면, CTM 클럭 신호를 전달하기 위한 제 1 클럭 라인은 CFM 클럭 신호를 전달하기 위한 제 2 클럭 라인은 전기적으로 분리되어 있다. 제 2 클럭 라인을 통해 전달되는 CFM 클럭 신호는 CTM 클럭 신호를 이용한 칩셋에 의해서 새롭게 생성된다.

Description

분리된 클록 라인을 구비한 정보 처리 시스템{INFORMATION PROCESSING SYSTEM WITH SEPARATED CLOCK LINE STRUCTURE}
본 발명은 정보 처리 시스템에 관한 것으로, 좀 더 구체적으로는 직렬 버스 구조를 갖는 메모리 모듈들을 사용하는 디지털 정보 처리 시스템에 관한 것이다.
종래 기술에 따른 정보 처리 시스템을 보여주는 블럭도가 도 1에 도시되어 있다. 도 1을 참조하면, 정보 처리 시스템(10)은 칩셋(chipset) (또는 메모리 컨트롤러)(12) 그리고 램버스 인-라인 메모리 모듈들(Rambus in-line memory module, "RIMM") (14, 16)을 포함한다. 칩셋(12)과 메모리 모듈들(14, 16)은 데이터 버스(18), 클럭 라인(20), 그리고 기준 전압 라인(22)에 연결되어 있다. 데이터 버스(18)가 복수의 데이터 라인들로 구성됨은 자명하다. 데이터 버스(18)의 제 1 종단은 칩셋(12)에 연결되어 있고, 데이터 버스(18)의 제 2 종단은, 종단 장치로서 사용되는, 종단 저항(RDATA)(예를 들면, 28Ω)을 통해 종단 전압(Vterm)(예를 들면, 1.8V)에 연결되어 있다. 기준 전압 라인(22)의 제 1 종단은 칩셋(12)에 연결되어 있고, 기준 라인(22)의 제 2 종단은 기준 전압(Vref)에 연결되어 있다. 기준 전압(Vref)은 RSL(Rambus signaling level) 신호의 로직 임계 기준 전압(logic threshold reference voltage)으로 사용된다.
클럭 라인(20)의 제 1 종단에는 클럭 발생기(24)가 연결되어 있고, 클럭 라인(20)의 제 2 종단에는 저항(RCLK)을 통해 종단 전압(Vterm)이 연결되어 있다. 클럭 발생기(24)는 칩셋(12)과 메모리 모듈들(14, 16)에 사용되는 버스 클럭 신호(예를들면, 300∼400MHz)를 발생한다. 클럭 라인(20)은 제 1 및 제 2 클럭 라인 세그먼트들(clock line segments) (20a, 20b)로 구성되고, 제 1 및 제 2 클럭 라인 세그먼트들(20a, 20b)은 칩셋(12)을 경유하는 U턴(turnaround) 지점(20c)에서 전기적으로 연결되어 있다. 각 클럭 라인 세그먼트(20a, 20b)는 데이터 버스(18)와 동일한 길이 및 전기적인 특성을 갖는다. 제 1 클럭 라인 세그먼트(20a) (또는 제 1 클럭 라인 세그먼트를 통해 전달되는 클럭 신호(CTM))은 데이터가 메모리 모듈들(14, 16)에서 마스터로서 칩셋(12)으로 전송될 때 사용된다. 예를 들면, 메모리 모듈에서 칩셋으로의 독출 동작(read operation)을 생각해 볼 수 있다. 제 2 클럭 라인 세그먼트(20b) (또는 제 2 클럭 라인 세그먼트를 통해 전달되는 클럭 신호(CFM))는 칩셋에서 메모리 모듈로의 기입 동작(write operation)을 수행할 때 사용된다.
현재 램버스 디램 모듈 시스템으로서 RIMM에는 직렬 버스 구조가 적용되고 있다. 그러한 RIMM이 높은 주파수에서 동작할 수 있는 이유는 다음과 같다. 직렬 버스 구조에서, RIMM이 동일한 채널 상에서 버스 클럭 신호로서 CTM(Clock To Master) 클럭 신호와 CFM(Clock From Master) 클럭 신호에 더블 동기되기 때문이다. 앞서 설명된 바와 같이, CTM 클럭 신호는 RSL 신호들을 채널로 전달하기 위해 사용되는 인터페이스 클럭 신호이고, CFM 클럭 신호는 RSL 신호들을 채널로부터 수신하기 위한 인터페이스 클럭 신호이다.
그러한 직렬 버스 구조를 사용함에도 불구하고, 하지만, 동작 주파수가 높아지면 클럭 신호가 감쇄되는 데, 그 이유는 클럭 라인(20)의 배선 길이와 데이터 버스(18)의 배선 길이가 일치하지 않기 때문이다. 구체적으로는, 제 1 및 제 2 클럭라인 세그먼트들(20a, 20b)로 구성되는 클럭 라인(20)의 제 1 종단과, 종단 저항(RCLK)에 연결되는, 제 2 종단 사이의 길이는 4L이다. 데이터 버스(18)의 제 1 종단과, 종단 저항(RDATA)에 연결되는, 제 2 종단 사이의 길이는 2L이다. 다시 말해서, 클럭 라인(20)을 통해 전달되는 클럭 신호가 데이터 버스를 통해 전송되는 데이터 신호보다 2배 더 전달되기 때문에, CFM 클럭 신호는 더욱 감쇄될 것이다. 즉, 도 2에 도시된 바와 같이, CFM 클럭 신호의 기울기가 눕게 되고, 스윙 폭(swing amplitude)이 감소되며, CFM 클럭 신호에 채널 상의 잡음(coupleing noise)이 추가된다. 이는 CFM 클럭 신호의 지터(jitter)가 커지게 하며, 그 결과 칩셋에 가깝게 그리고 멀리 배치된 장치들의 데이터 입력 타이밍(tSH)/데이터 출력 타이밍(tQ)에 많은 차이가 생기게 된다. 특히, 동작 주파수가 높아짐에 따라, 칩셋(12)로부터 멀리 떨어져있는 메모리 모듈(16)에 장착되는 메모리 장치는 클럭 신호의 상당한 감쇄(클럭 신호의 레벨이 사용될 수 없을 정도로 감쇄됨을 의미함)로 인해 기입 및 독출 동작을 수행하지 못한다.
본 발명의 목적은 클럭 라인의 길이가 2배로 연장 가능하게 하는 정보 처리 시스템을 제공하는 것이다.
본 발명의 다른 목적은 데이터 입력/출력 타이밍을 최적화할 수 있는 정보 처리 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 클럭 신호에 관계없이 데이터 폭이 적어도 2배 확장 가능하게 하는 정보 처리 시스템을 제공하는 것이다.
도 1은 종래 기술에 따른 정보 처리 시스템을 보여주는 블록도;
도 2는 도 1에 도시된 정보 처리 시스템에 사용되는 클럭 신호들의 프로파일을 보여주는 도면;
도 3은 본 발명의 제 1 실시예에 따른 정보 처리 시스템을 보여주는 블록도;
도 4는 도 3에 도시된 클럭 발생 회로를 보여주는 블록도;
도 5는 도 4에 도시된 드라이버를 보여주는 블록도;
도 6은 도 3에 도시된 정보 처리 시스템에 사용되는 클럭 신호들의 프로파일을 보여주는 도면;
도 7 내지 도 9는 본 발명의 다른 실시예들에 따른 정보 처리 시스템을 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
10, 100, 500, 800, 1000 : 정보 처리 시스템
12, 120, 520, 840, 1100 : 칩셋
14, 16, 140, 160, 540, 560, 1200 : 메모리 모듈
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 직렬 버스 구조를 갖는 정보 처리 시스템은 각각이 적어도 하나의 반도체 집적 회로를 갖는 복수의 모듈들을 포함한다. 클럭 발생기는 상기 복수의 모듈들로 공급될 제 1 클럭 신호를 발생한다. 칩셋 (또는 메모리 컨트롤러)는 상기 복수의 모듈들을 제어하며, 상기 제 1 클럭 신호를 받아들여 제 2 클럭 신호를 발생하는 제로 지연 클럭 버퍼 회로를 구비한다. 제 1 클럭 라인은 상기 클럭 발생기로부터의 상기 제 1 클럭 신호를 상기 칩셋의 제로 지연 클럭 버퍼 회로로 전달한다. 제 2 클럭 라인은 상기 제 1 클럭 라인과 전기적으로 절연되며, 상기 복수의 모듈들로 공급될 상기 제 2 클럭 신호를 전달한다. 상기 제 1 클럭 라인은 상기 클럭 발생기에 연결된 제 1 종단과 상기 제로 지연 클럭 버퍼 회로에 연결된 제 2 종단을 갖는 제 1 클럭 라인 세그먼트와, 상기 제 1 클럭 라인 세그먼트의 제 2 종단에 연결된 제 1 종단과 제 1 종단 장치에 연결된 제 2 종단을 갖는 제 2 클럭 라인 세그먼트로 구분된다. 상기 제 2 클럭 라인은 상기 제로 지연 클럭 버퍼 회로에 연결된 제 1 종단과 제 2 종단 장치에 연결된 제 2 종단을 갖는다. 데이터 버스는 상기 칩셋에 연결된 제 1 종단과 제 3 종단 장치에 연결된 제 2 종단을 갖는다.
본 발명의 다른 특징에 따르면, 직렬 버스 구조를 갖는 정보 처리 시스템은 각각이 적어도 하나의 반도체 집적 회로를 갖는 제 1 및 제 2 모듈들을 포함한다. 클럭 발생기는 상기 제 1 및 제 2 모듈들로 공급될 제 1 클럭 신호를 발생한다. 칩셋은 상기 제 1 및 제 2 모듈들을 제어하며, 상기 제 1 클럭 신호를 받아들여 제 2 및 제 3 클럭 신호들을 발생하는 제로 지연 클럭 버퍼 회로를 구비한다. 제 1 클럭 라인은 상기 클럭 발생기로부터의 상기 제 1 클럭 신호를 상기 칩셋의 제로 지연 클럭 버퍼 회로로 전달한다. 제 2 클럭 라인은 상기 제 1 클럭 라인과 전기적으로 절연되며, 상기 제 1 및 제 2 모듈들로 공급될 상기 제 2 클럭 신호를 전달한다. 제 3 클럭 라인은 상기 제 1 클럭 라인과 전기적으로 절연되며, 상기 제 1 및 제 2 모듈들로 공급될 상기 제 3 클럭 신호를 전달한다. 제 1 데이터 버스는 상기 칩셋에 연결된 제 1 종단과 제 4 종단 장치에 연결된 제 2 종단을 가지며, 제 2 데이터 버스는 상기 칩셋에 연결된 제 1 종단과 제 5 종단 장치에 연결된 제 2 종단을 갖는다.
본 발명의 또 다른 특징에 따르면, 직렬 버스 구조를 갖는 정보 처리 시스템은 각각이 적어도 하나의 반도체 집적 회로를 갖는 제 1 및 제 2 모듈들과; 상기 제 1 모듈은 인쇄 회로 기판의 앞면에 배치되고, 상기 제 2 모듈은 상기 인쇄 회로 기판의 뒷면에 배치되며; 상기 제 1 및 제 2 모듈들로 공급될 제 1 클럭 신호를 발생하는 클럭 발생기와; 상기 제 1 및 제 2 모듈들을 제어하며, 상기 제 1 클럭 신호를 받아들여 제 2 및 제 3 클럭 신호들을 발생하는 제로 지연 클럭 버퍼 회로를 구비한 칩셋과; 상기 클럭 발생기로부터의 상기 제 1 클럭 신호를 상기 칩셋의 제로 지연 클럭 버퍼 회로로 전달하는 제 1 클럭 라인과; 상기 제 1 클럭 라인과 전기적으로 절연되며, 상기 제 1 및 제 2 모듈들로 공급될 상기 제 2 클럭 신호를 전달하는 제 2 클럭 라인과; 그리고 상기 제 1 클럭 라인과 전기적으로 절연되며, 상기 제 1 및 제 2 모듈들로 공급될 상기 제 3 클럭 신호를 전달하는 제 3 클럭 라인을 포함한다. 제 1 데이터 버스는 상기 칩셋에 연결된 제 1 종단과 제 4 종단 장치에 연결된 제 2 종단을 가지며, 제 2 데이터 버스는 상기 칩셋에 연결된 제 1 종단과 제 5 종단 장치에 연결된 제 2 종단을 갖는다.
여기서, 상기 제 1 클럭 라인은 상기 클럭 발생기에 연결된 제 1 종단과 상기 제로 지연 클럭 버퍼 회로에 연결된 제 2 종단을 갖는 제 1 클럭 라인 세그먼트와, 상기 제 1 클럭 라인 세그먼트의 제 2 종단에 연결된 제 1 종단과 제 1 종단 장치에 연결된 제 2 종단을 갖는 제 2 클럭 라인 세그먼트로 구분되고; 상기 제 2 클럭 라인은 상기 제로 지연 클럭 버퍼 회로에 연결된 제 1 종단과 제 2 종단 장치에 연결된 제 2 종단을 가지며; 그리고 상기 제 3 클럭 라인은 상기 제로 지연 클럭 버퍼 회로에 연결된 제 1 종단과 제 3 종단 장치에 연결된 제 2 종단을 갖는다.
본 발명의 또 다른 특징에 따르면, 직렬 버스 구조를 갖는 정보 처리 시스템은 복수의 반도체 집적 회로들을 갖는 모듈과; 상기 모듈로 공급될 제 1 클럭 신호를 발생하는 클럭 발생기와; 상기 모듈을 제어하며, 상기 제 1 클럭 신호를 받아들여 제 2 및 제 3 클럭 신호들을 발생하는 제로 지연 클럭 버퍼 회로를 구비한 칩셋과; 상기 클럭 발생기로부터의 상기 제 1 클럭 신호를 상기 칩셋의 제로 지연 클럭 버퍼 회로로 전달하는 제 1 클럭 라인과; 상기 제 1 클럭 라인과 전기적으로 절연되며, 상기 모듈로 공급될 상기 제 2 클럭 신호를 전달하는 제 2 클럭 라인과; 그리고 상기 제 1 클럭 라인과 전기적으로 절연되며, 상기 모듈로 공급될 상기 제 3 클럭 신호를 전달하는 제 3 클럭 라인을 포함한다. 여기서, 상기 제 1 클럭 라인은상기 클럭 발생기에 연결된 제 1 종단과 상기 제로 지연 클럭 버퍼 회로에 연결된 제 2 종단을 갖는 제 1 클럭 라인 세그먼트와, 상기 제 1 클럭 라인 세그먼트의 제 2 종단에 연결된 제 1 종단과 제 1 종단 장치에 연결된 제 2 종단을 갖는 제 2 클럭 라인 세그먼트로 구분되고; 상기 제 2 클럭 라인은 상기 제로 지연 클럭 버퍼 회로에 연결된 제 1 종단과 제 2 종단 장치에 연결된 제 2 종단을 가지며; 그리고 상기 제 3 클럭 라인은 상기 제로 지연 클럭 버퍼 회로에 연결된 제 1 종단과 제 3 종단 장치에 연결된 제 2 종단을 갖는다.
이하 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명될 것이다.
도 3은 본 발명의 제 1 실시예에 따른 정보 처리 시스템을 보여주는 블록도이다. 도 3을 참조하면, 정보 처리 시스템(100)은 칩셋(chipset) (120) 그리고 램버스 인-라인 메모리 모듈들(RIMM) (140, 160)을 포함한다. 칩셋(120)과 메모리 모듈들(140, 160)은 데이터 버스(180), 제 1 클럭 라인(200), 제 2 클럭 라인(220), 그리고 기준 전압 라인(240)에 연결되어 있다. 데이터 버스(180)의 제 1 종단은 칩셋(120)에 연결되어 있고, 데이터 버스(180)의 제 2 종단은, 종단 장치로서 사용되는, 종단 저항(RDATA)(예를 들면, 28Ω)을 통해 종단 전압(Vterm)(예를 들면, 1.8V)에 연결되어 있다. 기준 전압 라인(240)의 제 1 종단은 칩셋(120)에 연결되어 있고, 기준 라인(220)의 제 2 종단은 기준 전압(Vref)에 연결되어 있다.
제 1 클럭 라인(200)의 제 1 종단에는 클럭 발생기(260)가 연결되어 있고,제 1 클럭 라인(200)의 제 2 종단에는 저항(RCLK)을 통해 종단 전압(Vterm)이 연결되어 있다. 클럭 발생기(260)는 칩셋(120)과 메모리 모듈들(140, 160)에 사용되는 버스 클럭 신호(예를 들면, 300∼400MHz)를 발생한다. 제 1 클럭 라인(200)은 제 1 및 제 2 클럭 라인 세그먼트들(200a, 200b)로 구성되고, 제 1 및 제 2 클럭 라인 세그먼트들(200a, 200b)은 칩셋(120)을 경유하는 U턴(turnaround) 지점(200c)에서 전기적으로 연결되어 있다. 특히, 제 1 및 제 2 클럭 라인 세그먼트들(200a, 200b)은 칩셋(120)의 클럭 발생 회로(122)에 전기적으로 연결되어 있다. 제 1 클럭 라인 세그먼트(200a) (또는 제 1 클럭 라인 세그먼트를 통해 전달되는 클럭 신호(CTM))은 데이터가 메모리 모듈들(140, 160)에서 마스터로서 칩셋(120)으로 전송될 때 사용된다. 이 실시예에서, 제 2 클럭 라인 세그먼트(200b)는 클럭 신호를 전송하기 위한 것이 아니라 제 1 클럭 라인 세그먼트(200b)를 종단 장치로서 저항(RCLK)에 연결하기 위한 것이다. 제 2 클럭 라인(220)은 칩셋(120)의 클럭 발생 회로(122)에서 생성된 클럭 신호 즉, CFM 클럭 신호를 전송한다. 제 2 클럭 라인(220)의 제 1 종단은 칩셋(120)의 클럭 발생 회로(122)에 연결되고, 제 2 클럭 라인(220)의 제 2 종단은 종단 장치로서 저항(RCLK)을 통해 종단 전압(Vterm)에 연결되어 있다. 제 2 클럭 라인(220) (또는 제 2 클럭 라인을 통해 전달되는 클럭 신호(CFM))는 칩셋(120)로부터 출력되는 데이터를 메모리 모듈(140, 160)에 기입할 때 즉, 기입 동작(write operation)을 수행할 때 사용된다.
계속해서 도 3을 참조하면, 칩셋(120)의 클럭 발생 회로(122)는 제 1 클럭라인 세그먼트(200a)를 통해 전달되는 CTM 클럭 신호를 공급받고, 클럭 신호들(CFM, tclk)을 발생한다. 클럭 신호(tclk)는 칩셋(120)으로부터 출력되는 데이터를 데이터 버스(180)에 실을 때 사용되는 것으로, 데이터 출력 드라이버(124)에 공급된다. CFM 클럭 신호는, 앞서 설명된 바와 같이, 칩셋(120)로부터 출력되는 데이터를 메모리 모듈(140, 160)에 기입할 때 사용되는 것으로, 제 2 클럭 라인(220)을 통해 전달된다.
제 1 클럭 라인(200)의 제 1 클럭 라인 세그먼트(200a)는, 도 3에서 알 수 있듯이, 제 2 클럭 라인(220)과 전기적으로 절연되어 있다. 종래 기술과 달리, 제 2 클럭 라인(220)을 통해 전달되는 CFM 클럭 신호는 칩셋(120)의 클럭 발생 회로(122)에 의해서 새롭게 생성된 클럭 신호이다. 즉, 종래 기술의 CFM 클럭 신호가 칩셋(120)을 통과한 CTM 클럭 신호이기 때문에, CFM 클럭 신호는 칩셋(120)으로부터 멀리 떨어진 메모리 모듈에서 상당히 감쇄된다. 반면에, 본 발명의 CFM 클럭 신호는 CTM 클럭 신호를 이용하여 새롭게 생성된 클럭 신호로, 제 1 클럭 라인 세그먼트(200a)에서 받은 CTM 클럭 신호의 감쇄가 칩셋(120)의 클럭 발생 회로(122)에서 보상된다. 그러므로, 본 발명의 CFM 클럭 신호는 종래 기술의 CFM 클럭 신호보다 적게 감쇄될 것이다. 또한, CFM 클럭 신호의 기울기가 눕는 것과 CFM 클럭 신호의 스윙폭이 감소되는 것을 억제할 수 있다. 결론적으로, 칩셋에 인접한 장치와 멀리 떨어진 장치의 데이터 출력/입력 타이밍들(tQ/tSH) 간의 차이가 현저히 감소될 수 있다.
도 4는 도 3에 도시된 칩셋의 클럭 발생 회로(122)를 보여주는 블록도이다.클럭 발생 회로(122)는 DLL(delay-locked loop) 또는 PLL(phase-locked loop)를 이용한 제로 지연 클럭 버퍼 회로(zero delay clock buffer circuit)이다. 클럭 발생 회로(122)는 제 1 클럭 라인 세그먼트(200a)를 통해 전달되는 CTM 클럭 신호에 응답하여 클럭 신호(tclk)를 발생하며, 클럭 신호(tclk)는 데이터 출력 인터페이스로서 데이터 출력 드라이버(124)로 공급된다. 데이터 출력 드라이버(124)는 데이터 버스(180)에 연결되며, 클럭 신호(tclk)의 로우-하이 천이에 동기되어 홀수(또는 짝수) 데이터를 출력하고 클럭 신호(tclk)의 하이-로우 천이에 동기되어 짝수(또는 홀수) 데이터를 출력한다. 클럭 발생 회로(122)는 위상 검출기(phase detector) (300), 카운터(counter) (310), 디지털-아날로그 변환기(digital-to-analog converter) (320), 인터폴레이터(interpolator) (330), 클럭 버퍼(clock buffer) (340), 그리고 클럭 드라이버(clock driver) (350)를 포함한다.
위상 검출기(300)는 차동 입력 클럭 신호(CFM, CFMN)와 차동 피드백 클럭 신호(fbktclk, fdktclkb) 사이의 위상차를 검출하여 위상차 신호(phase difference signal) (PhDiff)를 카운터(310)로 출력한다. 카운터(310)는 위상차 신호(PhDiff)를 디지털 값(CNT)으로 변환하고, 아날로그-디지털 변환기(320)는 카운트 값(CNT)을 아날로그 양(analog quantity)으로 변환한다. 인터폴레이터(330)는 기준 클럭 발생 회로(미도시됨)로부터 기준 클럭 신호들(ref_clk1-ref_clk8)을 공급받는다. 인터폴레이터(330)는 디지털-아날로그 변환기(320)로부터 출력되는 아날로그 값에 따라 기준 클럭 신호들(ref_clk1-ref_clk8) 중 한쌍의 기준 클럭 신호들을 선택하여 인터폴레이트된 클럭 신호들(tclk0, tclk90)을 출력한다. 클럭 신호들(tclk0,tclk90)의 위상차는 90도이다.
클럭 신호(tclk0)는 클럭 버퍼(340)를 통해 동기 신호(tclk)로서 데이터 출력 드라이버(124)로 전달되고, 클럭 신호(tclk90)는 클럭 버퍼(340)를 통해 피드백 클럭 신호로서 드라이버(350)로 전달된다. 드라이버(350)는 클럭 버퍼(340)를 통해 전달된 클럭 신호(tclk90)로서 mclk 클럭 신호에 응답하여 차동 피드백 클럭 신호(fbktclk, fbktclkb)를 위상 검출기(300)로 출력한다. 또한, 드라이버(350)는 클럭 버퍼(340)를 통해 전달된 클럭 신호(tclk90)로서 mclk 클럭 신호에 응답하여 CFM 클럭 신호를 제 2 클럭 라인(220)으로 출력한다. 클럭 발생 회로(122)의 클럭 드라이버(350)는 데이터 출력 드라이버(124)와 동일하게 구성되며, 이는 도 5에 도시되어 있다.
도 5를 참조하면, 클럭 드라이버(350)는 위상 분배기(phase splitter) (351), 제 1 데이터 생성기(352), 제 2 데이터 생성기(353), 제 1 멀티플렉서(354), 제 2 멀티플렉서(355), 제 1 드라이버(356), 그리고 제 2 드라이버(357)를 포함한다. 위상 분배기(351)는 클럭 버퍼(340)로부터의 클럭 신호(mclk)를 받아들이고, 상보적인 클럭 신호들(QtclkL, QtclkLb)을 출력한다. 제 1 데이터 생성기(355)는 한 쌍의 데이터 신호들(E_Q, O_Q)을 생성하며, 데이터 신호들(E_Q, O_Q)은 각각 전원 전압(VCC)과 접지 전압(VSS)을 갖는다. 제 2 데이터 생성기(356)는 한 쌍의 데이터 신호들(E_Qb, O_Qb)을 생성하며, 데이터 신호들(E_Qb, O_Qb)은 각각 접지 전압(VSS)과 전원 전압(VCC)을 갖는다.
제 1 멀티플렉서(354)는 위상 분배기(351)로부터 출력되는 클럭신호(QtclkL)의 하이 레벨 동안 출력 신호(Q)로서 데이터 신호(E_Q)를 출력하고, 제 1 멀티플렉서(354)는 위상 분배기(351)로부터 출력되는 클럭 신호(QtclkLb)의 하이 레벨 동안 출력 신호(Q)로서 데이터 신호(O_Q)를 출력한다. 제 1 멀티플렉서(354)의 다른 출력 신호(QL)는 출력 신호(Q)와 동일한 위상 또는 그 보다 뒤진 위상을 갖는 신호이다. 제 1 드라이버(356)는 제 1 멀티플렉서(354)의 출력 신호들(Q, QL)에 응답하여 CFM 클럭 신호와 피드백 클럭 신호(fbktclk)를 출력한다. 마찬가지로, 제 2 멀티플렉서(355)는 위상 분배기(351)로부터 출력되는 클럭 신호(QtclkL)의 하이 레벨 동안 출력 신호(Qb)로서 데이터 신호(E_Qb)를 출력하고, 제 2 멀티플렉서(355)는 위상 분배기(351)로부터 출력되는 클럭 신호(QtclkLb)의 하이 레벨 동안 출력 신호(Qb)로서 데이터 신호(O_Qb)를 출력한다. 제 2 멀티플렉서(355)의 다른 출력 신호(QLb)는 출력 신호(Qb)와 동일한 위상 또는 그 보다 뒤진 위상을 갖는 신호이다. 제 2 드라이버(356)는 제 2 멀티플렉서(355)의 출력 신호들(Qb, QLb)에 응답하여 CFMN 클럭 신호와 피드백 클럭 신호(fbktclkb)를 출력한다.
도 5에서, 제 1 및 제 2 드라이버들(356, 357)은 이 분야에 잘 알려진 오프-드레인 트랜지스터(open-drain transistor)로 구성되며, 이는 데이터 출력 드라이버(124)와 실질적으로 동일하다. 데이터 출력 드라이버(124)와 동일한 오프-드레인 구조의 드라이버를 이용하여 제 1 및 제 2 드라이버들(356, 357)을 구성함으로써 다음과 같은 이점을 얻을 수 있다. 먼저, 데이터 출력 드라이버(124)의 변화를 트랙킹(tracking)함으로써, 데이터 출력 타이밍(tQ)의 변화가 거의 제거될 수 있다.게다가, CFM 클럭 신호와 출력 데이터가 마스터(master)로서 칩셋(120)의 공정, 전압, 온도 환경 (또는, "PVT 환경"이라 칭함)과 동일한 신호 특성(스윙 폭, 신호 파워)을 갖고 전송 라인을 통해 전달되기 때문에, 클럭과 데이터를 받는 슬레이브(slave)로서 메모리 모듈은 최적의 데이터 입력 타이밍(tSH)을 확보할 수 있다.
도 6은 본 발명에 따른 CFM 및 CTM 클럭 신호의 프로파일을 보여주는 도면이다. 도 6에서 알 수 있듯이, CTM 클럭 신호는 제 1 클럭 라인 세그먼트(200a)를 통해 클럭 발생기(260)에서 칩셋(120)으로 전달되기 때문에, 칩셋(120)에 근접할수록 채널을 통해 감쇄된다. 그렇게 감쇄된 클럭 신호는 칩셋(120)의 클럭 발생 회로(122)를 통해 보상되며, 그렇게 보상된 클럭 신호는 CFM 클럭 신호로서 제 2 클럭 라인(220)을 통해 전달된다. 본 발명에 따른 CFM 클럭 신호는 종래의 CFM 클럭 신호에 비해서 향상된 프로파일을 갖는다. 또한, 클럭 라인의 길이를 2배로 확장하는 것이 가능하다.
도 7은 본 발명에 따른 정보 처리 시스템의 제 2 실시예를 보여주는 블록도이다. 먼저, 도 7에 도시된 정보 처리 시스템은 직렬 버스의 병렬 구조를 갖는다. 즉, 메모리 모듈들이 직렬로 배열되는 대신에 병렬로 배열되며, 서로 다른 데이터 버스를 통해 데이터가 전송된다. 하지만, 각 메모리 모듈은 직렬 버스 구조를 갖는다. 도 7의 정보 처리 시스템은 메모리 모듈들의 병렬 확장성을 확보하기에 용이하다. 좀 더 구체적으로 설명하면, 다음과 같다.
정보 처리 시스템(500)은 칩셋(chipset) (520) 그리고 램버스 인-라인 메모리 모듈들(RIMM) (540, 560)을 포함한다. 칩셋(520)과 메모리 모듈(540)은 제 1 클럭 라인(580), 제 2 클럭 라인(600), 제 1 데이터 버스(620), 그리고 제 1 기준 전압 라인(640)에 연결되어 있다. 제 1 데이터 버스(620)의 제 1 종단은 칩셋(520)에 연결되어 있고, 제 1 데이터 버스(620)의 제 2 종단은 종단 저항(RDATA)(예를 들면, 28Ω)을 통해 종단 전압(Vterm)(예를 들면, 1.8V)에 연결되어 있다. 제 1 기준 전압 라인(640)의 제 1 종단은 칩셋(120)에 연결되어 있고, 제 1 기준 전압 라인(640)의 제 2 종단은 기준 전압(Vref)에 연결되어 있다.
제 1 클럭 라인(580)의 제 1 종단에는 클럭 발생기(550)가 연결되어 있고, 제 1 클럭 라인(580)의 제 2 종단에는 저항(RCLK)을 통해 종단 전압(Vterm)이 연결되어 있다. 클럭 발생기(550)는 칩셋(520)과 메모리 모듈들(540, 560)에 사용되는 버스 클럭 신호(예를 들면, 300∼400MHz)를 발생한다. 제 1 클럭 라인(580)은 제 1 및 제 2 클럭 라인 세그먼트들(580a, 580b)로 구성되고, 제 1 및 제 2 클럭 라인 세그먼트들(580a, 580b)은 칩셋(520)을 경유하는 U턴 지점(580c)에서 전기적으로 연결되어 있다. 특히, 제 1 및 제 2 클럭 라인 세그먼트들(580a, 580b)은 칩셋(520)의 클럭 발생 회로(522)에 전기적으로 연결되어 있다. 제 2 클럭 라인 세그먼트(580b)는 클럭 신호를 전송하기 위한 것이 아니라 제 1 클럭 라인 세그먼트(580b)를 종단 장치로서 저항(Rclk)에 연결하기 위한 것이다. 제 2 클럭 라인(600)은 칩셋(520)의 클럭 발생 회로(522)에서 생성된 클럭 신호 즉, CFM 클럭 신호를 전송한다. 제 2 클럭 라인(600)의 제 1 종단은 칩셋(520)의 클럭 발생회로(522)에 연결되고, 제 2 클럭 라인(520)의 제 2 종단은 종단 장치로서 저항(Rclk)을 통해 종단 전압(Vterm)에 연결되어 있다.
계속해서 도 7을 참조하면, 칩셋(520)과 메모리 모듈(560)은 제 1 클럭 라인(580), 제 3 클럭 라인(680), 제 2 데이터 버스(700), 그리고 제 2 기준 전압 라인(720)에 연결되어 있다. 제 2 데이터 버스(700)의 제 1 종단은 칩셋(520)에 연결되어 있고, 제 2 데이터 버스(700)의 제 2 종단은 종단 저항(RDATA)(예를 들면, 28Ω)을 통해 종단 전압(Vterm)(예를 들면, 1.8V)에 연결되어 있다. 제 2 기준 전압 라인(720)의 제 1 종단은 칩셋(520)에 연결되어 있고, 제 2 기준 전압 라인(720)의 제 2 종단은 기준 전압(Vref)에 연결되어 있다. 제 3 클럭 라인(680)은 칩셋(520)의 클럭 발생 회로(522)에서 생성된 클럭 신호(CFM2)를 전송한다. 제 3 클럭 라인(680)의 제 1 종단은 칩셋(520)의 클럭 발생 회로(522)에 연결되고, 제 3 클럭 라인(680)의 제 2 종단은 종단 장치로서 저항(Rclk)을 통해 종단 전압(Vterm)에 연결되어 있다.
도 7에서, 도 7에 도시된 클럭 발생 회로(522)가 2개의 CFM 클럭 신호들(CFM1, CFM2)을 생성하기 때문에, 도 4에 도시된 것과 동일한 드라이버(350)가 클럭 발생 회로(522)에 추가된다는 점이 상이하다. 이점을 제외하면, 칩셋(520)의 클럭 발생 회로(522)는 도 3에 도시된 실시예와 실질적으로 동일하다. 그러므로 클럭 발생 회로의 상세한 설명은 생략된다. 제 2 및 제 3 클럭 라인들(600, 680)을 통해 전달되는 클럭 신호들(CFM1, CFM2)은 칩셋(520)의 클럭 발생 회로(522)에 의해서 새롭게 생성된 클럭 신호이다. 즉, 종래 기술의 CFM 클럭 신호가 칩셋을 통과한 CTM 클럭 신호이기 때문에, CFM 클럭 신호는 칩셋으로부터 멀리 떨어진 메모리 모듈에서 상당히 감쇄된다. 반면에, 본 발명의 클럭 신호들(CFM1, CFM2)은 CTM 클럭 신호를 이용하여 새롭게 생성된 클럭 신호로, 제 1 클럭 라인 세그먼트(580a)에서 받은 CTM 클럭 신호의 감쇄가 칩셋(520)의 클럭 발생 회로(522)에서 보상된다. 그러므로, 본 발명의 CFM 클럭 신호는 종래 기술의 CFM 클럭 신호보다 적게 감쇄될 것이다.
도 7에 도시된 메모리 모듈들(540, 560)은 서로 다른 슬롯(slot)에 장착되며, 그 결과 데이터 폭이 2배로 증가된다. 즉, 전체적인 밴드폭(bandwidth)이 증가된다. 밴드폭의 증가는 인쇄 회로 기판(800)의 양면에 반도체 집적 회로들(또는 RDRAM) (이는 제 1 메모리 모듈을 구성한다)을 배치함으로써 달성될 수 있다. 즉, 도 8에 도시된 바와 같이, 인쇄 회로 기판(820)의 상면에는 복수의 RDRAM들이 부착되어 있고, 그것의 하면에는 복수의 RDRAM들 (이는 제 2 메모리 모듈을 구성한다)이 부착되어 있다. 이러한 점을 제외하면, 제 1 클럭 라인(860), 제 2 클럭 라인(880), 제 3 클럭 라인(900)의 배선 방식은 도 7에 도시된 것과 실질적으로 동일하다. 그러므로, 제 1 내지 제 3 클럭 라인들(860, 880, 900)에 대한 설명은 생략될 것이다. 편의상, 도 8에는 클럭 라인들(860, 880, 900)만이 도시되어 있지만, 제 1 및 제 2 메모리 모듈들에 각각 연결되는 데이터 버스들과 기준 전압 라인들이 정보 처리 시스템에 제공될 것이다. 도 8에 도시된 정보 처리 시스템(800)이 도 3 및 도 7에 도시된 정보 처리 시스템과 동일한 효과를 얻을 수 있다.
도 9는 본 발명에 따른 정보 처리 시스템의 제 3 실시예를 보여주는 블록도이다. 도 9를 참조하면, 정보 처리 시스템(1000)은 칩셋(1100), 메모리 모듈(1200), 제 1 클럭 라인(1300), 제 2 클럭 라인(1400), 제 3 클럭 라인(1500), 그리고 클럭 발생기(1600)를 포함한다. 도 9에서, 제 2 클럭 라인(1400)은 메모리 모듈(1200)의 RDRAM들 중 일부에 공급될 CFM1 클럭 신호를 전달하고, 제 3 클럭 라인(1500)은 메모리 모듈(1200)의 나머지 RDRAM들에 공급될 CFM2 클럭 신호를 전달한다. 이점을 제외하면, 도 9에 도시된 정보 처리 시스템(100)은 도 3, 도 7, 도 8에 도시된 정보 처리 시스템과 동일한 효과를 얻는다. 그러므로, 도 9에 도시된 정보 처리 시스템(1000)에 대한 설명은 생략될 것이다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 클럭 라인 상에서 감쇄를 받은 CTM 클럭 신호가 칩셋을 통해 보상되어 CFM 클럭 신호로서 출력되기 때문에, CFM 클럭 신호의 기울기가 눕는 것과 CFM 클럭 신호의 스윙폭이 감소되는 것을 억제할 수 있다. 이러한 방식에 따르면, 칩셋에 인접한 장치와 멀리 떨어진 장치의 데이터 출력/입력 타이밍들(tQ/tSH) 간의 차이가 현저히 감소될 수 있다. 게다가, 클럭 라인의 길이를 2배로 확장할 수 있다.
칩셋의 클럭 발생 회로가 데이터 출력 드라이버와 동일한 구조를 갖는 드라이버를 이용하여 구현되기 때문에, 데이터 출력 드라이버의 PVT 특성이 동일하게 트랙킹되며, 그 결과 데이터 출력 타이밍의 변화가 현저히 감소될 수 있다. 클럭 신호와 관계없이 데이터 폭을 적어도 2배 증가시키는 것이 가능하기 때문에, 전체적인 밴드폭이 증가될 수 있다.

Claims (17)

  1. 직렬 버스 구조를 갖는 정보 처리 시스템에 있어서:
    각각이 적어도 하나의 반도체 집적 회로를 갖는 복수의 모듈들과;
    상기 복수의 모듈들로 공급될 제 1 클럭 신호를 발생하는 클럭 발생기와;
    상기 복수의 모듈들을 제어하며, 상기 제 1 클럭 신호를 받아들여 제 2 클럭 신호를 발생하는 제로 지연 클럭 버퍼 회로를 구비한 칩셋과;
    상기 클럭 발생기로부터의 상기 제 1 클럭 신호를 상기 칩셋의 제로 지연 클럭 버퍼 회로로 전달하는 제 1 클럭 라인과; 그리고
    상기 제 1 클럭 라인과 전기적으로 절연되며, 상기 복수의 모듈들로 공급될 상기 제 2 클럭 신호를 전달하는 제 2 클럭 라인을 포함하며,
    상기 제 1 클럭 라인은 상기 클럭 발생기에 연결된 제 1 종단과 상기 제로 지연 클럭 버퍼 회로에 연결된 제 2 종단을 갖는 제 1 클럭 라인 세그먼트와, 상기 제 1 클럭 라인 세그먼트의 제 2 종단에 연결된 제 1 종단과 제 1 종단 장치에 연결된 제 2 종단을 갖는 제 2 클럭 라인 세그먼트로 구분되고; 상기 제 2 클럭 라인은 상기 제로 지연 클럭 버퍼 회로에 연결된 제 1 종단과 제 2 종단 장치에 연결된 제 2 종단을 갖는 것을 특징으로 하는 정보 처리 시스템.
  2. 제 1 항에 있어서,
    상기 제 1 종단 장치는 종단 전압과 상기 제 2 클럭 라인 세그먼트의 제 2종단 사이에 연결된 저항을 포함하며; 상기 제 2 종단 장치는 종단 전압과 상기 제 2 클럭 라인의 제 2 종단 사이에 연결된 제 2 저항을 포함하는 것을 특징으로 하는 정보 처리 시스템.
  3. 제 1 항에 있어서,
    상기 칩셋에 연결된 제 1 종단과 제 3 종단 장치에 연결된 제 2 종단을 갖는 데이터 버스를 더 포함하는 것을 특징으로 하는 정보 처리 시스템.
  4. 제 1 항에 있어서,
    상기 각 메모리 모듈은 램버스 인라인 메모리 모듈(Rambus in-line memory module; RIMM)인 것을 특징으로 하는 정보 처리 시스템.
  5. 제 4 항에 있어서,
    상기 제 1 클럭 신호는 CTM(clock-to-master) 클럭 신호이고, 상기 제 2 클럭 신호는 CFM(clock-from-master) 클럭 신호인 것을 특징으로 하는 정보 처리 시스템.
  6. 직렬 버스 구조를 갖는 정보 처리 시스템에 있어서:
    각각이 적어도 하나의 반도체 집적 회로를 갖는 제 1 및 제 2 모듈들과;
    상기 제 1 및 제 2 모듈들로 공급될 제 1 클럭 신호를 발생하는 클럭 발생기와;
    상기 제 1 및 제 2 모듈들을 제어하며, 상기 제 1 클럭 신호를 받아들여 제 2 및 제 3 클럭 신호들을 발생하는 제로 지연 클럭 버퍼 회로를 구비한 칩셋과;
    상기 클럭 발생기로부터의 상기 제 1 클럭 신호를 상기 칩셋의 제로 지연 클럭 버퍼 회로로 전달하는 제 1 클럭 라인과;
    상기 제 1 클럭 라인과 전기적으로 절연되며, 상기 제 1 및 제 2 모듈들로 공급될 상기 제 2 클럭 신호를 전달하는 제 2 클럭 라인과; 그리고
    상기 제 1 클럭 라인과 전기적으로 절연되며, 상기 제 1 및 제 2 모듈들로 공급될 상기 제 3 클럭 신호를 전달하는 제 3 클럭 라인을 포함하며,
    상기 제 1 클럭 라인은 상기 클럭 발생기에 연결된 제 1 종단과 상기 제로 지연 클럭 버퍼 회로에 연결된 제 2 종단을 갖는 제 1 클럭 라인 세그먼트와, 상기 제 1 클럭 라인 세그먼트의 제 2 종단에 연결된 제 1 종단과 제 1 종단 장치에 연결된 제 2 종단을 갖는 제 2 클럭 라인 세그먼트로 구분되고; 상기 제 2 클럭 라인은 상기 제로 지연 클럭 버퍼 회로에 연결된 제 1 종단과 제 2 종단 장치에 연결된 제 2 종단을 가지며; 그리고 상기 제 3 클럭 라인은 상기 제로 지연 클럭 버퍼 회로에 연결된 제 1 종단과 제 3 종단 장치에 연결된 제 2 종단을 갖는 것을 특징으로 하는 정보 처리 시스템.
  7. 제 6 항에 있어서,
    상기 칩셋에 연결된 제 1 종단과 제 4 종단 장치에 연결된 제 2 종단을 갖는제 1 데이터 버스와; 그리고
    상기 칩셋에 연결된 제 1 종단과 제 5 종단 장치에 연결된 제 2 종단을 갖는 제 2 데이터 버스를 더 포함하는 것을 특징으로 하는 정보 처리 시스템.
  8. 제 6 항에 있어서,
    상기 제 1 및 제 2 메모리 모듈들 각각은 램버스 인라인 메모리 모듈인 것을 특징으로 하는 정보 처리 시스템.
  9. 제 8 항에 있어서,
    상기 제 1 클럭 신호는 CTM 클럭 신호이고, 상기 제 2 및 제 3 클럭 신호들 각각은 CFM 클럭 신호인 것을 특징으로 하는 정보 처리 시스템.
  10. 직렬 버스 구조를 갖는 정보 처리 시스템에 있어서:
    각각이 적어도 하나의 반도체 집적 회로를 갖는 제 1 및 제 2 모듈들과;
    상기 제 1 모듈은 인쇄 회로 기판의 앞면에 배치되고, 상기 제 2 모듈은 상기 인쇄 회로 기판의 뒷면에 배치되며;
    상기 제 1 및 제 2 모듈들로 공급될 제 1 클럭 신호를 발생하는 클럭 발생기와;
    상기 제 1 및 제 2 모듈들을 제어하며, 상기 제 1 클럭 신호를 받아들여 제 2 및 제 3 클럭 신호들을 발생하는 제로 지연 클럭 버퍼 회로를 구비한 칩셋과;
    상기 클럭 발생기로부터의 상기 제 1 클럭 신호를 상기 칩셋의 제로 지연 클럭 버퍼 회로로 전달하는 제 1 클럭 라인과;
    상기 제 1 클럭 라인과 전기적으로 절연되며, 상기 제 1 및 제 2 모듈들로 공급될 상기 제 2 클럭 신호를 전달하는 제 2 클럭 라인과; 그리고
    상기 제 1 클럭 라인과 전기적으로 절연되며, 상기 제 1 및 제 2 모듈들로 공급될 상기 제 3 클럭 신호를 전달하는 제 3 클럭 라인을 포함하며,
    상기 제 1 클럭 라인은 상기 클럭 발생기에 연결된 제 1 종단과 상기 제로 지연 클럭 버퍼 회로에 연결된 제 2 종단을 갖는 제 1 클럭 라인 세그먼트와, 상기 제 1 클럭 라인 세그먼트의 제 2 종단에 연결된 제 1 종단과 제 1 종단 장치에 연결된 제 2 종단을 갖는 제 2 클럭 라인 세그먼트로 구분되고; 상기 제 2 클럭 라인은 상기 제로 지연 클럭 버퍼 회로에 연결된 제 1 종단과 제 2 종단 장치에 연결된 제 2 종단을 가지며; 그리고 상기 제 3 클럭 라인은 상기 제로 지연 클럭 버퍼 회로에 연결된 제 1 종단과 제 3 종단 장치에 연결된 제 2 종단을 갖는 것을 특징으로 하는 정보 처리 시스템.
  11. 제 10 항에 있어서,
    상기 칩셋에 연결된 제 1 종단과 제 4 종단 장치에 연결된 제 2 종단을 갖는 제 1 데이터 버스와; 그리고
    상기 칩셋에 연결된 제 1 종단과 제 5 종단 장치에 연결된 제 2 종단을 갖는 제 2 데이터 버스를 더 포함하는 것을 특징으로 하는 정보 처리 시스템.
  12. 제 10 항에 있어서,
    상기 제 1 및 제 2 메모리 모듈들 각각은 램버스 인라인 메모리 모듈인 것을 특징으로 하는 정보 처리 시스템.
  13. 제 12 항에 있어서,
    상기 제 1 클럭 신호는 CTM 클럭 신호이고, 상기 제 2 및 제 3 클럭 신호들 각각은 CFM 클럭 신호인 것을 특징으로 하는 정보 처리 시스템.
  14. 직렬 버스 구조를 갖는 정보 처리 시스템에 있어서:
    복수의 반도체 집적 회로들을 갖는 모듈과;
    상기 모듈로 공급될 제 1 클럭 신호를 발생하는 클럭 발생기와;
    상기 모듈을 제어하며, 상기 제 1 클럭 신호를 받아들여 제 2 및 제 3 클럭 신호들을 발생하는 제로 지연 클럭 버퍼 회로를 구비한 칩셋과;
    상기 클럭 발생기로부터의 상기 제 1 클럭 신호를 상기 칩셋의 제로 지연 클럭 버퍼 회로로 전달하는 제 1 클럭 라인과;
    상기 제 1 클럭 라인과 전기적으로 절연되며, 상기 모듈로 공급될 상기 제 2 클럭 신호를 전달하는 제 2 클럭 라인과; 그리고
    상기 제 1 클럭 라인과 전기적으로 절연되며, 상기 모듈로 공급될 상기 제 3 클럭 신호를 전달하는 제 3 클럭 라인을 포함하며,
    상기 제 1 클럭 라인은 상기 클럭 발생기에 연결된 제 1 종단과 상기 제로 지연 클럭 버퍼 회로에 연결된 제 2 종단을 갖는 제 1 클럭 라인 세그먼트와, 상기 제 1 클럭 라인 세그먼트의 제 2 종단에 연결된 제 1 종단과 제 1 종단 장치에 연결된 제 2 종단을 갖는 제 2 클럭 라인 세그먼트로 구분되고; 상기 제 2 클럭 라인은 상기 제로 지연 클럭 버퍼 회로에 연결된 제 1 종단과 제 2 종단 장치에 연결된 제 2 종단을 가지며; 그리고 상기 제 3 클럭 라인은 상기 제로 지연 클럭 버퍼 회로에 연결된 제 1 종단과 제 3 종단 장치에 연결된 제 2 종단을 갖는 것을 특징으로 하는 정보 처리 시스템.
  15. 제 14 항에 있어서,
    상기 칩셋에 연결된 제 1 종단과 제 4 종단 장치에 연결된 제 2 종단을 갖는 제 1 데이터 버스를 포함하는 것을 특징으로 하는 정보 처리 시스템.
  16. 제 15 항에 있어서,
    상기 제 1 및 제 2 메모리 모듈들 각각은 램버스 인라인 메모리 모듈인 것을 특징으로 하는 정보 처리 시스템.
  17. 제 16 항에 있어서,
    상기 제 1 클럭 신호는 CTM 클럭 신호이고, 상기 제 2 및 제 3 클럭 신호들 각각은 CFM 클럭 신호인 것을 특징으로 하는 정보 처리 시스템.
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