KR20010066356A - 반도체 메모리 장치의 클럭신호 발생회로 - Google Patents

반도체 메모리 장치의 클럭신호 발생회로 Download PDF

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KR20010066356A
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남경우
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윤종용
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Abstract

본 발명은 반도체 메모리 장치의 클럭신호 발생회로를 공개한다. 그 회로는 외부로부터 인가되는 클럭신호와 클럭신호를 지연한 제1신호를 조합하여 제1클럭신호를 발생하기 위한 제1클럭신호 발생회로, 및 클럭신호와 클럭신호를 지연한 제2신호를 조합하여 소정 개수의 제2클럭신호들을 발생하기 위한 제2클럭신호 발생회로를 구비하고, 제1클럭신호의 펄스폭이 제2클럭신호들의 펄스폭보다 크고 제1클럭신호의 액티브 구간내에 제2클럭신호들의 액티브 구간이 형성되는 것을 특징으로 한다. 따라서, 내부 클럭신호사이의 스큐에 의해서 셋업/홀드 타임 마아진이 줄어드는 것을 방지할 수 있다.

Description

반도체 메모리 장치의 클럭신호 발생회로{clock signal generator of a semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 내부적으로 발생되는 클럭신호사이의 스큐에 의해서 셋업/홀드 타임 마아진이 줄어드는 것을 방지할 수 있는 반도체 메모리 장치의 클럭신호 발생회로에 관한 것이다.
동기식 반도체 메모리 장치의 클럭신호 동기회로는 기준 내부 클럭신호를 사용하여 외부로부터 인가되는 신호를 받아들인다.
이러한 클럭신호 동기회로는 첫 번째 스위치와 첫 번째 래치로 구성된 첫 번째 래치 단과 두 번째 스위치와 두 번째 래치로 구성된 두 번째 래치로 구성된다.
첫 번째 스위치는 내부 클럭신호가 디스에이블 상태일 때 온되고, 두 번째 스위치는 내부 클럭신호가 인에이블 상태일 때 온되어 클럭신호가 디스에이블 상태에서 인에이블 상태로 갈 때 외부의 신호가 두 번째 래치에 저장되어 동기가 이루어진다.
여기에서, 중요한 것은 레이스 마아진(race margin)으로, 두 번째 스위치가 온되기 전에 첫 번째 스위치가 오프되어야 하고, 첫 번째 스위치가 온되기 전에 두번째 스위치가 오프되어야 한다는 것이다. 이와같이 동작되어야만 외부 신호의 기준 내부 클럭신호에 대한 셋업/홀드 타임이외의 구간의 무효한 값이 두 번째 래치에 입력되지 못하게 된다.
도1은 종래의 클럭신호 동기회로의 일실시예의 회로도로서, 버퍼(10), 지연회로(12), 인버터(I1), CMOS전송 게이트들(C1, C2), 인버터들(I2, I3)로 구성된 래치(L1), 및 인버터들(I4, I5)로 구성된 래치(L2)로 구성되어 있다.
도1에 나타낸 회로의 동작을 설명하면 다음과 같다.
버퍼(10)는 입력신호(IN)를 버퍼하여 출력한다. 지연회로(12)는 버퍼(10)의 출력신호를 지연한다. CMOS전송 게이트(C1)는 "로우"레벨의 내부 클럭신호(PCLK)에 응답하여 온되어 지연회로(12)의 출력신호를 전송한다. 래치(L1)는 CMOS전송 게이트(C1)의 출력신호를 반전하고 래치하여 신호(A)를 발생한다. CMOS전송 게이트(C2)는 "하이"레벨의 내부 클럭신호(PCLK)에 응답하여 온되어 래치(L1)의 출력신호(A)를 반전하고 래치하여 출력신호(OUT)를 발생한다.
도2는 도1에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도로서, 내부 클럭신호(PCLK)가 "로우"레벨일 때 입력신호(IN)가 CMOS전송 게이트(C1)를 통하여 전송되어 래치(L1)에 입력신호(IN)가 반전되고 래치되어 신호(A)가 발생된다. 즉, 내부 클럭신호(PCLK)가 "하이"레벨일 때 유효 데이터가 래치된다. 빗금친 부분은 무효 데이터 구간을 나타내고 그 이외의 부분은 유효 데이터 구간을 나타낸다. 그리고, 클럭신호(PCLK)가 "하이"레벨일 때 신호(A)가 CMOS전송 게이트(C2)를 통하여 전송된다. 래치(L2)는 신호(A)를 반전하고 래치하여 출력신호(OUT)를 발생한다.
도3은 종래의 클럭신호 동기회로의 다른 실시예의 회로도로서, 버퍼(20), 지연회로(22), CMOS전송 게이트(C3), 인버터들(I7, I8)로 구성된 래치(L3), NAND게이트(NA1), 및 인버터들(I6, I9)로 구성되어 있다.
도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
버퍼(10)는 입력신호(IN)를 버퍼하여 출력한다. 지연회로(12)는 버퍼(10)의 출력신호를 지연한다. CMOS전송 게이트(C3)는 "로우"레벨의 내부 클럭신호(PCLK)에 응답하여 온되어 지연회로(22)의 출력신호를 전송한다. 래치(L3)는 CMOS전송 게이트(C3)로부터 전송되는 신호를 반전하고 래치하여 신호(B)를 발생한다. NAND게이트(NA1)와 인버터(I9)는 "하이"레벨의 내부 클럭신호(PCLK)에 응답하여 래치(L3)의 출력신호(B)를 반전하여 출력신호(OUT)로 출력한다.
도4는 도3에 나타낸 회로의 동작을 설명하기 위한 타이밍도로서, 내부 클럭신호(PCLK)가 "로우"레벨일 때 CMOS전송 게이트(C3)가 온되어 지연회로(22)의 출력신호를 래치(L3)로 출력한다. 래치(L3)는 클럭신호(PCLK)가 "로우"레벨일 때 CMOS전송 게이트(C3)를 통하여 전송되는 데이터를 반전하고, "하이"레벨일 때 데이터를 래치하여 신호(B)로 출력한다. 빗금친 부분은 무효 데이터 구간을 나타낸다. NAND게이트(NA1)와 인버터(I9)는 "하이"레벨의 내부 클럭신호(PCLK)에 응답하여 신호(B)를 반전하여 출력신호(OUT)로 발생한다.
도5는 종래의 반도체 메모리 장치의 클럭신호 동기회로의 일실시예의 회로도로서, 버퍼(30), 지연회로(32), 인버터들(I10, I13), CMOS전송 게이트들(C4, C5), 인버터들(I11, I12)로 구성된 래치(L4), 및 인버터들(I14, I15)로 구성된 래치(L5)로 구성되어 있다.
도5에 나타낸 회로는 인버터(I10), CMOS전송 게이트(C4), 및 인버터들(I11, I12)로 구성된 래치(L4)로 이루어진 첫 번째 클럭신호 동기회로와 인버터(I13), CMOS전송 게이트(C5), 및 인버터들(I14, I15)로 구성된 래치(L5)로 이루어진 두 번째 클럭신호 동기회로가 위치적으로 멀리 떨어져 있는 경우의 회로 구성을 나타내는 것이다.
그리고, 두 번째 클럭신호 동기회로로 인가되는 클럭신호(PCLK')가 클럭신호(PCLK)와 스큐(skew)가 발생하고, 두 번째 클럭신호 동기회로로 인가되는 입력신호(C')가 첫 번째 클럭신호 동기회로의 래치(L4)의 출력신호(C)보다 늦게 발생되는 경우의 회로 구성을 나타내는 것이다.
도6a, b를 이용하여 도5에 나타낸 회로의 동작을 설명하면 다음과 같다.
도6a는 클럭신호(PCLK')가 클럭신호(PCLK)보다 앞서서 발생되는 경우의 타이밍도로서, "로우"레벨의 클럭신호(PCLK)에 응답하여 버퍼(30)에 의해서 버퍼되고, 지연회로(32)에 의해서 지연된 외부로부터 입력되는 신호(IN)가 CMOS전송 게이트(C4)를 통하여 전송된다. 래치(L4)는 CMOS전송 게이트(C4)의 출력신호를 반전하고 래치하여 신호(C)를 발생한다. 신호(C)는 지연되어 신호(C')로 발생된다. 신호(C')는 "하이"레벨의 클럭신호(PCLK')에 응답하여 CMOS전송 게이트(C5)를 통하여 전송된다. 래치(L5)는 CMOS전송 게이트(C5)를 통하여 전송되는 데이터를 반전하고 래치하여 출력신호(OUT)로 발생한다.
CMOS전송 게이트(C4)가 오프되기 전에 CMOS전송 게이트(C5)가 온되어 무효데이터가 CMOS전송 게이트(C5)를 통하여 래치(L5)로 래치된다. 따라서, 무효 데이터가 출력신호(OUT)로 발생되게 된다.
그런데, 클럭신호(PCLK')가 클럭신호(PCLK)보다 앞서서 발생되므로 인해서 출력신호(OUT)의 유효 데이터 구간이 짧아지게 된다. 즉, 빗금친 부분과 같은 무효 데이터 구간이 발생하게 된다. 따라서, 출력신호(OUT)의 앞쪽 유효 구간이 줄어들게 됨으로써 셋업/홀드 타임 마아진이 부족하게 된다는 문제점이 발생하게 된다.
도6b는 클럭신호(PCLK')가 클럭신호(PCLK)보다 늦게 발생되는 경우의 타이밍도로서, 클럭신호(PCLK')가 클럭신호(PCLK)보다 늦게 발생됨으로써 출력신호(OUT)의 유효 데이터 구간이 짧아지게 된다. 즉, 빗금친 부분과 같은 무효 데이터 구간이 발생된다.
즉, 클럭신호(PCLK)와 클럭신호(PCLK')사이에 스큐가 발생됨으로써 유효 데이터 구간이 짧아지게 되어 셋업/홀드 타임 마아진이 줄어들게 된다는 문제점이 있었다.
이 경우에는 CMOS전송 게이트(C5)가 오프되려고 할 때 래치(L4)의 출력신호(C)가 발생되어 무효 데이터가 래치되게 된다. 따라서, 페일(fail)이 발생되게 된다.
도7은 종래의 반도체 메모리 장치의 클럭신호 동기회로의 다른 실시예의 회로도로서, 버퍼(40), 지연회로(42), 인버터들(I16, I19), CMOS전송 게이트(C6), 인버터들(I17, I18)로 구성된 래치(L6), 및 NAND게이트(NA2)로 구성되어 있다.
도7에 나타낸 회로는 인버터(I16), CMOS전송 게이트(C6), 및 인버터들(I17,I18)로 구성된 래치(L6)로 이루어진 첫 번째 클럭신호 동기회로와 NAND게이트(NA2)와 인버터(I19)로 구성된 두 번째 클럭신호 동기회로가 위치적으로 멀리 떨어져 있는 경우의 회로 구성을 나타내는 것이다.
그리고, 두 번째 클럭신호 동기회로로 인가되는 클럭신호(PCLK')가 첫 번째 클럭신호 동기회로로 인가되는 클럭신호(PCLK)와 스큐(skew)가 발생하고, 두 번째 클럭신호 동기회로로 인가되는 신호(D')가 첫 번째 클럭신호 동기회로의 래치(L6)의 출력신호(D)보다 늦게 발생되는 경우의 회로 구성을 나타내는 것이다.
도8a, b를 이용하여 도7에 나타낸 회로의 동작을 설명하면 다음과 같다.
도8a는 클럭신호(PCLK')가 클럭신호(PCLK)보다 앞서서 발생되는 경우의 타이밍도로서, "로우"레벨의 클럭신호(PCLK)에 응답하여 버퍼(40)에 의해서 버퍼되고, 지연회로(42)에 의해서 지연된 외부로부터 입력되는 신호(IN)가 CMOS전송 게이트(C6)를 통하여 전송된다. 래치(L6)는 CMOS전송 게이트(C6)의 출력신호를 반전하고 래치하여 신호(D)를 발생한다. 신호(D)는 지연되어 신호(D')로 발생된다. 신호(D')는 "하이"레벨의 클럭신호(PCLK')에 응답하여 신호(D')를 출력신호(OUT)로 발생한다.
그런데, 클럭신호(PCLK')가 클럭신호(PCLK)보다 앞서서 발생되므로 인해서 출력신호(OUT)의 유효 데이터 구간이 짧아지게 된다. 즉, 빗금친 부분과 같은 무효 데이터 구간이 발생하게 된다. 따라서, 출력신호(OUT)의 앞쪽 유효 구간이 줄어들게 됨으로써 셋업/홀드 타임 마아진이 부족하게 된다는 문제점이 발생하게 된다.
즉, 이 경우는 도6a의 경우와 마찬가지로 무효 데이터가 래치되게 된다는 문제점이 있다.
도8b는 클럭신호(PCLK')가 클럭신호(PCLK)보다 늦게 발생되는 경우의 타이밍도로서, 클럭신호(PCLK')가 클럭신호(PCLK)보다 늦게 발생됨으로써 출력신호(OUT)의 유효 데이터 구간이 짧아지게 된다. 즉, 빗금친 부분과 같은 무효 데이터 구간이 발생하게 된다. 따라서, 도6b의 회로와 마찬가지로 페일이 발생하게 된다.
즉, 클럭신호(PCLK)와 클럭신호(PCLK')사이에 스큐가 발생됨으로써 유효 데이터 구간이 짧아지게 되어 출력신호(OUT)의 뒤쪽 유효 기간이 줄어들게 됨으로써 셋업/홀드 타임 마아진이 줄어들게 된다는 문제점이 있었다.
본 발명의 목적은 내부적으로 발생되는 클럭신호의 스큐를 제거함으로써 셋업/홀드 타임 마아진을 확보할 수 있는 반도체 메모리 장치의 클럭신호 발생회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 클럭신호 발생회로는 외부로부터 인가되는 클럭신호와 상기 클럭신호를 지연한 제1신호를 조합하여 제1클럭신호를 발생하기 위한 제1클럭신호 발생수단, 및 상기 클럭신호와 상기 클럭신호를 지연한 제2신호를 조합하여 소정 개수의 제2클럭신호들을 발생하기 위한 제2클럭신호 발생수단을 구비하고, 상기 제1클럭신호의 펄스폭이 상기 제2클럭신호들의 펄스폭보다 크고 상기 제1클럭신호의 액티브 구간내에 상기 제2클럭신호들의 액티브 구간이 형성되는 것을 특징으로 한다.
도1은 종래의 클럭신호 동기회로의 일실시예의 회로도이다.
도2는 도1에 나타낸 회로의 동작 타이밍도이다.
도3은 종래의 클럭신호 동기회로의 다른 실시예의 회로도이다.
도4는 도3에 나타낸 회로의 동작 타이밍도이다.
도5는 종래의 반도체 메모리 장치의 클럭신호 동기회로의 일실시예의 회로도이다.
도6a, b는 도5에 나타낸 클럭신호(PCLK, PCLK')사이에 스큐가 발생한 경우의 동작 타이밍도이다.
도7은 종래의 반도체 메모리 장치의 클럭신호 동기회로의 다른 실시예의 회로도이다.
도8a, b는 도7에 나타낸 클럭신호들(PCLK, PCLK')사이에 스큐가 발생한 경우의 동작 타이밍도이다.
도9는 본 발명의 반도체 메모리 장치의 클럭신호 발생회로의 일실시예의 블록도이다.
도10은 본 발명의 반도체 메모리 장치의 클럭신호 발생회로의 다른 실시예의회로도이다.
도11은 본 발명의 클럭신호 발생회로에 의해서 발생된 클럭신호들(PCLK, PCLK')이 도5의 클럭신호 동기회로로 인가되는 경우의 동작을 나타내는 동작 타이밍도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 클럭신호 발생회로를 설명하면 다음과 같다.
도9는 본 발명의 반도체 메모리 장치의 클럭신호 발생회로의 실시예의 블록도로서, 클럭버퍼(50), 지연회로들(52, 54), NAND게이트(NA3, NA4), 및 인버터들(I20, I21)로 구성되어 있다.
도9에서, 지연회로(50)의 지연시간은 지연회로(52)의 지연시간보다 작다.
도9에 나타낸 회로의 동작을 설명하면 다음과 같다.
클럭버퍼(50)는 외부로부터 인가되는 클럭신호(CLK)를 버퍼하여 출력한다. 지연회로들(52, 54) 각각은 클럭버퍼(50)의 출력신호를 지연하여 출력한다. NAND게이트(NOR3)와 인버터(I20)는 클럭버퍼(50)의 출력신호와 지연회로(52)의 출력신호를 논리곱하여 클럭신호(PCLK)를 발생한다. 즉, 이때 발생되는 클럭신호(PCLK)의 펄스폭은 외부로부터 인가되는 클럭신호(CLK)의 펄스폭보다는 작아지게 된다. NAND게이트(NA4)와 인버터(I21)는 클럭버퍼(50)의 출력신호와 지연회로(54)의 출력신호를 논리곱하여 클럭신호(PCLK')를 발생한다. 이때, 지연회로(54)의 지연시간이 더 크므로 발생되는 클럭신호(PCLK')의 펄스폭은 클럭신호(PCLK)의 펄스폭보다 좁아지게 되고, 클럭신호(PCLK)의 "하이"레벨 구간 내에 들어가게 된다.
도9에 나타낸 바와 같이 클럭신호 발생회로를 구성하게 되면, 기준 클럭신호(PCLK)로부터 클럭신호(PCLK')가 어느 곳에 위치하든 기준 클럭신호(PCLK)의 펄스폭내에 클럭신호(PCLK')가 들어가게 된다.
따라서, 클럭신호(PCLK)와 클럭신호(PCLK')사이의 스큐에 의하여 발생할 수있는 문제점을 해결하고, 셋업/홀드 타임 마아진을 확보할 수 있게 된다.
도10은 본 발명의 반도체 메모리 장치의 클럭신호 발생회로의 다른 실시예의 회로도로서, 도9에 나타낸 지연회로들(52, 54) 대신에 반전 및 지연회로들(62, 64)로 구성되어 있다.
반전 및 지연회로(62)는 3개의 직렬 연결된 인버터들(I30, I31, I32), 저항들(R1, R2, R3), 및 캐패시터들(CA1, CA2, CA3)로 구성되어 있다. 그리고, 반전 및 지연회로(64)는 3개의 직렬 연결된 인버터들(I33, I34, I35), 저항들(R4, R5), 및 캐패시터들(CA4, CA5)로 구성되어 있다.
도10에 나타낸 회로의 반전 및 지연회로(62)의 지연시간은 반전 및 지연회로(64)의 지연시간보다 더 길다.
저항(R1)은 인버터(I30)의 풀다운 트랜지스터(미도시)와 접지전압사이에 연결되고, 캐패시터(CA1)는 인버터(I30)의 출력단에 연결되어 있다. 저항(R2)은 전원전압과 인버터(I31)의 풀업 트랜지스터(미도시)에 연결되고, 캐패시터(CA2)는 인버터(I31)의 출력단에 연결되어 있다. 저항(R3)은 인버터(I32)의 풀다운 트랜지스터(미도시)와 접지전압사이에 연결되고, 캐패시터(CA3)는 인버터(I32)의 출력단에 연결되어 있다. 저항(R4)은 전원전압과 인버터(I34)의 풀업 트랜지스터사이에 연결되고, 캐패시터(CA4)는 인버터(I34)의 출력단에 연결되어 있다. 저항(R5)은 인버터(I35)의 풀다운 트랜지스터와 접지전압사이에 연결되고, 캐패시터(CA5)는 인버터(I35)의 출력단에 연결되어 있다.
즉, 반전 및 지연회로(62)에 연결된 저항들(R1, R2, R3) 및 캐패시터들(CA1,CA2, CA3)과 반전 및 지연회로(64)에 연결된 저항들(R4, R5) 및 캐패시터들(CA4, CA5)에 의해서 이들 지연회로의 지연시간을 조절하게 된다.
반전 및 지연회로(62)의 지연시간을 반전 및 지연회로(64)의 지연시간 보다 더 길게함으로써 클럭신호(PCLK)의 펄스폭이 클럭신호(PCLK')의 펄스폭보다 커지게 되고 클럭신호(PCLK)의 "하이"레벨 구간내에 클럭신호(PCLK')의 "하이"레벨 구간이 들어가게 된다.
따라서, 클럭신호(PCLK)와 클럭신호(PCLK')사이의 스큐가 발생되지 않게 됨으로써 클럭신호 동기회로로부터 출력되는 신호들의 유효 데이터 구간이 확보되고, 이에 따라 셋업/홀드 타임 마아진을 확보할 수 있다.
도11은 본 발명의 클럭신호 발생회로에 의해서 발생된 클럭신호들(PCLK, PCLK')이 도5의 클럭신호 동기회로로 인가되는 경우의 동작을 나타내는 동작 타이밍도이다.
도11로부터, 클럭신호(PCLK)와 클럭신호(PCLK')사이의 스큐가 제거됨으로써 출력신호(OUT)의 유효 데이터 구간이 확보되고, 이에 따라 셋업/홀드 타임 마아진이 확보될 수 있음을 알 수 있다.
즉, 도6a, b의 타이밍도에서는 빗금친 무효 데이터 구간이 나타나지만, 도11의 타이밍도에서는 빗금친 무효 데이터 구간이 나타나지 않게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치의 클럭신호 발생회로는 외부 클럭신호를 이용하여 발생되는 내부 클럭신호들사이의 스큐를 제거함으로써 셋업/홀드 타임 마아진을 확보할 수 있다.

Claims (7)

  1. 외부로부터 인가되는 클럭신호와 상기 클럭신호를 지연한 제1신호를 조합하여 제1클럭신호를 발생하기 위한 제1클럭신호 발생수단; 및
    상기 클럭신호와 상기 클럭신호를 지연한 제2신호를 조합하여 소정 개수의 제2클럭신호들을 발생하기 위한 제2클럭신호 발생수단을 구비하고,
    상기 제1클럭신호의 펄스폭이 상기 제2클럭신호들의 펄스폭보다 크고 상기 제1클럭신호의 액티브 구간내에 상기 제2클럭신호들의 액티브 구간이 형성되는 것을 특징으로 하는 반도체 메모리 장치의 클럭신호 발생회로.
  2. 제1항에 있어서, 상기 제1클럭신호 발생수단은
    상기 클럭신호를 지연하여 상기 제1신호를 발생하기 위한 제1지연수단; 및
    상기 클럭신호와 상기 제1신호를 논리곱하여 상기 제1클럭신호를 발생하기 위한 제1논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 클럭신호 발생회로.
  3. 제2항에 있어서, 상기 제2클럭신호 발생수단은
    상기 클럭신호를 지연하여 상기 제2신호를 발생하기 위한 제2지연수단; 및
    상기 클럭신호와 상기 제2신호를 논리곱하여 상기 소정 개수의 제2클럭신호들을 발생하기 위한 소정 개수의 제2논리곱 게이트들을 구비한 것을 특징으로 하는반도체 메모리 장치의 클럭신호 발생회로.
  4. 제3항에 있어서, 상기 제1지연수단의 지연시간이 상기 제2지연수단의 지연시간보다 긴 것을 특징으로 하는 반도체 메모리 장치의 클럭신호 발생회로.
  5. 제1항에 있어서, 상기 제1클럭신호 발생수단은
    상기 클럭신호를 반전 및 지연하여 상기 제1신호를 발생하기 위한 제1반전 및 지연수단; 및
    상기 클럭신호와 상기 제1신호를 논리곱하여 상기 제1클럭신호를 발생하기 위한 제1논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 클럭신호 발생회로.
  6. 제5항에 있어서, 상기 제2클럭신호 발생수단은
    상기 클럭신호를 반전 및 지연하여 상기 제2신호를 발생하기 위한 제2반전 및 지연수단; 및
    상기 클럭신호와 상기 제2신호를 논리곱하여 상기 소정 개수의 제2클럭신호들을 발생하기 위한 소정 개수의 제2논리곱 게이트들을 구비한 것을 특징으로 하는 반도체 메모리 장치의 클럭신호 발생회로.
  7. 제6항에 있어서, 상기 제1지연수단의 지연시간이 상기 제2지연수단의 지연시간보다 짧은 것을 특징으로 하는 반도체 메모리 장치의 클럭신호 발생회로.
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KR1019990068065A KR20010066356A (ko) 1999-12-31 1999-12-31 반도체 메모리 장치의 클럭신호 발생회로

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* Cited by examiner, † Cited by third party
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KR100454126B1 (ko) * 2002-01-15 2004-10-26 삼성전자주식회사 분리된 클록 라인을 구비한 정보 처리 시스템

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