KR19990022545A - 국부 디스큐 클럭 발생기 회로 소자를 이용한 클럭 분배네트워크 - Google Patents

국부 디스큐 클럭 발생기 회로 소자를 이용한 클럭 분배네트워크 Download PDF

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Abstract

고속 마이크로프로세서용 클럭신호 분배 네트워크는 외부적으로 발생된 클럭 신호를 수신하도록 결합된 클럭 합성기(30)를 포함하고 있다. 클럭 합성기(30)는 내부 클럭 신호를 발생하기 위해 외부 클럭을 디스큐하고, 이것은 전도성 트리에 의해 반도체 다이 주위에 분배된다. 한 세트의 국부 디스큐 클럭 발생기(40a-d)는 트리의 가지 내부 접속부(31, 33a-b, 34a-d)에 결합되고 근접회로소자를 구동하기 위한 제로 디레이 버퍼로서 작용한다.

Description

국부 디스큐 클럭 발생기 회로 소자를 이용한 클럭 분배네트워크
대용량 집적회로는 종종 타이밍 기준으로서 작용하는 클럭신호에 동기적으로 작동한다. 디바이스의 대변화는 이런 방식으로 작동한다. 아마 이 종류의 회로내에서 가장 주목할 만한 것은 마이크로프로세서와 100MHZ 까지의 주파수에서 작동할 수 있는 다른 데이터 처리 디바이스이다. 차세대 처리기는 놀라운 속도, 예를 들어 500 MHZ를 1 GHZ보다 큰 것에의 접근이 기대된다.
이런 회로에서, 그 클럭신호를 반도체 칩주위에 분배된 기능상의 블록 각각에 결합시킬 필요가 있다. 이것은 마이크로프로세서와 같이 동기적으로 작동하는 집적회로는 칩에 걸쳐서 클럭신호를 분배하는 네트워크를 필요로 한다는 것을 의미한다. 전형적인 마이크로프로세서에서, 예를들어, 클럭신호는 기준 주파수 입력을 제공하는 외부 신호로부터 칩에 내부적으로 종종 발생된다. 그 외부 클럭 신호는 결정공진자 회로로 부터 일반적으로 획득된다. 그러면 내부적으로 발생된 기준클럭신호는 마이크로프로세서의 논리 클러스터 또는 다기능 유니트에 결합된다. 명백하게 동기논리기능은 일부 종류의 클럭 분배 네트워크에 대한 필요성을 암시한다.
마이크로프로세서가 증가한 만큼 대용량 집적회로에 대하여 주파수를 작동할때, 칩에 걸쳐 클럭신호를 효과적으로 합성하는 방법의 문제는 해결하는데 더 어려워진다. 그 이유는 정상적인 클럭 신호 분배 네트워크는 클럭신호에서의 상이한 디레이(즉, 클럭 스큐)를 네트워크의 상이한 지로에 유입하기 때문이다. 클럭 스큐를 일으키는 요인은 전자기 전파 디레이(RCL), 분배 네트워크에서의 버퍼 디레이, 그리고 전체 분배 네트워크를 만드는 여러 분배라인과 관련된 저항성-용량성(RC) 디레이를 포함한다. 추가로, 클럭 스큐는 제조과정에서의 변화, 온도변화, 전력공급변화 그리고 상이한 부하용량때문에 반도체 다이의 표면에 걸쳐 변할 수 있다.
회로 설계자와 컴퓨터 설계자에게 직면하는 중대한 과제의 보다 나은 아이디어를 주기위해서, 차세대 마이크로프로세서는 500 MHZ 이상의 주파수에서 작동되도록 설정된다. 이러한 엄청난 주파수에서, 클럭 신호는 약 650 mils2의 지역을 가진 반도체 다이 주위에 분배된 천만이상의 트랜지스터에 여전히 결합되어 있어야 한다. 공간적으로 거대한 마이크로프로세서 칩에 포괄적으로 걸쳐서 고속 클럭 신호를 분배하는 주요 어려움중 하나는 논리게이트 부하의 문제이다. 과거에는, 여러 기술이 클럭신호 분배 네트워크내의 클럭 스큐를 제거하고자 하였다. 이들 접근에는 일반적으로 디레이없이 논리 게이트의 부하용량을 구동하고자 하는 독립 버퍼의 체인 사용을 포함한다. 종래기술은 대용량 칩에 걸쳐 저 클럭 스큐를 얻고자 하는 상이한 클럭 분배 네트워크의 무수한 예를 포함하고 있다. 예를 들어, U.S.특허 5,289,866; 5,307,381; 5,339,253; 5,361,277; 5,376,842; 5,397,943; 그리고 5,398,262는 감소되는 클럭 스큐의 공동 목표를 마이크로프로세서와 같은 대용량 집적회로에서 모두 공유하고 있는 회로소자와 클럭 분배 네트워크를 설명하고 있다.
보는 바와 같이, 본 발명은 고성능, 고주파 데이터 처리 디바이스에 이상적으로 적합한 클럭신호 분배에 대한 장치와 방법을 제공한다. 본 발명은 글로벌 시스템 클럭에 상대적인 최소량의 스큐를 가진 마이크로프로세서와 같은 고성능 회로에 고주파 클럭(예를 들어, 500 MHZ이상)이 분배되게 할 수 있다. 또한 본 발명은 다이 내부접속부 저항, 내부접속부 용량, 다이에 걸친 내부접속부 인덕턴스와 트랜지스터 파라미터 변이로 부터 발생하는 클럭분배 네트워크에서의 스큐 변이의 양을 최소화한다. 더욱이, 본 발명은 클럭 분배 끝점에서의 위상 난조의 근원을 감소시킨다.
본 발명은 단일 반도체 다이에 제조되는 대용량집적회로 분야에 관한 것이다. 더 상세하게는, 마이크로프로세서와 같은 대용량 집적회로에 걸쳐 클럭 신호를 분배하는 것에 관한 것이다.
본 발명은 다음의 상세한 설명과 첨부한 도면으로 부터 더 충분히 이해될 것이다. 그러나 이것은 본 발명을 도시된 특정 실시예에 제한하기보다는 단지 설명과 이해를 위한 것이다.
도 1은 종래기술의 클럭 분배도에 사용된 기본 위상 잠금 루프회로를 설명하고 있다.
도 2는 종래 기술의 클럭 분배도에 사용된 버퍼의 네트워크를 설명하고 있다.
도 3은 본 발명의 하나의 실시예에 따라 클럭 분배 네트워크를 도시하고 있는 개념도이다.
도 4는 본 발명의 다른 실시예를 도시하고 있는 개념도이다.
본 발명의 주 문제는 마이크로프로세서와 같은 고속 집적회로(IC)에 대한 클럭 신호 분배 네트워크이다. 본 발명은 클럭 스큐를 최소화하고 칩 주위에 배치된 논리의 클러스터 또는 기능 유니트에 부하를 등화한다. 또한, 본 발명은 클러스터 또는 장치내의 국부된 논리신호가 시간의 근접(즉, 타이밍 마진)으로 작동될 수 있으므로 클럭 버퍼 디레이를 제거한다.
하나의 실시예에서, 본 발명은 외부적으로 발생된 클럭 신호를 수신하도록 결합된 클럭 합성기를 포함하고 있다. 클럭 합성기는 내부 클럭 신호를 발생하는 외부 클럭을 디스큐한다. 그러면 이 내부 클럭 신호는 전도성 트레이스 또는 라인의 트리에 의해 반도체 다이 주위에 분배된다. 그 전도성 트리는 루트노드와 복수의 지로 내부접속부를 포함하고 있다. 전도성 트리의 루트노드는 클럭 합성기에 연결되고, 복수의 지로 내부 접속부는 집적회로 주위에 분배된다. 그 지로 내부 접속부 각각은 실제로 다른 접속부와 맞물린 특성 임피던스를 가지고 있다. 본 발명은 칩 주위에 분배된 복수의 국부 디스큐 클럭 발생기를 포함하고 있다. 각각의 국부 디스큐 클럭 발생기는 전도성 트리의 대응 지로 접속부에 연결되고 내부 글로벌 클럭 신호로부터 국부 클럭 신호를 발생시키기 위한 제로 디레이 버퍼로서 작용한다. 그 국부 클럭 신호는 국부 디스큐 클럭 발생기에 근접하는 집적회로의 클러스터 논리회로 소자와 기능 유니트의 일부분을 구동한다.
본 발명은 동기적으로 작동되는 집적회로에 대한 클럭 분배 네트워크를 게재하고 있다. 다음 설명에서, 다수의 특정 세목들이 본 발명의 완전한 설명을 위해서 특정 회로 구성, 디바이스, 내부 접속부 등등과 같이 설명된다. 그러나 이 특정 세목들은 본 발명의 실행에 필수적으로 필요하지 않다는 것을 알 수 있다. 다른 예에서, 잘 알려진 구조, 회로, 방법 등등은 본 발명을 모호하게 하는 것을 피하기 위해서 상세히 논의되거나 도시되지 않았다.
도 1은 마이크로프로세서(11)에 연결된 외부적으로 발생된 기준클럭신호(XCLK)로부터 내부 클럭 신호(ICLK)를 발생하기 위한 종래도를 도시하고 있다. 위상 잠금 루프(PLL)(12)는 입력부로서 외부클럭신호를 마이크로프로세서(11)에서 수신한다. PLL(12)는 위상 검출기(13), 전하 펌프(14), 그리고 전압 제어 발생기(VCO)(15)를 포함하고 있는 표준 피드백 회로로 구성되어 있는 바와 같이 도 1에 나타나 있다. 필수적으로 PLL(12)는 프로세서의 내부 논리 게이트를 구동하는 내부 클럭 신호(ICLK)와 외부 클럭 신호(XCLK)사이에서 제로 스큐를 얻기 위해 입력 버퍼로서 작동한다.
큰 버퍼 네트워크(17)는 마이크로프로세서의 다기능 블록에 대해 충분히 강한 구동 전류를 종종 만드는데 필요하다. 도 1에서, 내부 클럭 신호에 의해 구동되어야 하는 부하용량은 CCHIP으로서 나타낸다. 마이크로프로세서 설계가 실리콘 기판상에 만들어지는 트랜지스터의 수를 증가시킴에 따라, 칩용량(CCHIP)은 버퍼 디레이 네트워크(17)의 복잡성이 증가함에 따라 대응하여 증가된다. 외부 클럭 신호(XCLK)와 내부 클럭 신호(ICLK)사이에 제로 스큐를 유지하는 것에 관하여, 회로 크기의 증가는 PLL(12)가 두 클럭신호 사이의 위상 에러를 실제로 제거하기 때문에 문제가 되지 않는다. 바꾸어 말하면, PLL(12)는 XCLK 또는 ICLK중 하나에 기준이 되는 입력/출력(I/O)신호에 대한 절대적인 타이밍 관계(예를 들어, 셋업과 유지)를 유지하는데 매우 알맞다.
그러나 다른 문제가 발생된다. 버퍼 네트워크(17)는 개별 지로 네트워크가 많은 대응 디레이를 가진 상태의 복잡성에서 증가되기 때문에 클럭 분배 네트워크에서의 지로사이의 매칭은 획득하는데 어려움이 있다. 추가로, 반도체 다이가 전체지역에서 증가함에 따라, 효과적인 채널 길이에서의 변화, 한계 전압, 프로세스와 온도변화 등등은 네트워크에 걸쳐서 버퍼신호 디레이(DC)에서의 큰 변화가 야기된다. AC 관점에서, PLL(12)에서의 VCO(15)에 의해 간단히 좌우되도록 사용되는 위상 난조는 칩에 걸친 노이즈와 전력 공급 전압에서의 변화와 더 큰 버퍼 디레이로 인하여 더 큰 프로세서 디바이스에서 더 나쁘게 된다.
이 상황은 전형적인 분배 네트워크(17)를 도시한 도2에서 설명된다. 네트워크(17)는 접속된 트리구조에 정렬된 버퍼(20)의 내부접속 네트워크로 구성되어 있다. 그 트리구조는 반도체 다이에 걸쳐서 분배된 다기능 논리블록에 블록신호 ICLK에 대한 충분한 구동 전류를 제공하고자 설계되어 있다. 예를 들어, 도2에서, 버퍼(20a)는 칩의 상부 오른편 코너 근처에 위치될 수 있고 용량 CL1으로 표시된 부하를 구동할 수 있다. 반면에, 버퍼(20b)는 칩의 하부 왼편 코너 근처에 위치될 수 있고, 부하용량 CL2로 표시된 논리게이트의 클러스터를 구동할 수 있다.
클럭 신호 매칭과 버퍼 디레이에서의 차이뿐만아니라, 칩의 양 코너 사이의 노이즈와 전력 공급에서의 변화로 인하여, 버퍼(20a,20b)의 출력사이의 타이밍 관계는 중대하게 변할 수 있다. 이 변화는 AC관점(즉, 난조)에서 뿐만 아니라 DC관점(즉, 디레이)모두에서 나쁠수 있다. 반도체 설계분야에 익숙한 실행자는 다이의 두개의 상이한 지역에 위치한 논리회로소자 사이에 난조가 존재한다면, 그 결과는 특정 타이밍 마진내의 논리 기능을 실행하는 디바이스의 능력에 심각한 감소가 될 수 있다는 것을 알 수 있다.
도 3은 본 발명의 일 실시예의 설계 접근을 설명하는 다이어그램이다. 도 3은 상기 변화요인에 의해 야기되는 클럭분배 트리에서의 스큐 변화량을 최소화함으로써 전술한 문제를 해결하는 클럭 분배 네트워크이다. 도 3의 네트워크는 필수적으로 제로 디레이 버퍼로서 작용하는 글로벌 디스큐 클럭 합성기(DCS)(30)를 이용한다. 하나의 실시예에서, DCS(30)는 고주파 마이크로 프로세서에 필요한 적당한 내부 클럭 비율(예, ICLK)에 내부 클럭 신호, XCLK를 합성하는 위상 잠금 루프 토대의 회로로 구성되어 있다. 바람직하게, DCS(30)는 트랜지스터의 효과적인 채널 길이와 온도, 전력공급전압을 매칭하기 위하여 반도체 다이의 에지근처 또는 코너에 위치되어 있고, 글로벌 클럭에 대하여 가능한한 공통으로 이들 각각을 만든다.
DCS(30)으로부터, 내부 클럭 신호는 저항요소(31,33,34)와 커패시터(CB)로 구성되어 있는 도 3에 도시된 최적의 RCL 트리를 사용하여 분배되어 있다. 용량(CB)은 DCS(30)으로 부터의 클럭신호를 국부 디스큐클럭 발생기(DCG)버퍼(40)에 결합하는 트레이스 또는 금속 라인과 대응되는 보통의 내부접속부 용량을 나타낸다. 그 DCG 버퍼(40)는 국부적으로 디스큐하고 내부 클럭, 신호를 프로세서 다이의 부지역(즉, 클럭 영역)에 분배한다. 국부 디스큐 발생기 회로의 목적중 하나는 글로벌 DCS(30)으로 부터 클럭부지역(영역)게이드 부하를 버퍼하는 것이다. 그렇게 함으로써, 글로벌 클럭 분배에 의해 야기되는 디레이의 양은 최소화된다. 도 3에 도시된 클럭 분배에서, 수동소자(예, RM, RM1, 등등)의 각각은 매칭된다는 것을 주지하라. 바꾸어 말하면, 지로 RCL(33a)는 대응지로 RCL(33b)와 매칭되고; 가지 RCL(34a)는 RCL(34b)와 매칭되고; RCL(34c)는 RCL(34d)와 매칭된다.
분배 네트워크의 지료에 대응하는 내부접속부 저항, 용량, 그리고 인덕턴스를 매칭시킴으로써, 칩의 다기능 유니트에 전달되는 글로벌 클럭 신호는 고루 균형된 디레이를 가진다. 더욱이, 클럭 영역 게이트 부하(용량 CCL1, CCL2, CCL3, CCL4로 표시)의 각각이 대응 DCG버퍼(40a-40d)에 의해 버퍼되기 때문에, DCS(30)으로 부터 RC네트워크에 의해 발생되는 디레이의 양은 최소화된다. 도 3에 도시된 분배 네트워크의 내부 접속부 저항과 용량에서의 피할수 없는 변화가 있는 반면에, 클럭 분배 트리의 개별 지로사이의 클럭 위상 변화량은 균형된 RC 디레이 때문에 최소화된다. DCG 버퍼(40)의 각각은 같은 것은 제외하고 신호 디레이를 최소화하는 클럭 합성기 회로(30)에 작은 입력 부하 용량을 준다는 것을 주지하라.
본 발명에 따라서, DCG 버퍼(40)는 다수의 디스큐 클럭 발생 회로중 하나로 구성되어 있을 수 있다. 그러나, 신중한 시스템 설계는 DCG버퍼(40)가 클럭 합성기(30)보다 상이한 유형인 디스큐 발생회로로 구성되어 있다는 것을 지시할 수 있다. 즉, 본 발명의 하나의 가능한 실시예는 글로벌 클럭 합성기(30)에 대한 위상 잠금 루프를 이용할 수 있고, 난조 증가의 문제를 피하기 위해 디레이 라인 루프(DLL)를 가진 국부 디스큐 버퍼(40)를 실행한다. 예를 들어, U.S.특허 NO. 5,317,202는 본 발명에 따라 국부 디스큐 클럭 발생기로서 사용하기 적합한 디레이 라인 루프회로를 설명하고 있다.(U.S.특허 NO.5,317,202는 본 발명의 의뢰인에 할당되고 참조로서 들어가 있다.)
국부 디스큐 클럭 발생기(40)의 사용은 내부 클럭 신호가 상대적으로 작은 용량성 부하에서 실질적으로 제어 디레이를 가진 더 큰 용량성 부하로 구동되게 할 수 있다. 각각의 DCG(40)는 칩의 특정지역 또는 논리 클러스터에 근접되게 하고자 하기 때문에, 칩에 걸친 온도와 프로세스 변화가 상당히 제거된다. 또한 각각의 DCG(40)는 국부되기 때문에, 국부 버퍼 디레이는 제거되고, 트랜지스터 비매칭은 거의 효과가 없다. DCG사이의 매칭을 요구하는 중요한 디바이스는 단지 위상 검출기에서 위상 에러를 설정하는 디바이스이다. 칩에 걸쳐서 뻗은 전력공급라인은 DCG버퍼 회로소자의 민감도를 최소하기 위해 최소 공급 노이즈로 유지되어야 한다는 것을 알 수 있다.
AC 클럭 신호 변화는 논리 게이트 부하에서 위상 난조로서 나타난다. 도 3의 다이어그램에서, 위상 난조는 DCS(30), 수동 분배 네트워크, 그리고 DCG버퍼(40)에 의해 발생될 수 있다는 것을 주지하라. 외부 클럭 신호 XCLK에 관하여, 이들 난조원의 각각으로 부터의 분배는 추가되고, XCLK에 상대적인 ICLK(논리게이트 부하에서)의 클럭 에지사이의 스큐로 끝난다. 이것은 종종 글로벌 난조로 불리운다. 지로 분배 난조는 상이한 ICLK 영역사이의 글로벌 난조로서 나타난다.
그러나 본 발명의 중요한 특징중 하나는 글로벌 XCLK에서 ICLK 난조는 국부 기능 유니트 블록 레벨내에서 보이지 않는다는 것이다. 이것은 DCG버퍼(40a)에 존재하는 난조는 단지 국부적이고 클럭의 앞전 사이클(사이클 대 사이클 주기변화)에 상대적이기 때문이다; DCS(30)으로 만들어진 난조로 부가되지 않고, 이것은 단지 I/O 논리에 대하여 중요하다. 바꾸어 말하면, DCS(30)에 의해 만들어진 난조는 I/O 타이밍에 단지 영향을 준다; 이것은 개별 논리 클러스터 또는 기능 유니트 블럭내에서의 클럭 주기 변화에 영향을 주지 않거나 거의 없다. DCS가 저 I/O 타이밍 난조를 제공하도록 설계된다면, 사이클 대 사이클 난조는 본질적으로 매우 좋아야 할 것이다는 것을 주지하라. 예를 들어, DCS(30)으로부터의 난조는 DCG버퍼(40a)의 사용때문에 CCL1으로 표시된 부하 그룹에 대해 타이밍 마진에 영향을 주지 않는다. 비유적으로 말하면, 내부 코어 논리는 단지 다이의 하나의 지역에서 다른 지역까지의 스큐에 관련이 있다. DCS(30)의 결과인 스큐는 국부 기능 유니트 블록 레벨에 보이지 않는다.(물론, 타이밍 마진은 칩상의 글러스터 또는 상이한 유니트 사이에서 유효신호 상호작용이 있는 상황에서 확대될 필요가 있을 것이다; 특히 칩의 양끝에 배치되어 있다면.)
도 4는 본 발명의 클럭 분배 네트워크의 다른 실시예이다. 도 3의 실시예는 전체적인 수동 내부 접속 트리구조를 설명한 반면에, 도 4는 접속 지로에서 능동 디바이스(예, 버퍼)를 이용하는 실행을 도시하고 있다. 예로서, 버퍼(51,53,54)는 네트워크의 각각의 지로에 도시되어 있다. 앞에서와 같이, 디레이 비매칭을 최소화하기위해 트리의 대응 버퍼(예, 53a 와 53b 등등)에서의 트랜지스터를 밀접하게 매칭하는 것이 중요하다.
당업자는 도 4의 실시예는 힘을 구동하는 추가 클럭 신호 클럭을 필요로 할수 있는 응용에 유용하다는 것을 알 수 있을 것이다.

Claims (18)

  1. 집적회로(IC)에 대한 클럭 분배 네트워크에 있어서,
    외부 클럭 신호를 수신하고 그 다음으로 부터 내부 클럭 신호를 발생하도록 결합된 클럭 합성기;
    루트 노드와 복수의 지로 내부 접속부를 가진 전도성 트리;
    IC 주위에 분배된 복수의 국부 디스큐 클럭 발생기(DCG);
    로 구성되어 있으며, 전도성 트리의 루트 노드는 IC 주위에 분배되어 있는 복수의 지로 내부 접속부를 가진 클럭 합성기에 결합되고, 지로 내부 접속부 각각은 실제로 서로 매칭되어 있는 특성 임피던스를 가지고 있고, 각각의 DCG는 전도성 트리의 대응지로 내부접속부에 결합되어 있고 내부 클럭 신호로부터 국부 클럭 신호를 발생하기 위한 제로 디레이된 버퍼로서 작용하고, 국부 클럭 신호는 DCG에 일시적으로 근접하여 집적회로의 논리 회로소자를 구동하는 것을 특징으로 하는 클럭 분배 네트워크.
  2. 제 1 항에 있어서, 전도성 트리는 수동 네트워크로 구성되어 있는 것을 특징으로 하는 클럭 분배 네트워크.
  3. 제 1 항에 있어서, 전도성 트리는 실제로 같은 임의의 쌍의 지로 내부 접속부에서의 능동요소를 통한 신호 디레이를 가진 능동 요소를 포함하고 있는 것을 특징으로 하는 클럭 분배 네트워크.
  4. 제 2 항 또는 제 3 항중 어느 한 항에 있어서, 클럭 합성기는 위상 블록 루프 회로로 구성되어 있는 것을 특징으로 하는 클럭 분배 네트워크.
  5. 제 4 항에 있어서, 각각의 DCG는 디레이 잠금 루프회로로 구성되어 있는 것을 특징으로 하는 클럭 분배 네트워크.
  6. 마이크로프로세서에 걸쳐 분배된 기능 논리 블록에 클럭 신호를 제공하는 방법에 있어서,
    외부 클럭 신호로부터 마이크로프로세서내의 실제로 외부 클럭 신호에 상대적인 제로 스큐를 가지고 있는, 글로벌 클럭 신호를 합성하는 단계;
    마이크로프로세서에 걸쳐 분배되고 분배 트리의 지로에 각각 결합되어 있는 기능 논리 블록에 글로벌 클럭 신호를 결합시키는 내부 접속부의 분배 트리를 제공하는 단계;
    지로 각각의 부하 용량을 매칭하는 국부 디스큐 회로를 사용하여 각각의 기능 논리 블록에서 글로벌 클럭 신호로부터 국부적으로 디스큐된 클럭 신호를 발생시키는 단계;
    로 구성되어 있는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서, 분배 트리는 마이크로프로세서에 걸쳐서 패턴된 금속화된 트레이스의 수동 네트워크로 구성되어 있는 것을 특징으로 하는 방법.
  8. 제 6 항에 있어서, 분배트리는 능동 네트워크로 구성되어 있는 것을 특징으로 하는 방법.
  9. 제 7 항에 있어서, 분배트리의 각각의 지로는 매칭된 임피던스를 가지고 있는 것을 특징으로 하는 방법.
  10. 제 8 항 또는 제 9 항중 어느 한 항에 있어서, 합성하는 단계는 마이크로프로세서상의 위상 잠금 루프 회로에 의해 실행되는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서, 국부 디스큐 회로는 디레이 잠금 루프 회로로 구성되어 있는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서, 각각의 기능 논리 블록은 지로 각각의 부하 용량보다 실제로 더 큰 국부 디스큐 회로에서의 부하 용량으로 구성되어 있는 것을 특징으로 하는 방법.
  13. 논리의 클러스터를 포함하는 집적회로(IC)에 대한 클럭 분배 네트워크에 있어서,
    내부 클럭 신호를 발생시키기 위한 글로벌 디스큐 클럭 수단;
    IC 주위에 분배되고 글로벌 디스큐 클럭 회로에 결합된 복수의 지로내부접속부를 가진 전도성 트리;
    내부 클럭신호를 국부적으로 디스큐하기 위한 그리고 그로부터 동기적으로 국부 디스큐 수단에 일시적으로 근접하여 논리 클러스터를 작동하는 국부 클럭 신호를 발생시키기 위한 전도성 트리의 지로 내부 접속부에 결합된 수단;
    으로 구성되어 있는 것을 특징으로 하는 클럭 분배 네트워크.
  14. 제 13 항에 있어서, 지로 내부접속부 각각은 실제로 매칭되는 특성 임피던스를 가지는 것을 특징으로 하는 클럭분배 네트워크.
  15. 제 14 항에 있어서, 전도성 트리는 수동 네트워크로 구성되어 있는 것을 특징으로 하는 클럭 분배 네트워크.
  16. 제 13 항에 있어서, 전도성 트리는 실제로 같은 임의의 쌍의 지로 내부 접속부에서의 능동 요소를 통한 신호 디레이를 가진 능동 요소를 포함하고 있는 것을 특징으로 하는 클럭 분배 네트워크.
  17. 제 15 항 또는 제 16 항중 어느 한 항에 있어서, 글로벌 디스큐 클럭수단은 위상 블록 루프회로로 구성되어 있는 것을 특징으로 하는 클럭 분배 네트워크.
  18. 제 17 항에 있어서, 각각의 국부 디스큐 클럭회로는 디레이 라인 루프회로로 구성되어 있는 것을 특징으로 하는 클럭 분배 네트워크.
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