CN1187273A - 使用局部抗偏移时钟发生器电路系统的时钟分布网络 - Google Patents

Abstract

一种高速微处理器的时钟信号分布网络,包括一个能用来接收外部产生的时钟信号的时钟合成器。该时钟合成器(30)能阻止外部时钟产生内部时钟信号的偏移,然后将该内部时钟信号通过树形导电网络分布在半导体芯片周围。一组局部抗偏移时钟发生器(40a－d)连接到树形导电网络的互连分支上(31,33a－b,34a－d),其功能是作为驱动在邻近设置的电路系统的零延时缓冲器。

Description

使用局部抗偏移时钟发生器电路 系统的时钟分布网络

发明的领域

本发明属于在单一半导体芯片上制造的超大规模集成电路领域。更具体地说，本发明涉及例如微处理器的超大规模集成电路的时钟信号的整体分布。

发明的背景技术

超大规模集成电路经常与作为时间基准的时钟信号同步工作。很多器件都是以这种方式工作。在这类电路中，大概最值得注意的是微处理器和其它能工作在频率高达100MHz的数据处理器件。希望下一代的处理器达到惊人的速度，例如500MHz到高于1GHz。

在这种电路中，需要把时钟信号连接到分布在半导体芯片附近的每个功能块上。这意味着同步工作的集成电路，例如微处理器，需要一个在整个芯片上分布时钟信号的网络。例如，在一个典型的微处理器中，该时钟信号经常是从提供一基准频率输入的外部信号进入到芯片而在内部产生的。外部时钟信号一般是从晶体谐振器电路获得的。然后内部产生的基准时钟信号被耦合到微处理器的各功能单元或逻辑群。显然同步逻辑功能就意味着需要某种时钟分布网络。

当超大规模集成电路，例如微处理器的工作频率已经提高时，怎样有效地合成整个芯片上的时钟信号的问题已变得更难解决了。原因是一般的时钟信号分布网络把不同的延时(即时钟偏移)引入该网络不同分支中的时钟信号中。引起时钟偏移的因素包括电磁传播延时(RCL)，分布网络内的缓冲器延时，和与构成整个分布网络的各个分布线路相关的电阻-电容延时。另外，时钟偏移在整个半导体芯片的表面会发生变化，这是由于制造工艺中的变动、温度梯度、电源电压变动和不同的负载容量引起的。

为了给出一个面向电路设计者和计算机设计者的大课题的好主意，下一代微处理器的目标在于在500MHz和更高的频率下工作。在这些非常高频率下，时钟信号仍必须能够被耦合到分布在面积约为650mils²的半导体芯片上周围的大于一千万个的晶体管上。

在整个很大的微处理器芯片上分布高速时钟信号的最主要困难之一是逻辑门负载的问题。过去已提出各种各样的技术用于消除时钟信号分布网络内的时钟偏移。这些途径一般包括使无延时地驱动逻辑门的负载电容的链状的隔离缓冲器。现有技术中包括了各种各样设计成实现芯片上低的时钟偏移的不同的时钟分布网络的例子，例如，美国专利5,289,866；5,307,381；5,339,253；5,361,277；5,376,842；5,397,943；以及5,398,262；描述了在超大规模集成电路中，如微处理器，为减少时钟偏移的共同目标的时钟分布网络和电路系统。

将会看到，本发明提供了一种用于很好地适合于高性能、高频率数据处理器件的时钟信号分布的方法和装置。本发明能使高频时钟(例如500MHz或更高)以相对整体系统时钟偏移最小的方式分布在如微处理器那样的高性能电路中。本发明也能使时钟分布网络中的偏移变动量减少到是小，这种偏移变动量是由整个芯片上的互连电阻、互连电容、互连电感、和晶体管参数变化量引起的。此外，本发明能减少时钟分布端点的相抖动的来源。

发明的概述

本发明的主题是用于高速集成电路(IC)如微处理器的时钟信号分布网络。本发明使时钟偏移减到最小，使负载和配置在芯片周围的逻辑群或功能单元相平衡。本发明也消除了时钟缓冲延时。因此一个单元或群中的局部逻辑信号能工作在临界附近(即时间容限)。

在一个实施例中，本发明包括一个用于接收外部产生的时钟信号的时钟合成器。该时钟合成器能阻止外部时钟产生内部时钟信号偏移。这个内部时钟信号以导电图形或线路的“树”的形式分布于半导体芯片周围。该“树”形导电网络包括一个根部节点和多个互连分支。这树形导电网路的根部节点与时钟合成器相连接，多个互连分支分布在集成电路周围。每一个互连分支都有一个基本上互相匹配的特征阻抗。

本发明还包括多个分布于芯片周围的局部抗偏移时钟发生器。每个局部抗偏移时钟发生器都连接到树形导电网络相应的互连分支上，其功能是作为从内部整体时钟信号产生一个局部时钟信号的零延时缓冲器。该局部时钟信号用以驱动一个接近于局部抗偏移时钟发生器的那部分集成电路的功能单元和逻辑群电路系统。附图简述

通过下面的详细描述和附图，本发明将会更好地被理解，但是，附图不应认为将本发明限定于特定的实施例，而仅是帮助说明和理解。

图1描述了用在现有技术时钟分布方案中的基本锁相环电路。

图2描述了一个用在现有技术时钟分布方案中的缓冲器网络。

图3表示了根据本发明一个实施例的时钟分布网络设计图。

图4表示了根据本发明的另一个实施例的设计图。

说明书的详细描述

本发明涉及一个用于同步工作的集成电路的时钟分布网络。为了彻底理解本发明，在下面的描述中，将会出现许多特定部件，如特定的电路结构，器件，互连等等。然而，应该理解，这些特定部件不一定是实施本发明所必须的。换句话说，为了避免使本发明不清楚，这里将不再详细描述和讨论一些公知的结构，电路，方法等。

图1表示外部产生的基准时钟信号(XCLK)被耦合到一微处理器11上而产生内部时钟信号(ICLK)的一个常规方案。一锁相环(PLL)12接收外部时钟信号作为微处理器11的输入信号。图1中显示的PLL12包括一个标准的反馈电路，该反馈电路包括相检测器13、充电泵14、和压控振荡器(VCO)15。PLL12主要是作为一个用来实现外部时钟信号XCLK和驱动微处理器的内部逻辑门的内部时钟信号ICLK之间的零偏移的输入缓冲器用的。

经常需要一个大缓冲器网络17来为微处理器的多个功能块产生足够强的驱动电流。图1中，必须由内部时钟信号驱动的负载电容用C_CHIP表示。当微处理器的设计使分布在硅衬底上的晶体管数量增加时，芯片电容C_CHIP相应地随着缓冲器延时网络17复杂性的增加而增加。关于在外部时钟信号XCLK和内部时钟信号ICL12之间保持零偏移，电路尺寸的增加已经不是难题了，这是因为PLLK实质上消除了两种时钟信号间的相变动。换句话说，PLL12在保持称为XCLK或ICLK的输入/输出(I/O)信号的临界时间关系(例如设置和保持)方面非常有利。

但是另外一个问题产生了。因为缓冲器网络17复杂性增大，带有具有多个相关延时的各个分支网络，时钟分布网络中的分支之间的匹配已很难实现。此外，当半导体芯片的总面积增加时，有效沟道长度、阈值电压以及工艺和温度的变动等都会引起整个网络的缓冲器信号延时(DC)的大的变化。从AC角度看，只被PLL12中的VCO15控制的相不稳定性，由于更多的缓冲器延时和电源电压的变动及整个芯片的噪声，在较大的处理器器件中变得更坏了。

这种情况在表示传统的分布网络17的图2中示出。网络17包括一个被布置在相联的树形结构中的互连缓冲器(20)的网络。该树形结构被设计成时钟信号ICLK对分布在半导体芯片上的多个功能逻辑块提供足够的驱动电流。例如，在图2中，缓冲器20a可以位于芯片右上角附近，并驱动一个用C_LI表示的负载。另一方面，缓冲器20b可以位于芯片左下角附近，并驱动一组用负载电容C_L2表示的逻辑门。

由于电源的变动和芯片对角间的噪声，还有缓冲器延时和时钟信号匹配的差异，缓冲器20a和20b的输出间的时间关系可能会发生相当大的改变。从DC(即延时)角度和从AC(即抖动)角度出发，这种变化可能相当不利。熟悉半导体芯片设计技术的专业人员将会意识到，如果抖动存在于位于芯片两个不同区域中的逻辑电路之间，结果在一个特定的时间容限内，器件执行逻辑功能的能力可能急剧下降。

图3是实现本发明的一个实施例的设计途径的简图。图3是通过使在时钟分布树中由上述变化因素引起的偏移变化量为最小来解决前面提到的问题的一个时钟分布网络。图3中的网络使用了一个主要起到零延时缓冲器作用的整体抗偏移时钟合成器(DCS)30。在一个实施方案中，抗DCS30包括一个基于锁相环的电路，该电路能把外部时钟信号XCLK合成为按照高频微处理器(例如，ICLK)要求适当的内部时钟比。DCS30最好位于半导体芯片的一个角上或边缘附近，以使其与电源电压、温度以及晶体管的有效沟道长度相匹配，而这些量的每一个都尽可能地与整体时钟相一致。

内部时钟信号是使用在图3中表示的，包括电阻31、33、34和电容器C_B的一个优选的RCL树形电路从DCS30来分配的。电容C_B表示涉及把时钟信号从DCS30耦合到局部抗偏移时钟发生器(DCG)缓冲器40的金属线或图形的普通互连电容。该DCG缓冲器40能在局部抗偏移并把内部时钟信号分配到处理器芯片的子区域(即时钟区)。局部抗偏移发生器电路的目的之一是为了从整体DCS30缓冲时钟子区域(时钟区)门负载。通过做到这一点，由整体时钟分布系统引起的延时量被减到最小。还应注意到图3所示时钟分布系统中的每个无源元件(例如，R_M，R_M1等)都是匹配的。另外说明一下，分支RCL33a与其相应的分支RCL33b也是匹配的；分支RCL34a与RCL34b，RCL34c与RCL34d等等也是匹配的。

通过使互连的电阻，电容和电感与其相应的分布网络的分支相匹配，能使传送到芯片各个功能单元的整体时钟信号有一个均衡的延时。另外，因为每个时钟区门负载(由电容C_CL1，C_CL2，C_CL3和C_CL4表示的)都被其相应的DCG缓冲器40a～40d所缓冲，所以由DCS30的RC网络产生的延时量被减到最小。尽管图3中的分布网络的互连电阻、电容不可避免地存在变动，时钟分布树形网络的各个分支间的时钟相的偏移量由于平衡的RC延时被减到最小。注意为使信号延时减至最小，每个DCG缓冲器40都提供给时钟合成器电路30一个小的、但相等的输入负载电容。

根据本发明，DCG缓冲器40可以包括大量抗偏移时钟发生器电路中任何一个。然而，细致的系统设计可能要求DCG缓冲器40包括一个与时钟合成器30不同类型的抗偏移发生器电路。也就是说，本发明的一个可能的实施例可以使用一个用于整体时钟合成器30的锁相环电路，和为避免抖动增益问题而补充了带有一延时回路(DLL)的局部抗偏移缓冲器40。例如，美国专利US-5,317,202描述了一个适于作本发明局部抗偏移时钟发生器的延时线环路。(美国专利US-5,317,202被转让给本发明受让人，在此引入作参考)。

局部抗偏移时钟发生器40的使用能使内部时钟信号，从较轻的容性负载到带有实质上零延时的较重的容性负载来驱动。由于打算使每个DCG40趋于靠近一个逻辑群或芯片的一个特定区域，因此可在很大程度上消除芯片的温度和工艺变动。而且，因为每个DCG40都被定位，所以局部缓冲器延时被消除，晶体管失配的影响很小。要求在DCG之间匹配的关键性的器件恰恰是把相误差引入相检测器中的那些器件。可理解到，应将在整个芯片上延伸的电源线保持为最小电源噪声，以使DCG缓冲器电路的灵敏度达到最小。

AC时钟信号变动在逻辑门负载上以相抖动的形式出现。

注意在图3中，相抖动可能由DCS30、无源分布网络以及DCG缓冲器40产生。关于外部时钟信号XCLK，这些抖动源的每一个所起的作用是相加的，导致了相对于外部时钟信号XCLK，ICLK(在逻辑门负载)的时钟边缘间的偏移。这通常被称作整体抖动。分支分布的抖动在不同的ICLK区之间作为整体抖动而出现。

然而，本发明的重要特征之一是整体XCLK到ICLK的抖动在局部功能单元块级中没有发现。这是因为存在于DCG缓冲器40a中的抖动只是局部地发生，并与上述的时钟周期相对应(一个周期到另一周期地变化)；它不会与由只对于I/O逻辑电路来说非常重要的DCS3产生的抖动叠加在一起。换句话说，由DCS30产生的抖动只会影响I/O时序；它对各个逻辑群或功能单元块中的时钟周期变动影响很小或者没有影响。注意如果该DCS被设计成提供低的I/O时间抖动，周期与周期间的抖动将必定是很好的。例如，DCS30所产生的抖动由于使用了DCG缓冲器40a而不影响由C_CL1所表示的那组负载的时间容限。形象地说，内部核心逻辑电路只需当心从芯片的一个区到另一个区的偏移。在局部功能单元块中，不会发现来自DCS30的偏移。(当然，时间容限在下述情况下要加宽：即，在芯片上的不同单元或群之间存在显著的信号相互作用；特别是当它们被配置在芯片的相对的端部时)。

图4是本发明的时钟分布网络的另一实施例。图3中的实施例描述的是一个完全无源的互连树形结构，而图4表示的是在相连的分支中使用了有源器件(例如缓冲器)的装置。举例说明，在各个网络分支中示出缓冲器51，53，54。如前所述，为使延时失配减至最小，重要的是使树形网络的相应的缓冲器(如53a，53b等)中的晶体管紧密地匹配。

本领域技术人员会明白图4中的实施例在可能要求额外的时钟信号激励强度的应用中也是有用的。

Claims (18)

1.一个集成电路(IC)的时钟分布网络，包括：

一个用来接收外部时钟信号和产生内部时钟信号的时钟合成器；

一个具有一个根部节点和多个互连分支的树形导电网络，该树形导电网络的根部节点连接到上述的具有分布在集成电路IC周围的多个互连分支的时钟合成器，该互连分支各有一个基本上互相匹配的特征阻抗；

分布在集成电路IC周围的多个局部抗偏移时钟发生器(DCGs)，每个DCG与树形导电网络的相应的互连分支相连接，其功能是作为从内部时钟信号产生一局部时钟信号的零延时缓冲器，该局部时钟信号驱动接近DCG的该集成电路的逻辑电路。

2.如权利要求1的时钟分布网络，其特征在于，该树形导电网络包括一个无源网络。

3.如权利要求1的时钟分布网络，其特征在于，该树形导电网络包括带有信号延时的有源元件，该信号延时在通过基本上是相等的任一对互连分支中的有源元件时发生。

4.如权利要求2或3的时钟分布网络，其特征在于，该时钟合成器包括一个锁相环电路。

5.如权利要求4的时钟分布网络，其特征在于，每个DCG都包括一个延时锁定环电路。

6.一种对分布于整个微处理器中的功能逻辑块提供时钟信号的方法，包括如下步骤：

在该微处理器中由一外部时钟信号合成一整体时钟信号，该整体时钟信号相对于外部时钟信号具有基本上为零的偏移；

提供一个把整体时钟信号耦合到分布于整个微处理器的功能逻辑块的互连树形分布网络，每个功能逻辑块都连接到该树形分布网络的一个分支上；

通过使用与每个分支的负载电阻匹配的局部抗偏移电路，在每个功能逻辑块上由该整体时钟信号产生一局部抗偏移时钟信号。

7.如权利要求6的方法，其特征在于，该树形分布网络包括一个分布于整个微处理器中的金属迹线图形的无源网络。

8.如权利要求6的方法，其特征在于，该树形分布网络包括一个有源网络。

9.如权利要求7的方法，其特征在于，该树形分布网络的每个分支都有一个匹配的阻抗。

10.如权利要求8或9的方法，其特征在于，该合成步骤由一个在微处理器上的锁相环电路来执行。

11.如权利要求10的方法，其特征在于，该局部抗偏移电路包括一个延时锁定环电路。

12.如权利要求11的方法，其特征在于，每个功能逻辑块都包括一个连接到局部抗偏移电路上的、且比每个分支的负载电容大很多的负载电容。

13.一个包括逻辑群的集成电路(IC)的时钟分布网络，该网络包括：

用来产生内部时钟信号的整体抗偏移时钟装置；

一个具有与整体抗偏移时钟电路相连并被分布在IC周围的多个互连分支的树形导电网络；

与该树形导电网络的一个互连分支相连的装置，用于局部地阻止内部时钟信号偏移，并用于从中产生一个局部时钟信号，该局部时钟信号瞬时同步地操作靠近该局部抗偏移装置的一个逻辑群。

14.如权利要求13的时钟分布网络，其特征在于，该互连分支各有一个基本上匹配的特征阻抗。

15.如权利要求14的时钟分布网络，其特征在于，该树形导电网络包括一个无源网络。

16.如权利要求13的时钟分布网络，其特征在于，该树形导电网络包括一个带有信号延时的有源元件，该延时在通过基本上相同的任一对互连分支中的有源元件时发生。

17.如权利要求15或17的时钟分布网络，其特征在于，该整体抗偏移时钟装置包括一个锁相环电路。

18.如权利要求17的时钟分布网络，其特征在于，每个局部抗偏移时钟电路都包括一个延时线环电路。

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