TW304318B - - Google Patents

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A7 S04318 B7 五、發明説明（1 ) 發明領域 本發明係關於建造於一單一半導體鑄模上之超大積體電 路之領域。更特別的是，本發明係關於在一超大猜體電路 ，例如ΐϋ理器上之時序信號之分送。

Wy/ ' 一 ~-------------- 發明背景 超大積體電路通常與一作爲時序參考之時序信號同步操 作。在此狀況下，可能於此段路種類中最顯著的各種不同 的裝置爲微處理器及其他能以大到100 MHz之頻率操作之 資料處理装置。進一步的處理器產生預期趨近驚人的速度 ，例如從500 MHz至大於1 GHz。 在如此之電路需要將時序信號連接每個分送半導體積片 之功能方塊。意即，同步操作之積體電路，例如一微處理 —— — —- _______— —— — ------— ，需要路_在一晶片一上^送—吃斤信^。在一典型的處理 中，例如，時岸信號總是從一提供一參考瀕率輸入之外部 信號於晶片内部產生。此外部時序信號通常由一液晶震盪 電路衍生。内部產生的參考時序信號於是連接至不同的功 —----一^—^"""—、— - 一 ------------〜一一' ^S'—一 能單元或微處理器之遲輯群組。同步的邏輯功能顯然地隱 — —* 含某些時序分布網路搜尋之需求。 當用於超大積體電路，例如微處理器，之操作頻率增加 時，如何有故地合成晶片上之時序信號的問題變得更難解 決。原因是因爲一正〜 „1[導不同的延遲至時訊信號，（即時序偏移）。產生時序偏 移的因素包括電#的傳遞延遲（RCL)，於分布網路之緩衝 器延遲，及相關產文完硌之不_同 -4 - 本紙伕尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---：--.----私衣------1T-------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 經濟部中央標準局員工消費合作社印製 A7 __^ _B7 五、發明説明（2 ) ^電容（RC)延遲上另外，由於製造處理，溫度曲線，電源 悔農，時灰遍 Ai莫之耒面上變 給予面對電路設計者及電腦設計者之龐大工作之較好的 概念，未來微處理器之產生係設定於在500 MHz及更大的 頻率上操作。在這些頻率上，時序信號仍必須連接至由一 具有接近650 mils2之領域之半導禮分送多於十德之電晶雅 〇 分送一整體跨越一巨大空間的處理器之高速時序信號之 主要困難之一爲考過去已提供不同的技 術以消除一時序分布網路之時序偏移》這些趙近通常包括 隔離緩衝器之一鏈之使用，其嘗試堪動遲輯閘之辱)¾能力 而沒有延遲。這些先前技藝包括多個不同時序分布網路之 例子，其設計以完成跨越一大晶體之低時序偏移》例如美 國專利序號 5,289,866; 5,307,381; 5,339,253; 5,361，277 ;5,376,842;5,397,943;及5,398,262敘述於一超大積體 電路，例如微處理機，之時序分布網路及所有分享減少時 序偏移之共同目的之電路。 如將所見，本發明提供一種用於時序信號分布之方法及 裝置’該時慶分布理想狀態係適用於一高執行，姦頻 ' —.., — --------------------~·—一1 -： —^ 料處農裝一置。本發明致能一高頻率時序（例如5〇〇 MHz或更高）以於一具有相對於一整體系統時序之最小偏移 量之執行電路，例如一微處理器，上分送β本發明亦由 内_連接電容_，内#接電感及 *· 5 - 本紙張尺度適用中國國 ; . 扣衣ir------^ (請先M讀背面之注意事項再填寫本頁) A7 31)4518 · - B7 五、發明説明（3 ) 布網路之偏移變化貴。存 者’本發明在時序分布端點減少相位跳動之來源β 發明概要 本發明之標的爲用於一高速積體電路（IC)，例如一微處 理器’之時序信號分布網路。本發明最小化時序偏移及均 等化負載至配置於晶片之邏輯功能的單元或群組。本發明 亦消除時序緩衝器延遲，俾使於一單元或群組之本地的遵 輯信號可用時間趨近（即時序範固，timing margin)操作。 在一實施例中，本發明包括一時序合成器連接以接取，一 thjLli生ϋ序信號。該時序合成器去偏移外部的時序， 以產生一内部的時序信號。此内部的時序信號之後由一 半導鱧錡模»導電樹包括一根節點 及多個分支内連接。之报銪點連時序合成器，具多 個之友AiHiL座。每個分支内連接具有一實 質上匹配另一個的特徵阻抗。 本發明包括多個由晶片分送之本地去偏移時序產生器。 速_接j -jg應j：ι^遂導電榭及功 私^分支内連接，以從内整髏時序信號中產生一本地的時 ~·~~ _ ――——、.——. ——·—-—— -----—-— —一 "" — ίβ號。本地的時序信號雹動積嫌電>之功能單位及群i 是盤二該積體電路趙近本地去偏移時序產生 器》 圈式簡單敘述 爲了更完整的瞭解本發明及其優點，將由下列敘述及實 施例輿伴隨之圏式而加以詳述，然而，特定實施例只由於 -6- 本紙i尺度適用中國國家&準1 CNS ) A4規格（210x297公釐1 ' (锖先閱讀背面之注意事項再填寫本頁) .裝. 線 經濟部中央標準局員工消費合作社印製 經濟部中央標準局員工消費合作社印裝 A7 __________ _B7_五、發明説明（4 ) 解説及繚解上的方便而使用，其不使本發明只限制於特定 的實施例。 圖1顯示一種時序分布技術之先前技藝所使用之基本的 鎖相位環路電路（phase-locked loop circu it) 〇 囷2顯示一種用於先前技藝之時序分布技術之緩衝器網 珞。 圈3爲一概念圖，顯示根據本發明之一實施例之時房分 布網路》 S4爲一顯示本發明另一實施例之概念圈。 較佳實施例之詳細敘述 本發明涵蓋一種用於一同步地操作積體電路之時序分送 網路。在下列敘述中，設定一些特定的細節，例如特定的 電路架構，裝置，内連接等等，以提供本發明之全盤的瞭 解。然而必須知道的是，並不一定需等這些細節來實施本 發明。在其他情況下習知的架構，電路，方法等等不於此 顯示及詳盡的討論，以避免混淆。 圈1顯示一用以從一連接之一微處理器η之外部所產生 的參考時序信號（XCLK)，產生一内部時序信號（icLK)之習 知技術。一鎖相位環路（PLL) 12接收外部的時序新號以做 爲一至微處理器11之輸入。於圈1中顯示之（PLL) 12包含一 標準的回饋電路，該回館電路包括相位偵測器13，充電幫 浦14 ’及電餐控制震盪器（VCO) 15。（PLL) 12必信號以一 輸入緩衝器操作，以完成外部時序信號XCLK及内部時序 信號ICLK之間的零偏移’其中内部時序信號堪動處理器之 (請先閲讀背面之注意事項再填寫本頁) .裝- 、-° .線 本紙張尺度適用中囷國家標準（CNS )八4規格（210:<297公变） A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（5 内部邏輯閘。 一大的緩衝器網路17總是需要處理一用於微處理器之不 同功能的方塊之足夠強的驅動電流。在圖1中，必須以内 部時序信號驅動之負載電容以c CHIP數示》當微處理器設計 增加建立在矽基座之電晶體之數目時，晶片電容cCHIP亦随 著在緩衝器網路17之複雜度之増加而增偏。關於維護外部 時序信號XCLK及内部時序信號ICLK之間的零偏移，電路 大小之增加尚未成爲問題，因爲（PLL) 12虚擬地消除兩時 序信號之間的相位錯誤。否則，（PLL) 12是非常撞長維護 用於參考XCLK或ICLK輸入/輸出（I/O)信號之臨界時序關係 的（即設定及保持）。 但是產生了另一個問題。因爲，緩衝器網路17在複雜度 上増加了 --以各別的分支網路具有許多相關的延遲“在時 序分布網路之分支之間的匹配很難去完成。因此由於半導 體鲜模在總區域，有效的頻道長度之變化，臨限電處 理及溫度變化等等上增加，以導致在整個網路之緩衝信號 延遲（DC)之巨大變化》從一 AC透視，相位跳動—其用以由 PLL 12之VCO 15簡單地支配一由於更多的缓衝器延遲及在 電源供應電壓之變化及跨越晶片之雜訊，已在大的處理器 上變得很差了》 此情沉在圖2中描述，其顯示一習之的分送網路17。網 路17包括一配至於一連接的"樹"結構緩衝器2〇之内連接網 路。樹結構被設計已提供足夠的驅動電流，用於時序信號 至跨越半導體錡模分送之不同功能邏輯方塊。例如，在圖 ------：----种衣------.玎------" (請先閲讀背面之注意事項再填寫本頁) -8- A 7 B7 ^04318 五、發明説明（6 2中緩衝器20a可能位於接近晶片之上右手角落，並笔動一 由電各C^i表亦之負載。換言之’缓衝器2〇b可能位於接近 晶片之下左手角落，並驅動一由負載電容cL2表示之邏輯 閘之群组。 由於在電源供給之變化及晶片相反角落之間的雅訊，且 在緩衝器延遲及時序訊號匹配之不同，緩衝器2〇a及2〇b之 輸出之間的時序關係可顯著地變化。此變化可爲差的，從 一 DC透視（即，延遲）及一 Ac觀點（即，跳動）。熟悉半導體 晶片設計技藝之實行者將感謝的是假如跳動存在於位於兩 個不同的錡模區域之邏輯電路之間，結果可能是在裝置能 力以一特定時序範固之執行遲輯功能之嚴重下降。 圖3爲一方塊圈，顯示本發明之一實施例之設計趨近。 圈3爲一時訊分布網路，其解決前所述由上述變化因素導 致之最小化時序分布樹之偏移變化量之問題e 之網路 利用一整體的去Dg S ) 3 Ο，其必要地作 爲一零延遲緩衝器之功能β在一實行中，DCS 30包括一 鎖相位環路基本電路，其合成外部時序信號XCLK，以調 整一高頻率微處理器所要求之内部時序（即ICLK)比例。 最好’DCS30是位於一角落或鄰近一半導體錡模之邊 緣，以匹配電源供應電壓，溫度，即有效的電晶鱧頻道長 度，使每一個值可能的適用整體時序。 從DCS 30，内部時序信號使用一最佳的rCL樹分布，該 RCL樹顯示於圈3中，包括電阻元件31，33，34及電容器 CBe電容器CB表示相關於金屬線或軌赫之一般内連接電容 -----：----私衣------1T------:m (請先閱讀背面之注意事項再填寫本頁) 經濟部中央橾準局員工消費合作社印製 -9 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（7 )

，其從 DCS 接時序信號。DCG缓衝器40區域地去偏移並分送内時序信 號至一處理器鑄模之子範圍（即，時序範圍）。> 地去喝移. 藉此，由整體時序分送產生之延遲量是最小的。注意在囷 3所顯示之時訊分送中，每個被動的元件（如rm，rm1等等） 是匹配的。反之，分支RCL 33a係於相應之分支RCL 33b匹 配，分支RCL 34a係於RCL 34b匹配，RCL 34c係於RCL 34d匹配等等。 由匹配相應分送網路之分支之内連接，電阻，電容，及 電感，傳遞至晶片之不同功能單位之整體時序信號具有一相當 平衝之延遲。再者，由於每個時序範圍閘負載（Ceu，CeL2 ’ CCU，CCX4)由相應DCG緩衝器40a_40d緩衝。由來自RCS 30之RC網路所產生之延遲量使最小的。雖然在圈3所頰示 之分送網路之電阻及電容中有不可避免的變化，由於平衡 的RC延遲於時序分送之個別分支之間的時序相位變化之量 爲最小的。注意每個DCG緩衝器40顯示一小的，但相等的 輸入負載電容至時序合成器電路30,以最小化信號延遲。 根據本發明， 器電路之任一個。然而，謹慎的系統設計可指示：DCG緩 衝器40包括一與時序合成器電路30不同形式之偏移時序產 生器電路。即本發明之一可能實施例可利用一用於整體的 時序合成器電路30之鎖相位環路電路，並完成具有一延遲 線環路（DLL)之本地去偏移緩衝器40，以避免跳動增益之 -10- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） ! Γ 裝 訂 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 —______B7 五、發明説明（8 ) 問題。例如美國第5,317,202號專利敘述一延遲線環路電路 ’以作爲一相應本發明之本地去偏移時序產生器β (美國 第5,317,202號專利係授權給本發明之所有權人，並於此合 併以作爲參考。） 本地去偏移緩衝器40之使用致能從一具有虚擬的零延遲 之相對輕能量負載至較重能量負載所驅動之内部時序信號 。因爲每個DCG緩衝器40意圖以趨近一遲輯群組或一特定 的晶片範固，跨越晶片之溫度及處理變化大量地被消除。 且因爲每個DCG緩衝器40被區域化，本地緩衝器延遲被消 除，且電晶體匹配具有很小的效應。要求於DCGs之間匹 配之關鍵裝置正式那些設定相位偵測器之相位錯誤者。最 好是跨越晶片擴展之電源供應線應以最小的供應雜訊維護 ，以最小化DCG緩衝電路之靈敏度。 AC時序信號變化在遲輯閘負載以相位跳動顯示。注意在 圖3方塊圈中，相位跳動可由DCS 30,被動的分送網路， 及DCG緩衝器40產生。關於外部時序信號xcLK，從這些 跳動來源之每一個的贡獻是相加的，導致一相對於XCLK 之ICLK(在邏輯閘負載）之時序達緣之間的偏移XCLK。此 通常作爲整ϋ跳動之參考β分支分送跳動以不同ICLK範圍 之間的整體跳動顯示。 然而，本發明之重要特點之ICLK跳動在 本i功元定龙這是i dc~(T 緩衝器40a中顯示的跳動只區域地發生起係相關於前時序（ 週期對週期區間改變，cycle-to-cycle period change)，其於 -11 - 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） ---:--：----种衣------ΐτ------.線 (請先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（9 DCS 30產生的跳動是非相加的，只相對於1/〇遲輯是重要 的。換言之，色J/Og序，其岑個 間變化或功能單元方塊上*7^極 少查影響甚至沒有影一一一—一〜 一〜'—--一一 一-------------------- 注意假如DCS設計以提供低的1/0時序，週期對週期跳動 將必定是先天上很好的》例如，DCS 3〇產生的跳考号會由 於DCG緩衝器40a之使用，而影響由(：⑴表示之負^群之時 序範固。象徵性而言之，内部核心遲輯只闞心從一轉模範 圍至另一範圍之偏移。由DCS 30產生的偏移在本地功能單 元方塊位準中是不會見到的。（當然，時序範固在晶片上 之不同單元或群組織間，具有類著信號交互作用之情沉下 是需要被擴充的，特別是其配至於晶片之相反端β ) 圖4爲本發明之時序分送網路之另—實施例β在圈3中敘 述一完整的被動内連接樹結構，而圈4顯示一在連接的分 支中，利用主動裝置（如緩衝器）之實行。經由例子，缓衝 器51，53，及54係相關於網路之分支而顯示。如前述，接 近地匹配在相應樹之緩衝器（如53a及53b等等）之電晶體， 以最小化延遲匹配是重要的。 執行者將感謝的是圈4之實施例係用於可要求额外時序 信號驅動強度之應用。 -12- 本紙浪尺度適用中國國家標準（CN—S ) A4規格（210X 297公釐） :--:----裝------II------.線 (請先閱讀背面之；:i意事項再填寫本頁)

Claims (1)

1. ABCD ^04318 六、申請專利範圍 1· 一種用於一f致農分送網路，包括： —時二連接以接收一外部的時序信號，並由 此I生一内部的時序信號； 一，包括一根節點及多個分支内連接，導電樹 t根節連接至時序合成器，該時序合成器具有多個由IC 分送之分支内連接，每個分支内連接具有一實質上匹配 另—個特徵阻抗：及 ，每個去偏 移時序產生器連接至一相應的零延遲導電樹及功能之分 支内連接，以從内整鳢時序信號中產生一本地的時序信 號’本地的時序信號堪動在空間趨近DCG之積體電路之 邏輯電路係》 2. 根據申請專利範圍第1項之時序分送網路，其中導電樹 包括一被動的網路。 3. 根據申請專利範圍第1項之時序分送網路，其中導電樹 包括具有信號延遲之主動的元件，透過任一對分支内連 接支主動的元件係實質上相等。 4. 根據申請專利範固第2或3項之時序分送網路，其中時序 合成器包括一鎖相位環路電路。 5. 根據申請專利範固第4項之時序分送網路，其中DCG包 括一鎖延遲環路電路， 6. —種提供一時序信號至跨越一微處理器分送之功能邏輯 方塊之杏$7，包括下列步驟： 從一外$時序信號，合成一微處理器之整體時序信號 -13- 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） 裝 訂 線 (請先閏讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印装 A8 B8 C8 D8 、申請專利範圍 ’該整體時序信號具有實質上相關於外部時序信號之零 偏移； 提供一内連接之分送樹，連接整體時序信號與跨越微 處理器送之功能遲輯方塊，每個功能遲輯方塊連接至一 分送樹之分支；及 從整髏時序信號產生一區埤地去偏移時序信號，在每 個功能遲輯方塊使用一匹配每一分支的負載電容之本地 偏移電路。 7.根據申請專利範固第6項之方净^，其中分送樹包括一跨 、一/ ------ 越直星n金化之_被動的網路〇 8_根據申請專利範園第6項之友，其中每個分送樹之分 支包括一主動的網路。

   其中每個分送樹之分 (請先閲讀背面之注意事項再填寫本頁) 9.根據申請專利範固第7項之方 支具有一匹配的阻抗。 \ 10·根據申請專利範固第8、9項之方其中合成步驟由微 處理器上之鎖相位環路電路執行/ 11. 根據申請專利範囷第10項之方@，其中本地偏移電路包 括一鎖延遲環路電路〇 ^ 經濟部中央榇準局員工消費合作社印製 12. 根據申請專利範困第1 1項之^方法^)，其中每個功能邏輯方 塊包括一至本地偏移電路之電容，該本地偏移電路 係實質上大於每個分支的負載電容。 13. —種用於一包括運輯群組之積體電路（1C)之序分送網 路，該網路包括： •― , II 用於產生一内連接時序信號之整體去偏移時序之裝置 14- 本紙張尺度適用中國國家標準（CNS ) A4说格（210X297公釐） 8 8 8 8 ABCD 304318 々、申請專利範圍 具有多個連接至整體去偏移時序電路及1C 分送之分支内連接；及 連接至JLtA全—支以區域地去偏移内 部的時序信號，並用以藉此而產生一本地時序信號，其 中本地時序信號同步地操作一空間趨近本地去偏移裝置 之邏輯群组β it根據申請專利範圍第13項之時生全表，其中每個分 支内連接具有實質上匹配的特徵阻抗。 I5·根據申請專利範圍第14項之時序分送網路，其中導電樹 包括一被動的網路。 16_根據申請專利範圍第13項之時序主送網路，其中導電樹 包括具有信號延遲之主動的元件，透過任一對分支内連 接支主動的元件係實質上相等。 17. 根據申請專利範圍第之時序分^網路，其中整 髏去偏移時序裝置包括一鎖相位環路電路。 18. 根據申請專利範圍第17項之時序分送網路，其中每個本 地去偏移時序電路包括一鎖延n择電為 ---「--^----^------ΐτ------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印装 -15-