JPH06282350A - Ｌｓｉ内クロック分配回路 - Google Patents

Abstract

(57)【要約】 【目的】 サイズの大きなＬＳＩチップ内、あるいは、
チップ内位置による、クロック遅延時間のばらつきが特
に大きいＬＳＩにおいて、チップ上の各フリップフロッ
プに分配するクロック信号の位相ばらつき（スキュー）
を小さくする。 【構成】 チップを複数のブロック２，３，…に分割
し、主分配回路５により各ブロック内のクロック分配回
路６にクロックを分配する。分配回路６はブロック内の
フリップフロップ９，１０，１１にクロックを分配す
る。主分配回路５から各ブロックの入口までの遅延時間
のばらつきは、等負荷容量配線１３，１４，１５等によ
って遅延時間をそろえ、各ブロック内においては、いず
れかのフリップフロップたとえば１１に入力される信号
を分配回路６に配線１８によりフィードバックし、分配
回路６ａはそのクロックの位相と、そのブロックに入力
されたクロックの位相とを比較し、その結果により、そ
の分配回路から分配するクロックの位相を変える。この
ようなクロック分配回路は、ブロックごとに、内部のク
ロック配線の長さが異なる場合にも適用出来る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】大規模集積回路（ＬＳＩ）チップ
の内部の複数箇所にクロック信号を供給するクロック分
配回路に関する。

【０００２】

【従来の技術】従来の電子計算機等に使用されるＬＳＩ
チップの内部の多数の箇所にクロック信号を供給する場
合、それらの多数の箇所で同じ位相でそのクロックを供
給するようにいろいろの工夫がなされている。それらの
代表的なものは、例えば、1992Symposium on VLSI Circ
uits Digest of Technical Papers 、PP.50―53に解説
されている。

【０００３】ＬＳＩ内クロック分配回路として最も普通
に使用されるものは、ツリー構造の分配回路である。す
なわち、チップ内の適当な位置、例えば、その中央に設
けた一つの主分配回路と、チップを分割して得られる互
いに同じ大きさを有する複数の領域内に設けた複数のブ
ロック内分配回路とを用いるものである。前者は、チッ
プの外部から入力されたクロック信号を受け取り、これ
らの複数のブロック内分配回路に互いに等容量を有する
複数の配線によりそのクロック信号を分配する。各ブロ
ック内分配回路はそのブロック内の複数のフリップフロ
ップに、互いに等容量の複数の配線を経由して、この分
配されたクロック信号を再度分配する。ブロック内のフ
リップフロップが多いときには、このブロック内分配回
路に接続して複数のドライバをツリー状に接続し、その
最後段のドライバより適当な一つまたは複数のフリップ
フロップにクロック信号を供給する。

【０００４】ブロック内分配回路あるいは上記クロック
ドライバは、ブロック間で同じ構造のものを使用する。
こうすることにより、ブロック間分配回路から各ブロッ
クの各フリップフロップまでの配線上のクロックの伝送
遅延が相互に等しくなるようにして、クロックのスキュ
ーが生じないようにしている。

【０００５】他のクロック分配回路の例は、ネット状の
分配回路である。この回路は、上記参考文献の図１に示
されているように、チップ全体にメッシュ状に設けた配
線とこの配線にクロック信号を供給するドライバ群から
なり、これらのドライバ群は、ツリー状にかつ、多段に
接続されて、さらに、同じ段の複数のドライバの出力は
相互に接続されている。このメッシュ状の配線の抵抗を
十分小さくすることにより、クロック信号によるメッシ
ュ上の各点での電圧変化のタイミングの相違を、無視で
きる程度にしている。従って、ＬＳＩ内のクロック信号
を供給されるべきフリップフロップを、そのフリップフ
ロップに近い適当な位置で上記メッシュに接続される。

【０００６】なお、この参考文献には、複数のチップに
クロックを分配するためのチップ間ブロック分配回路も
解説している。

【０００７】さらに、他の公知技術として、本願出願人
により出願された特開平０４−７６６１０には、ＬＳＩ
内の複数のブロックにクロックを平行して供給した上
で、それらのブロックの内の一つの代表ブロック内のク
ロック信号にその周辺のブロック内ののクロック信号の
位相を合わせ、さらに必要に応じて、それら周辺のブロ
ック内のクロック信号の位相に、さらに周辺に位置する
ブロック内のクロック信号の位相を合わせる技術が開示
されている。

【０００８】

【発明が解決しようとする課題】上記ツリー構造のクロ
ック分配回路は、ブロック内分配回路から複数のフリッ
プフロップまでの遅延時間が等しくなるように、その分
配回路からこれらのフリップフロップに至るまでの複数
の配線の負荷容量を、相互に等しくなるようにする必要
がある。このために、従来は、これらの配線を、同じ素
材で、かつ、相互に等長となるように設計する。

【０００９】しかし、実際上は、ブロック間でクロック
用の配線の上での遅延のバラツキをなくすように設計、
製造することは極めて、複雑な設計、あるいは製造上の
注意が必要になるという問題がある。とくに、今後ＬＳ
Ｉがさらに大きくなったときに、この問題が顕著になる
と予想される。

【００１０】例えば、ゲートアレイと呼ばれるＬＳＩ
は、基本セルと呼ばれる同じ構造の素子群を多数搭載
し、用途によってそれらのセルの接続を変えることが出
来るようになっている。その結果、同一のＬＳＩより、
種々の機能のＬＳＩを実現することが可能である。この
ゲートアレイの場合、その中には上記基本セルが多数周
期的に配置されているので、これらをそのＬＳＩの用途
に無関係に同じ大きさの複数のブロックに分けられ、各
ブロックに上記したブロック内分配回路が予め含まれて
いる。したがって、このようなＬＳＩでは、ブロックサ
イズは相互に等しい。

【００１１】しかし、このようなＬＳＩでも、次の要因
により、クロック転送の遅延時間をブロック間で等しく
することは今後さらに難しくなる。

【００１２】すなわち、ブロック内分配回路から各フリ
ップフロップまでのクロック転送の遅延時間は、その分
配回路の駆動能力と、それに接続された配線の容量に依
存する。上述したように、さらにクロックドライバがこ
の分配回路とフリップフロップの間にあるときには、こ
の遅延時間はそのドライバの駆動能力にも依存する。

【００１３】しかし、今後ＬＳＩチップの寸法がさらに
大きくなった場合、上記ブロック内分配回路とドライバ
の駆動能力、あるいは、クロック用の配線の巾、厚さが
同じＬＳＩ内でも、そのＬＳＩ内位置により、今までよ
り大きくばらつくことになる。この中でも、ブロック内
分配回路とドライバの駆動能力のバラツキの影響が大き
い。したがって、クロックの転送の遅延がブロックによ
り異なることになる。

【００１４】ＬＳＩの集積度が今後増大すると、同じ問
題がべつの理由により生じする。

【００１５】すなわち、大きなチップ上ではクロック信
号用の配線以外の多くの配線が存在し、それらの配線を
クロック用の配線が近接してあるいは多層に形成され
る。その結果、クロック用の配線を他の配線との間の浮
遊容量が無視できなくなる。各クロック用の配線と他の
配線との間の浮遊容量は、個々の配線が位置するＬＳＩ
内の位置により異なる。従って、各クロック配線の長
さ、厚さをクロック配線間で等しくしても、それらのク
ロック配線上のクロックの転送時間はＬＳＩ内位置によ
り異なることになる。結局、ブロック間でクロック信号
の転送時間がバラツクことになる。

【００１６】以上に述べた種々の要因による、ブロック
間のクロックのスキューの増大の影響は、クロックの周
期が今後さらに短くなると、より深刻になる。

【００１７】さらに、また、この従来技術では、ブロッ
クサイズが相互に異なるＬＳＩでは、上記クロック用の
配線の設計が容易でないと言う問題がある。

【００１８】例えば、ＬＳＩチップの中には、機能的に
異なるいろいろの回路部分が含まれている場合がある。
例えば、マイクロプロセッサ用のＬＳＩチップの場合に
は、その中には、メモリ部分、あるいはいろいろの論理
回路部分が含まれる。このようなＬＳＩチップの場合、
クロックを供給する単位であるブロックを、これらの回
路部分の大きさ（広がり）に応じて異ならしめること
が、回路設計上望ましい。しかし、従来技術では、この
ように、ブロックサイズが異なるＬＳＩの場合でも、各
ブロックのブロック内分配回路からフリップフロップま
での配線長をブロック間で同じになるように、クロック
用の配線を設計していた。

【００１９】しかし、ブロックサイズが異なる以上、ブ
ロックごとに異なるクロック用の配線長を使用できるこ
とは設計の容易さの観点から望ましい。

【００２０】また、前述した網状のクロック配線を使用
する従来技術では、多段に構成されたクロックドライバ
の出力が相互に接続されているため、それらのドライバ
の駆動能力のバラツキの影響は軽減される。さらにクロ
ック転送用の配線が、ネット状に構成された配線がチッ
プ全体に設けられているため、配線長の正確な制御は必
ずしも必要でない。

【００２１】しかし、この従来技術では、クロック用の
配線が網状配線であるため、前述したツリー状の配線を
用いる場合より、配線の全長がはるかに長い。このた
め、配線の容量がはるかに大きい。このため、この従来
技術では、配線で消費される電力がはるかに大きいと言
う問題がある。ＬＳＩが大きくなると、さらに消費電力
が増大するという問題もある。

【００２２】前述の特開平０４−７６６１０によれば、
ＬＳＩ内のクロックのスキューの低減がこれらの従来技
術より、より効果的になされると期待されるが、しか
し、実際には、期待するほどの効果が出ないことがあり
得る。すなわち、この方法では、ブロック内や隣合うブ
ロックの間で逐次的に位相を比較してチップ全体のクロ
ックの位相を合わしていくため、位相合わせの誤差が積
み上がっていくくため、期待するほどスキューが低減で
きないことが起こりうる。

【００２３】従って、本願発明の第１の目的は、ＬＳＩ
内のクロック信号配線の負荷容量が、ＬＳＩ内位置によ
り変動する場合でも、ＬＳＩ内全体にスキューの小さい
クロック信号を提供し得るクロック分配回路を提供する
ことにある。

【００２４】本願発明の第２の目的は、ＬＳＩ内のクロ
ック信号配線の長さを、ＬＳＩ内位置により変えること
を許しながら、ＬＳＩ内全体にスキューの小さいクロッ
ク信号を提供し得るクロック分配回路を提供することに
ある。

【００２５】本願発明の第３の目的は、ＬＳＩ内のクロ
ック信号配線の負荷容量が、ＬＳＩ内位置により変動す
る場合でも、ＬＳＩ内全体にスキューが小さいクロック
信号を、クロック信号の配線長の簡単な制御で、かつ、
上記ネット状のクロック信号配線を用いる場合より少な
い消費電力で供給し得るクロック分配回路を提供するこ
とにある。

【００２６】

【課題を解決するための手段】上記第１の目的達成のた
めに、本願第１の発明によるＬＳＩ内クロック分配回路
は、主分配回路と、複数のブロック内クロック分配回路
と、各ブロックに設けた複数のブロック内クロック信号
配線と、各ブロックに設けたフィードバック配線であっ
て、そのブロック内の複数のブロック内クロック信号配
線の一つと、そのブロックのブロック内分配回路とに接
続され、そのブロック内クロック信号配線に接続された
いずれかの回路素子に分配されたブロック内クロック信
号を、そのブロック内分配回路にフィードバックするも
のとを有し、各ブロックのブロック内分配回路は、その
ブロック内分配回路に接続されたブロック別クロック信
号配線を経由してそのブロックに分配されたブロック別
クロック信号とそのブロック内の該フィードバック用配
線によりフィードバックされたブロック内クロック信号
に応答して、それらの信号の位相差に依存する位相を有
する複数のブロック内クロック信号を生成する。

【００２７】上記第２の目的達成のために、本願第２の
発明によるＬＳＩ内クロック分配回路は、主分配回路
と、複数のブロック内クロック分配回路と、各ブロック
に設けたの複数のブロック内クロック信号配線と、各ブ
ロックに設けたフィードバック配線であって、そのブロ
ック内の複数のブロック内クロック信号配線の一つと、
そのブロックのブロック内分配回路とに接続され、その
ブロック内クロック信号配線に接続されたいずれかの回
路素子に分配されたブロック内クロック信号を、そのブ
ロック内分配回路にフィードバックするものとを有し、
各ブロックの該複数のブロック内クロック信号配線が、
そのブロック内の複数の回路素子に与える複数のブロッ
ク内クロック信号の位相は、少なくとも一つの他のブロ
ックの該複数のブロック内クロック信号配線が、該他の
ブロック内の複数の回路素子に与える該複数のブロック
内クロック信号の位相とは実質的に異なり、各ブロック
のブロック内分配回路は、そのブロック内分配回路に接
続されたブロック別クロック信号配線を経由してそのブ
ロックに分配されたブロック別クロック信号とそのブロ
ック内の該フィードバック用配線によりフィードバック
されたブロック内クロック信号に応答して、それらの信
号の位相差に依存する位相を有する複数のブロック内ク
ロック信号を生成する。

【００２８】上記第３の目的達成のために、本願第３の
発明によるＬＳＩ内クロック分配回路は、主分配回路
と、複数のブロック内クロック分配回路と、複数のブロ
ック内クロック信号配線とを有し、各ブロックの該複数
のブロック内クロック信号配線は、ネット状の配線を形
成するように相互に接続され、各ブロックの複数の回路
素子は、そのブロック内に形成されたネット状の配線に
接続され、各ブロックは、フィードバック用配線であっ
て、そのブロック内に形成されたネット状の配線と、そ
のブロックのブロック内分配回路とに接続され、そのブ
ロック内クロック信号配線に接続されたいずれかの回路
素子に分配されたブロック内クロック信号を、そのブロ
ック内分配回路にフィードバックするものをさらに有
し、各ブロックのブロック内分配回路は、そのブロック
内分配回路に接続されたブロック別クロック信号配線を
経由してそのブロックに分配されたブロック別クロック
信号とそのブロック内の該フィードバック用配線により
フィードバックされたブロック内クロック信号に応答し
て、それらの信号の位相差に依存する位相を有する複数
のブロック内クロック信号を生成する。

【００２９】

【作用】本願第１の発明によれば、各ブロックのブロッ
ク内分配回路が、ブロック内に現に分配されたクロック
信号の位相を、ブロック間分配回路により分配されたク
ロックの位相に合わせることが出来る。従って、前者が
いろいろの要因で、ＬＳＩ内位置に依存して変化して
も、ブロック間でクロックのスキューを減らせることが
可能になる。

【００３０】さらに、本願第２の発明によれば、ブロッ
クごとにブロック内クロック信号配線長を変えても、ブ
ロック内分配回路によりブロック間でのクロックのスキ
ューを減らせることができる。

【００３１】さらに、本願第３の発明によれば、ブロッ
クごとに、ネット状に接続された、クロック信号用の配
線が形成されるので、クロック信号の配線長の制御はブ
ロック内の個々の回路素子に対して行なう必要がない。
それだけ、配線の配置の設計が容易となる。さらに、従
来のごとく、チップ全体に対して一つのネット状のクロ
ック信号配線を使用する場合より、チップ全体での配線
長が少なくなるので、この従来例よりは、消費電力が少
なくて済む。さらに、本願第１の発明と同様にして、ブ
ロックごとに設けたブロック内分配回路によりブロック
間でのクロックのスキューを減らせることができる。

【００３２】

【実施例】

（実施例１）図１は本発明による第１の実施例を示すも
ので、ＬＳＩチップ１がいくつかのブロック２a、２
ｂ、、２ｆに分割されている。これらのブロックは、論
理ゲートの集まりであったり、メモリセルアレイであっ
たりするが、その具体的な中味はここではあまり重要で
はない。本実施例では、各ブロックは互いに異なる大き
さを有すると仮定する。クロック信号がＬＳＩチップ内
の異なるブロックに属するフリップフロップ９ａ、９
ｂ、１０、１１、、に入力される時点で互いに位相が正
確に合っている必要がある。

【００３３】ＬＳＩチップ１へはパッド４からクロック
信号が入力される。パッド４は必ずしもチップの周辺に
ある必要はないが、要するにその入力されたクロック信
号はまずブロック間分配回路５に送られる。この分配回
路５は、チップ１の中央に位置するように設計する。こ
の理由は、各ブロック２等への距離を等しくしやすく、
従って後に述べるようにクロック信号の遅延時間を等し
くして位相を合わせやすくするためである。クロック信
号の配線長だけではなく、回路の電流等を調整して遅延
時間を合わせる場合は、必ずしもチップの中央に主分配
回路５を配置する必要はない。ただし、配線長を合わせ
て遅延時間を合わせる方が簡単であるので、ここでは、
図１に示すように分配回路５をチップ中央に配置する。

【００３４】ブロック間分配回路５からブロック内分配
回路６ａ等に向かって、クロック信号を分配するための
配線１３、１４、１５等が用意される。本実施例では、
まず、これら配線１３、１４、１５等を伝播するクロッ
ク信号の遅延時間を等しくするため、配線１３、１４、
１５等の配線容量および配線抵抗が等しくなるように設
計する。通常、ブロック間分配回路が配線１３、１４、
１５等を駆動するための回路電流は互いに同じに設計す
るため、クロック信号がブロック間分配回路５からブロ
ック内分配回路６ａ等の入力点までの伝播遅延時間につ
いては、ほとんど配線１３、１４、１５等の配線容量と
配線抵抗を等しくすることで、その伝播遅延時間を互い
に等しくすることができる。配線１３、１４、１５等の
配線容量と配線抵抗をほぼ等しくする最も簡単な方法
は、配線長を等しくすることである。従って、実際の設
計では、同じ配線材料、製造プロセスを使用し、配線幅
を一定として等長配線を施し、他の配線との交差等によ
る配線容量の微妙な変化を考慮して配線長を微調整する
のがよい。

【００３５】なお、これらの配線を駆動するブロック間
分配回路５は、チップ内のある場所に集中的に配置され
るため、チップ面積が大きくても、配線１３、１４、１
５等を駆動するそれぞれの回路の駆動能力のばらつきは
無視できる。

【００３６】図２はブロック間分配回路５の概略構成を
示す。この分配回路５は各ブロック２ａ等にクロック信
号を供給するため、多出力となり、クロック・ドライバ
３２、３３等がクロック入力回路３１に接続される。ク
ロック・ドライバ３２等の出力配線１４等は前述のよう
に、ブロック２ａ等に至る。ここでは、出力配線１４等
は異なるクロックドライバ３２等から出力されるが、分
配回路５はチップのある特定の場所に集中的に配置され
るため、出力配線１４等は、クロック・ドライバの出口
を互いに接続しても、消費電力等に悪影響はない。ある
いは、クロック・ドライバ３２、３３等はひとつの大き
なドライバで構成しても同様の効果が得られる。

【００３７】各ブロック２ａ等には、そのブロック内で
クロック信号を分配するため、ブロック内分配回路６
ａ、６ｂ、、、６ｆが配置される。ブロック内分配回路
６ａ等はブロック２等のほぼ中央に位置される。これ
は、上述のブロック間分配回路５の場合と同じ理由であ
り、ブロック内のフリップフロップまでの距離をできる
だけ等しくするのに好都合だからである。ブロックがメ
モリセルアレイであれば、ブロックの中央にブロック内
分配回路を配置するのは適当でないかもしれない。この
ときは、クロック信号を必要とする回路群のほぼ中央に
位置するようにすればよい。

【００３８】従って、以上の方法により、各ブロックの
入口までの信号の遅延時間を互いに同じになるようにそ
ろえることができる。また、ブロックの数は多くても１
０〜２０の程度であるため、その各ブロックまでの配線
本数も多くなく、従って、レイアウト上の入念な設計に
より遅延時間をそろえることは容易である。

【００３９】次にブロック内の構成についてブロック２
ａを例にとり説明する。ブロック内分配回路６ａからブ
ロック２の中のすべてのフリップフロップにクロック信
号を供給しなければならないが、通常の設計手法として
さらに何段かのドライバを経てクロック信号を最終的に
フリップフロップまで分配する。ここでは、１段のその
ドライバ７、８により構成している。

【００４０】ドライバは、通常もっと数が多く、また２
段以上でもよい。ブロック内分配回路６ａからドライバ
７、８までは、等長配線等でクロック信号の遅延時間が
等しくなるようにする。正確には、配線容量等の寄生負
荷容量を等しくすることを意味する。ドライバがさらに
次段のドライバを駆動するときは、そのための配線も同
様の考え方で遅延時間をそろえることになる。ここで
は、説明を簡単にするためドライバ７、８がそれぞれフ
リップフロップ９ａ、９ｂおよび１０、１１を直接駆動
する例を示している。

【００４１】ここでも遅延時間をそろえるため、等負荷
配線の考え方で設計する。すなわち、各ドライバ例えば
７と、それにより駆動されるフリップフロップ９ａ、９
ｂを接続する配線の負荷容量は、同じブロック内の他の
ドライバ例えば８とそれにより起動されるフリップフロ
ップ１０、１１のを接続する配線の負荷容量に等しくす
る。より具体的には、これらの配線を同じ巾で、同じ長
さ、同じ材料で構成する。

【００４２】本実施例では、異なるブロックのサイズは
異なるが、それらのブロック内でのクロック信号の配線
は異なるブロック間で等負荷容量になるように構成され
ているとする。

【００４３】以上の構成で単一のブロックの中では、そ
のブロック内の各フリップフロップへ分配されるクロッ
ク信号の位相は精度よく合わせられる。しかしながら、
異なるブロック間では、必ずしも位相合わせの精度はよ
くない可能性がある。それは、例えば、ブロック２ａと
２ｆのごとく、チップの中で距離的に大きく離れている
ブロックの場合、それぞれのブロック内のブロック内分
配回路６ａ、６ｆやドライバ７、８の特性のばらつきが
有り得る。すると、配線は等負荷の考え方で設計して
も、回路の駆動能力にばらつきがあると遅延時間は等し
くならない。

【００４４】このため、本実施例では、フィードバック
の手法を用いる。ブロック２ａを例にとると、ドライバ
８の出力配線１７をこのブロックの出力配線の代表に選
び、これを配線１８によってブロック内分配回路６へ戻
す。配線１８によって配線１７の負荷容量が増えるの
で、配線１８は、できるだけ短くなるように設計する。
一般にそうであるように、クロック信号用の配線として
は抵抗の小さな配線を使用する。従って、同じ配線上の
クロック信号の転送時間は無視できると仮定する。した
がって、フリップフロップ１１におけるクロック信号の
位相と、配線１８によりブロック内分配回路６ａに分配
されたクロック信号の位相差は無視できる。

【００４５】しかし、より望ましくは、このフィードバ
ック用の配線１８の負荷を含めて、他のフィードバック
を有しない出力配線の負荷容量と等しくすることであ
る。

【００４６】図４は、ブロック２ａのレイアウト例を示
したものである。

【００４７】前述のように配線１６でのクロック信号の
位相は配線１７のそれと同じになるように設計されるか
ら、配線１７を代表に選ぶことは妥当である。フィード
バック信号を受けるブロック内分配回路は、そのフィー
ドバックされたクロック信号と、配線１４によるクロッ
ク入力信号とを位相比較し、出力するクロック信号の位
相を変える機能をもつ。配線１４によるクロック信号の
分配については、上で述べたように各ブロック内分配回
路の入力点で位相を合わせられているから、それと位相
を合わせることにより、すべてのブロックの各フリップ
フロップの入力点でクロックの位相は精度よく合わせら
れることになる。

【００４８】図３は、ブロック内分配回路６ａを中心に
ブロック２ａの中のクロック分配系を詳細に示したもの
である。ブロック内分配回路６ａは、可変遅延回路４
１、位相比較回路４２、遅延制御回路４３、ドライバ回
路５０、４４、４６等で構成される。ブロック間分配回
路５から送られてきたクロック信号は、ブロック内分配
回路６ａの可変遅延回路４１と位相比較回路４２に入力
される。位相比較回路４２は、そのクロック信号と、代
表に選ばれたドライバ８の出力配線１７から配線１８に
よってフィードバックされる信号の位相を比較する。位
相比較回路４２は、一般に公知のものを使用でき、例え
ば特開平２−１６８３０３号公開公報の第３図のような
構成により実現することができる。

【００４９】位相の比較結果、つまりいずれの信号の位
相が進んでいるかという情報は遅延制御回路４３へ送
り、遅延制御回路４３はその情報に基づいて可変遅延回
路４１を制御して、クロック信号の遅延時間を変化させ
る。こうして、フィードバックされたクロック信号の位
相がブロック間分配回路から供給されたクロックの位相
に合うように、この遅延時間が調整される。

【００５０】複数のＬＳＩ間に分配されるクロックの位
相を合わせるために、可変の遅延時間をクロック信号に
与える回路を各ＬＳＩ内に一つづつ設けることはすでに
公知であり、前述の参考文献にも記載されている。その
ようなＬＳＩ間のクロック信号のスキューの低減に使用
されたクロックの位相を変えるクロック分配回路を本実
施例のブロック内分配回路として使用できる。また、遅
延制御回路４３や可変遅延回路４１による遅延時間の調
整方法の詳細も他の公知のもの、例えば、上述の特開平
２−１６８３０３の第４、５図に開示されているものを
使うことができる。

【００５１】以上から明らかなように、本実施例では、
ブロック間でブロック内分配回路あるいはそれに接続さ
れたドライバの駆動能力が、ＬＳＩ内のブロック位置に
より異なり、それによりそのブロック内のフリップフロ
ップに供給されるクロック信号の位相がブロック間で異
なっても、このクロック信号の位相が、ブロック間分配
回路から供給されたクロック信号の位相に合うように、
各ブロック内のクロックに分配されるクロック信号の位
相を合わせることが出来る。

【００５２】従って、ＬＳＩ製造時のＬＳＩ内位置によ
る上記駆動能力のばらつきあるいは、ブロック内のクロ
ック信号配線と他の配線との間の静電結合のＬＳＩ内位
置によるばらつきによる、ブロック内クロック信号の位
相のばらつきを修正できる。

【００５３】（実施例２）実施例１においては、ブロッ
クの大きさが異なるにもかかわらず、ブロック内のクロ
ック信号配線の長さを相互に等しくした。

【００５４】例えば、図１において、ブロック２ａはブ
ロック２ｅより大きく、より多くのフリップフロップを
含むとすると、そのようなブロックの違いにもかかわら
ず、ブロック２ａ内の複数のクロック配線の長さを、そ
のブロック内で等しくするだけでなく、他のブロックの
それらの長さとも等しくした。

【００５５】しかし、ＬＳＩ内の各ブロックの大きさが
異なるときには、各ブロックごとに配線長を異なること
を許す方が設計が容易である。上の例では、ブロック２
ｅ内のクロック配線の長さを相対的に、ブロック２ａの
それよりも小さくすることが設計上も望ましい。

【００５６】本実施例では、このような、ブロックごと
に異なる配線長を許す。

【００５７】図１のごとく、ブロック間分配回路と、そ
れらから等長の配線で接続された複数のブロック内分配
回路を使用し、かつ、各ブロック内では、複数のクロッ
ク配線をの負荷容量、具体的には、それらの長さを相互
に等しくする。さらに、図１と同じく、各ブロック内の
クロック配線から、ブロック内分配回路にクロック信号
をフィードバックする信号線１８を設ける。しかし、図
１と異なり、各ブロックのクロック信号配線の長さが、
他のブロックのそれと異ならしめる。その他の点は、実
施例１と同じである。

【００５８】第１の実施例の動作説明から明らかなよう
に、このように、ブロックごとにクロックの配線の長さ
が異なっても、各ブロック内のフリップフロップに供給
されるクロックの位相を、主分配回路から供給されるク
ロック信号の位相に合わせることが出来る。

【００５９】従って、本実施例では、実施例１の利点に
加えて、ブロックごとにクロック配線の長さを異ならし
めても、ブロック間のクロックのスキューを低減できる
と言う利点がある。

【００６０】本実施例において、各ブロックのブロック
内分配回路６ａ等としては、ＬＳＩ内のブロックのう
ち、最大のクロック配線による遅延時間とそのブロック
のクロック配線による遅延時間の差を保証するに必要な
遅延時間を、そのブロック内分配回路に入力されたクロ
ック信号に与える必要がある。従って、この実施例で使
用する主分配回路は、実施例１のものより大きな遅延時
間を与えることが出来るものを使用する必要がある。

【００６１】そのような可変の遅延回路の代わりに、次
のような固定の遅延回路を各ブロックの可変遅延回路の
入り口に設けることは望ましい。すなわち、そのブロッ
クの内部のクロック配線の遅延時間と上記最大の遅延時
間の差に対応する遅延時間を与える固定の遅延回路を使
用する。この変形例によれば、各ブロックの主分配回路
の可変遅延回路は、実施例１と同じく、ブロックに依存
しない、所定の可変時間に渡り、クロック信号を遅延す
るものでよい。

【００６２】（実施例３）図５は、ブロック２ａの中の
クロック分配系を実現するための他の実施例を示したも
のである。図６に、図５の構成のレイアウト例を示す。

【００６３】これらの図と図３との相違点は、ブロック
内分配回路６ａからフリップフロップ９ａ、９ｂ、１０
等までの配線６１を使用し、それらを駆動する複数のド
ライバ６２を設け、このメッシュ状の配線の適当な点よ
り、配線１８がクロック信号をブロック内分配回路６ａ
にクロックを分配する点である。メッシュ状の網状配線
を使用することはすでに公知であり、先に述べた参考文
献にも記載されている。前述の参考文献に記載されたメ
ッシュ状の配線がチップ全体に一つ設けられているのに
対して、この実施例では、メッシュ状の配線６１を各ブ
ロックごとに使用し、異なるブロックのメッシュ状配線
は相互には接続しない。

【００６４】このメッシュ状の配線６１を使用した結
果、フリップフロップ９ａ等はこのメッシュ状の配線６
１の適当な位置に接続すればよいと言う、ＬＳＩの設計
上の利点がある。

【００６５】さらに、各ブロックのメッシュ状の配線６
１の負荷容量は、ブロック間で同じように設計する。こ
の結果、各ブロック内でのこのメッシュ状の配線による
クロック転送時間を相互に合わせることが出来る。

【００６６】さらに、これらのドライバ６２あるいはブ
ロック内分配回路６ａの駆動能力の、ＬＳＩ内位置によ
るばらつきは、先の実施例１と同様に、フィードバック
により調整される。

【００６７】さらに、従来のＬＳＩ全体にメッシュ状の
配線を設けた場合に比べて、本実施例では、ブロックご
とに、メッシュ状の配線が設けられているので、メッシ
ュ状の配線のＬＳＩチップ全体での全長は従来技術によ
るときより小さくなる。従って、配線による電力消費を
この従来技術より軽減できる。

【００６８】（実施例４）実施例３においては、ブロッ
クの大きさが異なるにもかかわらず、ブロック内のメッ
シュ状の配線の全長を相互に等しくした。しかし、実施
例２で述べたのと同じ理由で、ブロックごとにこの全長
を決めることが望ましい場合がある。

【００６９】このため、本実施例では、実施例３におい
て、各ブロックごとに、メッシュ状の配線６１の全長を
異ならしめることを許す。その他の点では、実施例３と
同じである。

【００７０】実施例２、３の説明から明らかなように、
この場合でも、ブロック間のクロックのスキューを低減
できることが分かる。

【００７１】従って、本実施例では、実施例３の利点に
加えて、ブロックごとにメッシュ状のクロック配線の全
長を異ならしめても、ブロック間のクロックのスキュー
を低減できると言う利点がある。

【００７２】（変形例） （１）図７は、実施例１あるいは２で、それ自体公知の
ように、多段のツリー状に接続されたドライバ６２を使
用してもよいことを示す。フリップフロップ９ａ、９
ｂ、９ｃ等の数が多いときに、あるいは、それらをより
高速にクロック信号で駆動するとき有効である。この場
合、各ドライバ６２から後段のドライバあるいはフリッ
プフロップまでの配線の負荷容量は、同じ段のドライバ
に関しては、相互に同じにすることが望ましい。

【００７３】（２）図８は、第３あるいは第４の実施例
で、メッシュ状の配線６１と、ブロック内分配回路６ａ
との間に、それ自体公知の多段のドライバ６２を設けて
もよいことを示す。これらのドライバは、図７と異な
り、同じ段のドライバの出力が相互に接続される。

【００７４】（３）ブロック内分配回路の可変遅延回路
の代わりに、前述の参考文献にも紹介されているＶＣＯ
(Voltage Controlled Oscillator) を用いてクロック
出力の位相を調整することも可能である。

【００７５】

【発明の効果】以上説明したように、本願第１の発明に
よれば、集積度の非常に高いＬＳＩや、チップ内の特性
バラツキが大きいＬＳＩにおいて、スキューが非常に小
さいクロック信号をチップ内に供給できる。

【００７６】さらに、本願第２の発明によれば、ＬＳＩ
内のクロック信号配線の長さを、ＬＳＩ内位置により変
えることを許しながら、ＬＳＩ内全体にスキューの小さ
いクロック信号を提供し得る。

【００７７】さらに、本願第３の発明によれば、ブロッ
ク内の配線長の比較的簡単な制御により、上記スキュー
の少ないクロック信号を、チップ全体にネット状のクロ
ック信号配線を用いる場合より少ない消費電力で供給す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるクロック分配回路
を示す図。

【図２】図１の主分配回路（５）の概略構成を示す図。

【図３】図１のブロック内のクロック分配系を示す図。

【図４】図１のブロック内のレイアウト例のの概略図。

【図５】本発明の第３の実施例によるクロック分配回路
のうち、ブロック内のクロック分配系を示す図。

【図６】図５のブロックのレイアウト例の概略図。

【図７】本願の実施例１、２で使用され得る多段の接続
されたドライバを示す図。

【図８】本願の実施例３、４で使用され得る多段の接続
されたドライバを示す図。

【符号の説明】

１…ＬＳＩチップ、２ａ、２ｂ…ブロック、５…主分配
回路、６ａ、６ｂ、、…ブロック内分配回路、９ａ、９
ｂ、９ｃ，１０，１１…フリップフロップ、７，８…ド
ライバ、４１…可変遅延回路、４２…位相比較回路、４
３…遅延制御回路、１３，１４，１５…等負荷のクロッ
ク配線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 西向井 忠彦 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (26)

【特許請求の範囲】
1. 【請求項１】ＬＳＩチップの外部より供給された外部ク
   ロック信号を、該ＬＳＩチップ内部の複数の回路素子に
   実質的に同じ位相で供給するための、該ＬＳＩ内に設け
   られたクロック分配回路であって、 該外部クロック信号から、それぞれ該ＬＳＩチップの内
   部の複数のブロックの一つに分配すべき互いに実質的に
   同相の複数のブロック別クロック信号を生成する主分配
   回路と、 該主分配回路に接続され、該生成された複数のブロック
   別クロック信号を、互いにほぼ等位相で、かつ、該複数
   のブロックの異なるものに分配するための複数のブロッ
   ク別クロック信号配線と、 各ブロック内に設けられたブロック内分配回路であっ
   て、該複数のブロック別クロック信号配線の一つに接続
   され、かつ、該一つのブロック別クロック信号配線を介
   して転送された一つのブロック別クロック信号から、そ
   のブロック内の複数の回路素子に分配すべき互いに実質
   的に同相の複数のブロック内クロック信号を生成するも
   のと、 各ブロック内に設けられた複数のブロック内クロック信
   号配線であって、そのブロック内に設けられたブロック
   内分配回路とそのブロック内の複数の回路素子に接続さ
   れ、該ブロック内分配回路により生成された複数のブロ
   ック内クロック信号を該複数の回路素子に互いにほぼ等
   位相で分配するものと、 各ブロック内に設けられたフィードバック配線であっ
   て、そのブロック内の複数のブロック内クロック信号配
   線の一つと、そのブロックのブロック内分配回路とに接
   続され、そのブロック内クロック信号配線に接続された
   いずれかの回路素子に分配されたブロック内クロック信
   号を、そのブロック内分配回路にフィードバックするも
   のとを有し、 各ブロックのブロック内分配回路は、 そのブロック内分配回路に接続されたブロック別クロッ
   ク信号配線を経由してそのブロックに分配されたブロッ
   ク別クロック信号とそのブロック内の該フィードバック
   用配線によりフィードバックされたブロック内クロック
   信号に応答して、それらの信号の位相差に依存する位相
   を有する複数のブロック内クロック信号を生成するも
   の。
2. 【請求項２】各ブロックのブロック内分配回路は、 該主分配回路により分配されたブロック別クロック信号
   を可変の遅延時間でもって遅延させる可変遅延回路と、 そのブロックに分配されたブロック別クロック信号と、
   そのブロック内からフィードバックされたブロック内ク
   ロック信号との位相を比較する位相比較回路と、 該位相比較回路の出力に応答して、該可変遅延回路によ
   る遅延時間を制御する回路と、 該可変遅延回路より出力される遅延されたブロック別ク
   ロック信号から複数のブロック内クロック信号を生成す
   る回路とを有する請求項１記載のクロック分配回路。
3. 【請求項３】各ブロック内の複数のブロック内クロック
   信号配線は、それぞれそのブロック内の複数の回路素子
   の内の選択された一部に接続され、 そのブロックの該フィードバック用配線は、そのブロッ
   ク内の複数のブロック内クロック信号配線の一つに選択
   的に接続されている請求項１記載のクロック分配回路。
4. 【請求項４】各ブロック内の複数のブロック内クロック
   信号配線の長さは、そのブロック内の他のブロック内ク
   ロック信号配線の長さと実質的に同じである請求項３記
   載のクロック分配回路。
5. 【請求項５】各ブロック内の、該フィードバック用配線
   に接続された該一つのブロック内クロック信号配線の長
   さと該フィードバック用配線の長さの和は、そのブロッ
   クの該一つのブロック内クロック信号配線以外の複数の
   ブロック内クロック信号配線のそれぞれの長さと実質的
   に同じである請求項３記載のクロック分配回路。
6. 【請求項６】各ブロック内の複数のブロック内クロック
   信号配線の長さは、他のブロックの該複数のブロック内
   クロック信号配線の長さと実質的に同じである請求項４
   記載のクロック分配回路。
7. 【請求項７】各ブロック内の、該フィードバック用配線
   に接続された該一つのブロック内クロック信号配線の長
   さと該フィードバック用配線の長さの和、および、その
   ブロックの該一つのブロック内クロック信号配線以外の
   複数のブロック内クロック信号配線のそれぞれの長さ
   は、他のブロック内の、そのブロック内の該フィードバ
   ック用配線に接続された一つのブロック内クロック信号
   配線の長さとそのフィードバック用配線の長さの和、お
   よび、該他のブロックの該一つのブロック内クロック信
   号配線以外の複数のブロック内クロック信号配線のそれ
   ぞれの長さと実質的に同じである請求項５記載のクロッ
   ク分配回路。
8. 【請求項８】各ブロックは、そのブロックの該ブロック
   内分配回路から分配されるクロック信号に応答して、そ
   のブロックの該複数のブロック内クロック信号配線を駆
   動するための、多段に配列された複数のドライバ回路を
   さらに有する請求項３記載のクロック分配回路。
9. 【請求項９】各ブロックは、そのブロックの該ブロック
   内分配回路から分配されるクロック信号に応答して、そ
   のブロックの該複数のブロック内クロック信号配線を駆
   動するための、多段に配列された複数のドライバ回路を
   さらに有する請求項４記載のクロック分配回路。
10. 【請求項１０】各ブロックは、そのブロックの該ブロッ
    ク内分配回路から分配されるクロック信号に応答して、
    そのブロックの該複数のブロック内クロック信号配線を
    駆動するための、多段に配列された複数のドライバ回路
    をさらに有する請求項５記載のクロック分配回路。
11. 【請求項１１】ＬＳＩチップの外部より供給された外部
    クロック信号を、該ＬＳＩチップ内部の複数の回路素子
    に実質的に同じ位相で供給するための、該ＬＳＩ内に設
    けられたクロック分配回路であって、 該外部クロック信号から、それぞれ該ＬＳＩチップの内
    部の複数のブロックの一つに分配すべき互いに実質的に
    同相の複数のブロック別クロック信号を生成する主分配
    回路と、 該主分配回路に接続され、該生成された複数のブロック
    別クロック信号を、互いにほぼ等位相で、かつ、該複数
    のブロックの異なるものに分配するための複数のブロッ
    ク別クロック信号配線と、 各ブロック内に設けられたブロック内分配回路であっ
    て、該複数のブロック別クロック信号配線の一つに接続
    され、かつ、該一つのロック別クロック信号配線を介し
    て転送された一つのブロック別クロック信号から、その
    ブロック内の複数の回路素子に分配すべき互いに実質的
    に同相の複数のブロック内クロック信号を生成するもの
    と、 各ブロック内に設けられた複数のブロック内クロック信
    号配線であって、そのブロック内に設けられたブロック
    内分配回路とそのブロック内の複数の回路素子に接続さ
    れ、該ブロック内分配回路により生成された複数のブロ
    ック内クロック信号を該複数の回路素子に互いにほぼ等
    しい位相で分配するものとを有し、 各ブロックの該複数のブロック内クロック信号配線が、
    そのブロック内の複数の回路素子に与える複数のブロッ
    ク内クロック信号の位相は、少なくとも一つの他のブロ
    ックの該複数のブロック内クロック信号配線が、該他の
    ブロック内の複数の回路素子に与える該複数のブロック
    内クロック信号の位相とは実質的に異なり、 各ブロックは、フィードバック用配線であって、そのブ
    ロック内の複数のブロック内クロック信号配線の一つ
    と、そのブロックのブロック内分配回路とに接続され、
    そのブロック内クロック信号配線に接続されたいずれか
    の回路素子に分配されたブロック内クロック信号を、そ
    のブロック内分配回路にフィードバックするものをさら
    に有し、 各ブロックのブロック内分配回路は、 そのブロック内分配回路に接続されたブロック別クロッ
    ク信号配線を経由してそのブロックに分配されたブロッ
    ク別クロック信号とそのブロック内の該フィードバック
    用配線によりフィードバックされたブロック内クロック
    信号に応答して、それらの信号の位相差に依存する位相
    を有する複数のブロック内クロック信号を生成するも
    の。
12. 【請求項１２】各ブロックのブロック内分配回路は、 該主分配回路により分配されたブロック別クロック信号
    を可変の遅延時間でもって遅延させる可変遅延回路と、 そのブロックに分配されたブロック別クロック信号と、
    そのブロック内からフィードバックされたブロック内ク
    ロック信号との位相を比較する位相比較回路と、 該位相比較回路の出力に応答して、該可変遅延回路によ
    る遅延時間を制御する回路と、 該可変遅延回路より出力される遅延されたブロック別ク
    ロック信号から複数のブロック内クロック信号を生成す
    る回路とを有する請求項１１記載のクロック分配回路。
13. 【請求項１３】各ブロック内の複数のブロック内クロッ
    ク信号配線は、それぞれそのブロック内の複数の回路素
    子の内の選択された一部に接続され、 そのブロックの該フィードバック用配線は、そのブロッ
    ク内の複数のブロック内クロック信号配線の一つに選択
    的に接続されている請求項１１記載のクロック分配回
    路。
14. 【請求項１４】各ブロック内の複数のブロック内クロッ
    ク信号配線の長さは、そのブロック内の他のブロック内
    クロック信号配線の長さと実質的に同じであり、 該複数のブロックの内の少なくとも一つのブロック内の
    該複数のブロック内クロック信号配線の長さが、他のい
    ずれかのブロック内に設けられた該複数のブロック内ク
    ロック信号配線の長さと実質的に異なる請求項１３記載
    のクロック分配回路。
15. 【請求項１５】各ブロック内の、該フィードバック用配
    線に接続された該一つのブロック内クロック信号配線の
    長さと該フィードバック用配線の長さの和、および、そ
    のブロックの該一つのブロック内クロック信号配線以外
    の複数のブロック内クロック信号配線のそれぞれの長さ
    は、他のブロック内の、そのブロック内の該フィードバ
    ック用配線に接続された一つのブロック内クロック信号
    配線の長さとそのフィードバック用配線の長さの和、お
    よび、該他のブロックの該一つのブロック内クロック信
    号配線以外の複数のブロック内クロック信号配線のそれ
    ぞれの長さと実質的に同じであり、 各ブロック内の、該フィードバック用配線に接続された
    該一つのブロック内クロック信号配線の長さと該フィー
    ドバック用配線の長さの和、および、そのブロックの該
    一つのブロック内クロック信号配線以外の複数のブロッ
    ク内クロック信号配線のそれぞれの長さは、他のブロッ
    ク内の、そのブロック内の該フィードバック用配線に接
    続された一つのブロック内クロック信号配線の長さとそ
    のフィードバック用配線の長さの和、および、該他のブ
    ロックの該一つのブロック内クロック信号配線以外の複
    数のブロック内クロック信号配線のそれぞれの長さと実
    質的に異なる請求項１３記載のクロック分配回路。
16. 【請求項１６】各ブロックのブロック内分配回路は、そ
    のブロックに接続されたブロック別クロック信号配線と
    そのブロック内のブロック内分配回路の可変遅延回路と
    の間に設けられ、該主分配回路から分配されたブロック
    別クロック信号を、そのブロック内の各ブロック内クロ
    ック信号配線の長さと、該複数のブロック内の複数のブ
    ロック内クロック信号配線の長さの内の最小の長さとの
    差に対応する固定の遅延時間を与える固定遅延回路をさ
    らに有する請求項１４記載のクロック分配回路。
17. 【請求項１７】各ブロックのブロック内分配回路は、そ
    のブロックに接続されたブロック別クロック信号配線と
    そのブロック内のブロック内分配回路の可変遅延回路と
    の間に設けられ、該主分配回路から分配されたブロック
    別クロック信号を、そのブロック内の各ブロック内クロ
    ック信号配線の長さと、該複数のブロック内の複数のブ
    ロック内クロック信号配線の長さの内の最小の長さとの
    差に対応する固定の遅延時間を与える固定遅延回路をさ
    らに有する請求項１５記載のクロック分配回路。
18. 【請求項１８】各ブロックは、そのブロックの該ブロッ
    ク内分配回路から分配されるクロック信号に応答して、
    そのブロックの該複数のブロック内クロック信号配線を
    駆動するための、ツリー状の配列された複数のドライバ
    回路をさらに有する請求項１４記載のクロック分配回
    路。
19. 【請求項１９】各ブロックは、そのブロックの該ブロッ
    ク内分配回路から分配されるクロック信号に応答して、
    そのブロックの該複数のブロック内クロック信号配線を
    駆動するための、ツリー状の配列された複数のドライバ
    回路をさらに有する請求項１５記載のクロック分配回
    路。
20. 【請求項２０】ＬＳＩチップの外部より供給された外部
    クロック信号を、該ＬＳＩチップ内部の複数の回路素子
    に実質的に同じ位相で供給するための、該ＬＳＩ内に設
    けられたクロック分配回路であって、 該外部クロック信号から、それぞれ該ＬＳＩチップの内
    部の複数のブロックの一つに分配すべき互いに実質的に
    同相の複数のブロック別クロック信号を生成する主分配
    回路と、 該主分配回路に接続され、該生成された複数のブロック
    別クロック信号を、互いにほぼ等位相で、かつ、該複数
    のブロックの異なるものに分配するための複数のブロッ
    ク別クロック信号配線と、 各ブロック内に設けられたブロック内分配回路であっ
    て、該複数のブロック別クロック信号配線の一つに接続
    され、かつ、該一つのロック別クロック信号配線を介し
    て転送された一つのブロック別クロック信号から、その
    ブロック内の複数の回路素子に分配すべき互いに実質的
    に同相の複数のブロック内クロック信号を生成するもの
    と、 各ブロック内に設けられた複数のブロック内クロック信
    号配線であって、そのブロック内に設けられたブロック
    内分配回路とそのブロック内の複数の回路素子に接続さ
    れ、該ブロック内分配回路により生成された複数のブロ
    ック内クロック信号を該複数の回路素子に互いにほぼ等
    位相で分配するものとを有し、 各ブロックの該複数のブロック内クロック信号配線は、
    ネット状の配線を形成するように相互に接続され、 各ブロックの複数の回路素子は、そのブロック内に形成
    されたネット状の配線に接続され、 各ブロックは、フィードバック用配線であって、そのブ
    ロック内に形成されたネット状の配線と、そのブロック
    のブロック内分配回路とに接続され、そのブロック内ク
    ロック信号配線に接続されたいずれかの回路素子に分配
    されたブロック内クロック信号を、そのブロック内分配
    回路にフィードバックするものをさらに有し、 各ブロックのブロック内分配回路は、 そのブロック内分配回路に接続されたブロック別クロッ
    ク信号配線を経由してそのブロックに分配されたブロッ
    ク別クロック信号とそのブロック内の該フィードバック
    用配線によりフィードバックされたブロック内クロック
    信号に応答して、それらの信号の位相差に依存する位相
    を有する複数のブロック内クロック信号を生成するも
    の。
21. 【請求項２１】各ブロックのブロック内分配回路は、 該主分配回路により分配されたブロック別クロック信号
    を可変の遅延時間でもって遅延させる可変遅延回路と、 そのブロックに分配されたブロック別クロック信号と、
    そのブロック内からフィードバックされたブロック内ク
    ロック信号との位相を比較する位相比較回路と、 該位相比較回路の出力に応答して、該可変遅延回路によ
    る遅延時間を制御する回路と、 該可変遅延回路より出力される遅延されたブロック別ク
    ロック信号から複数のブロック内クロック信号を生成す
    る回路とを有する請求項２０記載のクロック分配回路。
22. 【請求項２２】各ブロック内の該ネット状の配線の全長
    は、他のブロックの該ネット状の配線の全長と実質的に
    同じである請求項２０記載のクロック分配回路。
23. 【請求項２３】該複数のブロックの内の少なくとも一つ
    のブロック内の、該ネット状のブロック内クロック信号
    配線の全長が、いずれかの他のブロック内に設けられた
    ネット状のブロック内クロック信号配線の全長と異なる
    請求項２０記載のクロック分配回路。
24. 【請求項２４】各ブロックは、そのブロックの該ブロッ
    ク内分配回路から分配されるクロック信号に応答して、
    そのブロックの該ネット状の配線を駆動するための、多
    段に配列され複数のドライバ回路であって、同じ段に属
    する複数のドライバ回路の出力端が相互に接続されてい
    るものをさらに有する請求項２０記載のクロック分配回
    路。
25. 【請求項２５】各ブロックは、そのブロックの該ブロッ
    ク内分配回路から分配されるクロック信号に応答して、
    そのブロックの該ネット状の配線を駆動するための、多
    段に配列され複数のドライバ回路であって、同じ段に属
    する複数のドライバ回路の出力端が相互に接続されてい
    るものをさらに有する請求項２２記載のクロック分配回
    路。
26. 【請求項２６】各ブロックは、そのブロックの該ブロッ
    ク内分配回路から分配されるクロック信号に応答して、
    そのブロックの該ネット状の配線を駆動するための、多
    段に配列され複数のドライバ回路であって、同じ段に属
    する複数のドライバ回路の出力端が相互に接続されてい
    るものをさらに有する請求項２３記載のクロック分配回
    路。