KR20020002657A - 반도체 메모리 장치의 시스템 버스 구조 - Google Patents

반도체 메모리 장치의 시스템 버스 구조 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 시스템 버스 구조에 관한 것으로, 1개의 데이터 클럭으로 모듈에 있는 여러개의 디램의 데이터를 컨트롤러로 전달할 수 있다.
본 발명의 반도체 메모리 장치의 시스템 버스 구조는, 하나의 모듈에 장착된 n개의 디램들과, 이 디램들 중에서 컨트롤러에서 가장 먼 n번째 디램은 컨트롤러에서 전달된 클럭신호를 받아 이것을 내부에서 딜레이 락킹시킨 후 이 딜레이 락킹된 내부 클럭을 이용하여 리드시 사용하는 데이터 스트로브용 클럭신호를 발생시키며, 나머지 디램들은 이 데이터 스트로브용 클럭신호를 받아 이 클럭에 동기하여 데이터를 내보내는 구조를 가진 디램 모듈과, 상기 n개의 디램들의 동작을 각각 제어하기 위한 컨트롤러를 포함하여 구성된 것을 특징으로 한다.

Description

반도체 메모리 장치의 시스템 버스 구조{STRUCTURE OF SYSTEM BUS IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 메모리 장치의 시스템 버스 구조에 관한 것으로, 특히 1개의 데이터 클럭으로 모듈(module)에 있는 여러개의 디램의 데이터를 컨트롤러(controller)로 전달할 수 있는 시스템 버스 구조에 관한 것이다.
일반적으로, 리드(Read) 경로는 로오 어드레스 경로에서 센스 앰프에 의해증폭된 신호가 비트 라인으로부터 컬럼 셀렉트(select)의 선택에 의해 데이타버스라인에 실린 뒤 데이타버스라인 센스앰프로 다시 증폭되어 출력 버퍼에 다다르는 경로를 말하고, 라이트(Write) 경로는 데이타 입력 버퍼로부터 입력된 데이타가 센스 앰프에 이르는 경로를 말하며, 리드 및 라이트 경로를 합하여 데이타 경로라 부른다.
종래의 반도체 메모리 장치의 시스템 버스 구조에서는, 1개의 모듈 상에 다수개의 디램들이 연결되어 있다. 이들 각 디램들은 신호버스라인을 통해 하나의 콘트롤러(controller)에 의해 제어를 받게 된다.
신호버스라인에 연결된 다수개의 디램들은 하나의 콘트롤러에 의해 제어받기 때문에 콘트롤러로부터 동일한 시점에서 데이타 및 제어신호를 인식할 수 있도록 각 디램은 서로 다른 위상차를 갖게 된다. 즉, 콘트롤러로부터 멀리 떨어진 디램의 경우는 데이터를 빠르게 처리하도록 하고, 콘트롤러로부터 가까운 디램의 경우는 데이터를 느리게 처리하도록 한다.
즉, 컨트롤러에 의해 제어되는 모듈상의 디램들은 그 위치가 각각 다르기 때문에 각 디램에서 나오는 데이터간의 스큐(skew) 문제를 해결하기 위해 디램의 개수 만큼의 dq 스트로브 신호가 필요하다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 1개의 데이터 클럭으로 모듈(module)에 있는 여러개의 디램의 데이터를 컨트롤러(controller)로 전달할 수 있는 시스템 버스 구조를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 반도체 메모리 장치의 시스템 버스 구조는,
하나의 모듈에 장착된 n개의 디램들과, 이 디램들 중에서 컨트롤러에서 가장 먼 n번째 디램은 컨트롤러에서 전달된 클럭신호를 받아 이것을 내부에서 딜레이 락킹시킨 후 이 딜레이 락킹된 내부 클럭을 이용하여 리드시 사용하는 데이터 스트로브용 클럭신호를 발생시키며, 나머지 디램들은 이 데이터 스트로브용 클럭신호를 받아 이 클럭에 동기하여 데이터를 내보내는 구조를 가진 디램 모듈과,
상기 n개의 디램들의 동작을 각각 제어하기 위한 컨트롤러를 포함하여 구성된 것을 특징으로 한다.
본 발명의 반도체 메모리 장치의 시스템 버스 구조에 있어서, 상기 클럭신호는 명령 신호 및 어드레스 신호, 데이타 신호를 동기시키는 클럭신호인 것을 특징으로 한다.
도 1은 본 발명에 의한 반도체 메모리 장치의 시스템 버스 구조를 나타낸 구성도
도 2는 본 발명에 의한 디램의 내부 구조를 나타낸 블럭도
* 도면의 주요부분에 대한 부호의 설명 *
1∼n : 디램 10 : DLL 회로부
11, 12 : 멀티플렉서 회로부 13 : 리드 선입선출 회로부
14 : 라이트 선입선출 회로부 100 : 컨트롤러
200 : 모듈
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
본 발명은 고속으로 동작하는 메모리에 응용이 가능한 데이타 입출력 구조를 가지는 에스디램(SDRAM)과 그것을 지원하기 위한 시스템 버스 구조에 대한 것으로, 우선 데이타 입출력 구조에 대해 첨부도면을 참조하여 설명한다.
도 1은 본 발명에 의한 반도체 메모리 장치의 시스템 버스 구조를 나타낸 것이다.
도면에 의하면, 하나의 모듈(200)에 장착된 n개의 디램들(1∼n)과 이 디램들 중에서 컨트롤러(100)에서 가장 먼 n번째 디램은 컨트롤러(100)에서 전달된 CCLK 클럭을 받아 이것을 내부에서 딜레이 락킹(locking)시킨 후 이 딜레이 락킹된 내부 클럭을 이용하여 리드시 사용하는 데이터 스트로브용 클럭 'DCLK'를 발생시키며, 나머지 DRAM들은 이 데이터 클럭을 받아 이 클럭에 동기하여 데이터를 내보내는 구조를 가진 DRAM 모듈(200)과, , 상기 n개의 디램들(1∼n)의 동작을 각각 제어하기 위한 컨트롤러(100)로 구성되어 있다.
우선, CCLK 클럭은 컨트롤러(100)에서 모듈(200)에 있는 각 디램들로 들어가는 클럭이고, 이 클럭에 동기되어 어드레스와 커맨드 신호들, 그리고 데이타가 컨트롤러(100)에서 디램들로 전달된다.
그리고, DCLK 클럭은 모듈(200)에 있는 디램들중 컨트롤러(100)에서 가장 먼쪽에 있는 디램(n)에서 만들어져서 나머지 디램들과 컨트롤러(100)로 들어가게 된다.
디램(DRAM)에 라이트(write)를 할 경우 컨트롤러(100)는 CCLK 클럭에 동기하여 데이터를 DRAM쪽으로 보내주게 되고, 리드(read)시에는 DCLK 클럭에 동기하여 데이터를 DRAM에서 컨트롤러(100)로 보내주게 된다.
도 2는 본 발명에 의한 디램의 내부 구조를 나타낸 블럭도로서, QDR(Quadruple Date Rate) SDRAM의 내부 구조를 나타낸 것이다.
도면에 의하면, 컨트롤러(100)로부터 CCLK 클럭 및 CCLKB 클럭을 입력하는버퍼(BF1)와, 상기 버퍼(BF1)를 통해 컨트롤러(100)로부터 들어온 CCLK 클럭을 입력하여 이것을 내부에서 딜레이 록킹시킨 내부클럭신호(wclk/wclkb, rclk/rclkb)와 이 내부클럭신호와 90도의 위상차를 갖는 내부클럭신호(wclk90/wclk90b, rclk90/rclk90b)를 발생하는 DLL 회로부(10)와, 제어신호(TR)가 '하이'일 경우 상기 DLL 회로부(10)로부터 발생된 내부클럭신호(wclk)를 입력하여 리드 동작시 사용하는 데이타 스트로브용 클럭신호(DCLK/DCLKB)를 발생하는 버퍼(BF2)와, 상기 제어신호(TR)가 '하이'일 경우 상기 버퍼(BF2)로 부터의 데이타 스트로브용 클럭신호(DCLK/DCLKB)를 상기 DLL 회로부(10)로 전송하는 버퍼(BF3)로 구성된다.
그리고, 상기 제어신호(TR)에 의해 내부클럭신호(wclk/wclkb 또는 rclk/rclkb)를 선택적으로 전달하는 제 1 멀티플렉서 회로부(11)와, 상기 제어신호(TR)에 의해 내부클럭신호(wclk90/wclk90b 또는 rclk90/rclk90b)를 선택적으로 전달하는 제 2 멀티플렉서 회로부(12)와, 상기 제 1 및 제 2 멀티플렉서 회로부(11, 12)로 부터의 내부클럭신호를 입력으로 하여 리드 데이타 입력을 제어하는 리드 선입선출(FIFO) 회로부(13)와, 상기 리드 선입선출(FIFO) 회로부(13)의 출력 단과 DQ 패드 사이에 접속된 버퍼(BF4)와, 상기 DQ 패드를 통해 입력된 라이트 데이타를 입력하는 버퍼(BF5)와, 상기 내부클럭신호(wclk90/wclk90b)와 내부클럭신호(wclk/wclkb)에 의해 상기 버퍼(BF5)를 통해 입력된 라이트 데이타를 제어하는 라이트 선입선출(FIFO) 회로부(14)로 구성된다.
상기 구성에 의하면, 제어신호(TR)가 '하이'일 경우 컨트롤러(100)에서 들어온 CCLK 클럭을 받아 이것을 내부에서 딜레이 록킹시킨 후 이 딜레이 록킹된 내부클럭을 이용하여 리드시 사용하는 데이타 스트로브용 클럭(DCLK)을 발생시킨다. 이때, 리드 및 라이트 동작시에 모두 입력 버퍼를 거친 cclk/cclkb와 딜레이 록킹된 wclk/wclkb, 그리고 wclk/wclkb와 90도의 위상차로 늦은 wclk90/wclk90b 신호를 가지고 데이타 입출력을 제어한다.
그리고, 제어신호가 '로우'인 경우 wclk/wclkb, wclk90/wclk90b 신호 이외에 입력 버퍼를 거친 dclk/dclkb와 딜레이 록킹된 rclk/rclkb, 그리고 rclk/rclkb와 90도의 위상차를 갖는 rclk90/rclk90b 신호를 가지고, 리드시에는 rclk/rclkb, rclk90/rclk90b 신호들이 데이타 출력을 제어하고, 라이트시에는 wclk/wclkb, wclk90/wclk90b 신호들이 데이타 입력을 제어한다.
모듈(200)내에서 DCLK 클럭을 만드는 n번째 디램(DRAM)은 제어신호(TR)가 '하이'로 고정되어 있고, DCLK 클럭 출력 버퍼(BF2)는 DLL 회로부(10)의 출력신호인 WCLK 클럭을 받아 DCLK 클럭신호를 출력한다.
나머지 디램들(1∼N-1)은 제어신호(TR)가 '로우'로 고정되어 외부로부터 DCLK 신호와 DCLKB 신호를 받아 버퍼(BF3)를 거쳐 DLL 회로부(10)로 전달하고, DLL 회로부(10)는 이 신호와 딜레이가 같은 rclk와 rclkb 신호와 90도 위상차가 나는 rclk90과 rclk90b를 만들어 낸다.
라이트(write) 동작시에 디램의 내부회로가 동작하는 것을 QDR SDRAM을 기준으로 살펴보면 다음과 같다.
우선, 컨트롤러(100)로 부터 CCLK에 동기된 데이터를 라이트 커맨드와 함께 받게 되면 DLL 회로부(10)를 거쳐 딜레이 록킹(locking)된 wclk, wclk90, wclk90b신호를 가지고, DQ 패드와 버퍼(BF5)를 거친 데이터를 각각 래치하게 된다.
이 래치된 데이터는 내부 입/출력(IO) 버스를 거쳐 라이트 드라이버에 전달되어서, 메모리 어레이에 있는 셀들에 저장되어 진다. 모듈에 있는 모든 디램의 라이트 동작은 다 같은 방식이다.
리드 동작시에는 n 번째의 디램과 나머지 디램 사이에 약간의 차이가 있다.
우선, n번째 디램을 살펴보면, 메모리 셀 어레이에서 읽은 데이터를 래치하기 위한 클럭으로 wclk, wclk90, wclkb, wclk90b 신호들을 사용하고, 위에서 말한 것과 같이 dclk 출력 버퍼(BF2)도 동작하게 된다.
그리고, 나머지 디램들의 경우 rclk, rclk90, rclkb, rclk90b 신호들을 이용해서 데이터를 출력하게 되는데 이 rclk, rclk90, rclkb, rclk90b 신호들은 n번째 DRAM에서 나온 DCLK 클럭을 받아서 DLL 회로부(10)를 거쳐 만든 클럭 신호들이다. 따라서, n번째 DRAM을 제외한 나머지 DRAM들은 DCLK 입력 버퍼(BF3)만 동작하게 된다.
이런 방식은 QDR 에스디램(SDRAM) 외에도 DDR 에스디램(SDRAM) 같은 dq 스트로브용 신호를 따로 쓰는 경우에도 사용이 가능한데 기존의 DDR 에스디램의 경우 dq 스트로브 신호인 DQS를 각각의 디램마다 따로 버스 라인을 시스템에 깔아야 했지만 위에서 제안한 방식을 사용할 경우 dq 스트로브용 버스를 하나만 깔아서 하나의 모듈에 있는 여러개의 디램에 다 사용할 수 있는 장점이 있다.
하나의 모듈에 DCLK 클럭을 하나만 사용하더라도, DCLK 클럭을 만드는 디램을 제외한 나머지 디램들이 이 DCLK 클럭을 받아 DLL 회로부(10)를 이용해 딜레이를 맞춘후 데이터를 내보내므로, 모듈 상에 디램의 위치가 틀림으로써 발생할 수 있는 각 디램에서 나오는 데이터간의 스큐 문제를 디램 개수 만큼의 dq 스트로브 신호를 안 쓰고도 해결할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 메모리 장치의 시스템 버스 구조에 의하면, 1개의 데이터 클럭으로 모듈에 있는 여러개의 디램의 데이터를 컨트롤러로 전달할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

  1. 하나의 모듈에 장착된 n개의 디램들과, 이 디램들 중에서 컨트롤러에서 가장 먼 n번째 디램은 컨트롤러에서 전달된 클럭신호를 받아 이것을 내부에서 딜레이 락킹시킨 후 이 딜레이 락킹된 내부 클럭을 이용하여 리드시 사용하는 데이터 스트로브용 클럭신호를 발생시키며, 나머지 디램들은 이 데이터 스트로브용 클럭신호를 받아 이 클럭에 동기하여 데이터를 내보내는 구조를 가진 디램 모듈과,
    상기 n개의 디램들의 동작을 각각 제어하기 위한 컨트롤러를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치의 시스템 버스 구조.
  2. 제 1 항에 있어서,
    상기 클럭신호는 명령 신호 및 어드레스 신호, 데이타 신호를 동기시키는 클럭신호인 것을 특징으로 하는 반도체 메모리 장치의 시스템 버스 구조.
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