KR100826692B1

KR100826692B1 - 버스 구조를 갖는 반도체 메모리 모듈

Info

Publication number: KR100826692B1
Application number: KR1020060010511A
Authority: KR
Inventors: 볼프강 홉프; 스르드잔 드조르드제비크
Original assignee: 인피니언 테크놀로지스 아게
Priority date: 2005-02-03
Filing date: 2006-02-03
Publication date: 2008-04-30
Also published as: DE102005005064A1; US7298668B2; DE102005005064B4; CN1815622A; US20060171247A1; KR20060089164A

Abstract

본 발명에 따른 반도체 메모리 모듈, 예컨대 FBDIMM 메모리 모듈은 평판형 설계를 갖는다. 2R×4 구성에서는, 반도체 메모리 소자들(B)이 모듈 기판(MP)의 상면(O1) 상에 2열(R11, R12)로 배치되고, 모둘 기판의 하면(O2) 상에서도 역시 반도체 메모리 소자들(B)이 2열(R21, R22)로 각각 배치된다. "스택 DRAM" 설계와는 대조적으로, 평판형 설계에 따른 반도체 메모리 소자는 단 하나의 메모리 칩(U)만을 포함한다. 커맨드 어드레스 버스(CA)와 온 다이 터미네이션 버스(ODTLB)에 대한 병렬 경로 배정을 사용함으로써, 어드레스 버스들, 클록 버스들, 및 제어 버스들이 부하에 있어 매칭될 수 있고, 그에 따라 여러 버스들에서의 신호 지속 시간이 상이하게 되는 것이 회피되게 된다.

Description

버스 구조를 갖는 반도체 메모리 모듈{SEMICONDUCTOR MEMORY MODULE WITH BUS ARCHITECTURE}

도 1a는 FBDIMM 메모리 모듈의 횡단면도,

도 1b는 FBDIMM 메모리 모듈의 모듈 기판의 횡단면도,

도 2a는 FBDIMM 메모리 모듈의 상면을 나타낸 도면,

도 2b는 FBDIMM 메모리 모듈의 하면을 나타낸 도면,

도 3은 FBDIMM 메모리 모듈 상의 메모리 칩들의 메모리 셀 필드를 나타낸 도면,

도 4는 본 발명에 따른 FBDIMM 메모리 모듈 상의 메모리 칩들을 제어하는 제어 소자를 나타낸 도면

도 5는 선행 기술에 따른 CA 버스의 버스 구조를 갖는 FBDIMM 메모리 모듈의 하면을 본 발명에 따른 CA 버스 구조와 대비하여 나타낸 도면,

도 6은 선행 기술에 따른 CA 버스의 버스 구조를 나타낸 도면,

도 7은 본 발명에 따른 CA 버스의 버스 구조를 나타낸 도면,

도 8a는 본 발명에 따른 ODTL 버스의 버스 구조를 나타낸 도면,

도 8b는 본 발명에 따른 다른 ODTL 버스의 버스 구조를 나타낸 도면,

도 9는 본 발명에 따른 CLK 버스의 버스 구조를 나타낸 도면,

도 10은 본 발명에 따른 CTRL 버스의 버스 구조를 나타낸 도면.

도면의 주요 부분에 대한 부호의 설명

MP: 모듈 기판 B: 반도체 메모리 소자들

SB: 제어 소자 U: 메모리 칩

SZF: 메모리 셀 필드 BL: 비트 라인

WL: 워드 라인 AT: 선택 트랜지스터

SC: 메모리 커패시터 SZ: 메모리 셀

ODTS: 활성화 신호 DQ: 데이터 버스

HC: 허브 칩 AS: 제어 회로

CAB: 커맨드 어드레스 버스 CLKB: 클록 버스

CTRLB: 제어 버스 TB: 부분 버스

INT: 내부 층 TOP: 상단 외층

본 발명은 제어 회로가 제어 버스들, 클록 버스들, 및 어드레스 버스들을 경유하여 다수의 메모리 칩들을 제어하는 반도체 메모리 모듈에 관한 것이다.

반도체 메모리 모듈, 예컨대 FBDIMM(풀리 버퍼드 듀얼-인라인 메모리 모듈 )(Fully Buffered Dual-In Line Memory Module)에서는, 메모리 제어기에 의해 직접 제어되는 것이 아니라 제어 소자, 예컨대 허브 칩을 경유하여 제어되는 다수의 반도체 메모리 소자들이 모듈 기판 상에 배치된다. 현재, 무엇보다도 특히 그 클록 주파수 및 그 비트율에 있어 상이한 4가지의 FBDIMM 모듈 카드들이 표준화되어 있다. 현재 표준화되어 있는 FBDIMM 카드에 속하는 것들로는, 비트율이 400 Mbit/s인 FBD400 카드, 비트율이 533 Mbit/s인 FBD533 카드, 비트율이 667 Mbit/s인 FBD667 카드, 및 비트율이 800 Mbit/s인 FBD800 카드가 있다.

2R×4의 설계 구성에서는, FBDIMM 모듈 상의 "랭크(rank)"당 18개의 메모리 칩들이 있게 된다. 그러한 메모리 칩들은 모듈 기판 상의 반도체 메모리 소자들에 스택 배열(스택 DRAM 디바이스)로 배치된다. 2×스택(듀얼 스택) 설계에서는, 반도체 메모리 소자 내에 2개의 메모리 칩들이 스택 배열로 배치된다. 개개의 메모리 칩들은 정보를 저장하거나 저장된 정보를 판독하는 허브 칩 상의 제어 회로에 의해 제어 버스, 어드레스 버스, 및 클록 버스를 경유하여 제어된다. 2R×4 구성의 FBDIMM 메모리 모듈에서는, 허브 칩의 제어 회로가 4개의 클록 신호들을 제공하는데, 그 중에서 2개의 클록 신호들은 허브 칩의 좌측에 배치된 메모리 칩들을 급전하는데 사용되고, 다른 2개의 클록 신호들은 허브 칩의 우측에 배치된 메모리 칩들을 제어하는데 사용된다. 2R×4 구성의 FBDIMM 메모리 모듈 상에 존재하는 총 36개의 메모리 칩들에서는, 2개씩의 메모리 칩들을 구비한 9개의 반도체 메모리 소자들이 허브 칩의 좌측에 배치되고, 2개씩의 메모리 칩들을 구비한 9개의 반도체 메모리 소자들이 허브 칩의 우측에 배치된다. 즉, 허브 칩의 양측으로 총 18개의 메모리 칩들이 허브 칩의 제어 회로에 의해 제어되어야 한다.

메모리 칩들의 제어를 위해, 허브 칩은 4개의 클록 신호들을 제공하는데, 그 중에서 2개의 클록 신호들은 허브 칩의 좌측에 있는 메모리 칩들에 사용되고, 다른 2개의 클록 신호들은 허브 칩의 우측에 있는 메모리 칩들에 사용된다. 그를 위해, 허브 칩은 허브 칩의 좌측에 있는 2개의 클록 버스들 및 우측에 있는 2개의 클록 버스들을 제어한다. JEDEC 표준에 따르면, 허브 칩의 좌측과 우측에 있는 제1 클록 버스에는 10개씩의 메모리 칩들이 접속되고, 허브 칩의 좌측과 우측에 있는 제2 클록 버스에는 8개씩의 메모리 칩들이 접속된다. 즉, 클록 버스들은 10/8/10/8의 구성을 갖는다.

메모리 칩들의 선택을 위해, 허브 칩은 4개의 선택 신호(칩 선택 신호)들을 제공한다. 그 중에서, 2개의 선택 신호들은 허브 칩의 좌측에 있는 메모리 칩들에 각각 사용되고, 다른 2개의 선택 신호들은 허브 칩의 우측에 있는 메모리 칩들에 각각 사용된다. JEDEC 표준에 따르면, 선택 신호들을 전달하기 위해 허브 칩에는 허브 칩의 우측으로 2개씩의 제어 버스들이 구비되고, 허브 칩의 우측으로도 2개씩의 제어 버스들(CTRL 버스들)이 구비된다. 36개의 메모리 칩들 중에서, 9개씩의 메모리 칩들이 각각의 제어 버스에 접속된다. 즉, 제어 버스들은 9/9/9/9 구성을 갖는다.

각각의 메모리 칩의 개별 메모리 셀들의 어드레싱을 위해, 허브 칩은 어드레스 신호들을 제공한다. 허브 칩의 좌측에 배치된 메모리 칩들의 메모리 셀들을 어드레싱 하기 위해, 허브 칩은 좌측으로 제1 어드레스 버스, 소위 "커맨드 어드레스 버스"(CA 버스)에 접속되고, 우측으로 제2 어드레스 버스(커맨드 어드레스 버스, CA 버스)에 접속된다. 36개의 메모리 칩들 중에서, 18개씩의 메모리 칩들이 2개의 어드레스 버스들 각각에 접속된다.

클록 버스들, 제어 버스들, 및 어드레스 버스들에 걸리는 상이한 부하 분포에 기인하여, 특히 FBD667 카드 및 FBD800 카드의 경우에 성능 손실이 발생한다. 그러한 성능 손실은 여러 버스들에서의 신호들의 매칭되지 않은 시간 응답("출력 타이밍")과 주로 관련되어 있다. 그 경우, 여러 버스들에서의 상이한 신호 지속 시간으로 인해, 특히 FBD667 카드 및 FBD800 카드의 경우에 CA 버스에서 소위 "조기 타이밍"(early timing)을 사용한다. 그러면, 허브 칩은 상이한 제어 신호들을 지연시켜 또는 앞당겨 전송하게 된다. 그러나, 그러한 형식의 방법은 매우 복잡하고 에러를 일으키기 쉬운데, 왜냐하면 허브 칩이 CA 버스 및 CTRL 버스에서 제어 신호들을 서로 별개로 제어해야 하기 때문이다.

FBD667 카드 및 FBD800 카드에서 우수한 신호 보전성(signal integrity)을 얻기 위해, 반도체 메모리 소자들 내의 메모리 칩들은 부가의 입력 핀을 구비하는데, 그 입력 핀을 경유하여 온 다이 터미네이션 저항(on-die termination resistor)이 연결되게 된다. 기록 액세스를 위해, 임베디드 저항(embedded resistor)으로서 형성된 온 다이 터미네이션 저항이 연결된다.

우수한 신호 보전성을 얻기 위해, 온 다이 터미네이션 저항은 50 Ω의 크기 정도로 마련되어야 한다. 하지만, 현재 50 Ω의 온 다이 터미네이션 저항은 아직껏 표준화되어 있지 않다. 그 대신에, JEDEC 권고에 따라, 75 Ω 또는 150 Ω의 온 다이 터미네이션 저항이 사용된다. 그러나, "듀얼 스택 DRAM"을 구비한 2R×4 구성의 반도체 메모리 모듈에서는, 기록 시의 신호 보전성과 관련하여 그러한 저항에 문제가 있는 것으로 판명되었다.

"스택 칩" 설계의 FBDIMM 모듈 카드를 외면하는 또 다른 이유는 그에 수반되는 비용이 높다는데 있다.

따라서, 본 발명의 목적은 제어 신호들, 클록 신호들, 및 어드레스 신호들을 시간 동기적으로 전달하는 제어 버스들, 클록 버스들, 및 어드레스 버스들이 부하에 있어 최대한으로 매칭되는 저렴한 설계를 갖는 반도체 메모리 모듈을 제공하는 것이다.

그러한 목적은 청구항 1의 특징들을 갖는 반도체 모듈에 의해 달성되게 된다.

본 발명에 따른 버스 구조를 갖는 반도체 모듈은 모듈 기판, 데이터를 각각 저장할 수 있는 메모리 셀들이 들어있는 메모리 셀 필드를 갖는 메모리 칩을 각각 구비한 반도체 메모리 소자들, 및 메모리 칩을 제어하는 제어 소자를 포함한다. 또한, 모듈 기판은 메모리 칩들 중에서 데이터의 저장을 위한 하나의 메모리 칩을 선택하기 위해 제어 소자로부터 다수의 메모리 칩들 각각으로 선택 신호들을 전달하되, 동일한 개수의 메모리 칩들이 그 각각에 접속되는 다수의 제어 버스들, 선택된 메모리 칩의 메모리 셀들 중에서 하나의 메모리 셀을 선택하기 위해 제어 소자 로부터 다수의 메모리 칩들 각각으로 어드레스 신호들을 전달하되, 동일한 개수의 메모리 칩들이 그 각각에 접속되는 다수의 어드레스 버스들, 및 메모리 칩들의 클록 동기 동작을 위해 제어 소자로부터 다수의 메모리 칩들 각각으로 클록 신호들을 전달하되, 동일한 개수의 메모리 칩들이 그 각각에 접속되는 다수의 클록 버스들을 포함한다. 반도체 메모리 소자들과 제어 소자는 모듈 기판 상에 배치된다. 아울러, 제어 버스들의 개수는 클록 버스들의 개수와 동일하고, 각각의 클록 버스에도 접속되는 동일한 개수의 메모리 칩들이 각각의 제어 버스에 접속된다.

본 발명에 의하면, 메모리 모듈을 각각의 반도체 메모리 소자가 딱 하나의 메모리 칩을 포함하는 평판형 메모리 모듈로서 구성하는 것이 가능하게 된다. 메모리 모듈의 평판형 설계는 예컨대 각각의 반도체 메모리 소자가 2개 이상의 메모리 칩들을 스택 배열로 포함하는 "스택 DRAM" 설계보다 더 저렴한 형태이다. 평판형 설계의 구축은 지금까지 어드레스 버스들, 제어 버스들, 및 클록 버스들에 사용되어 오던 버스 구조를 수정할 것을 필요로 한다. 본 발명에 따른 어드레스 버스들, 제어 버스들, 및 클록 버스들의 버스 구조에서는, 여러 버스들이 부하에 있어 서로 매칭된다. 그럼으로써, 어드레스 버스들, 제어 버스들, 및 클록 버스들에 대해 거의 동일한 신호 지속 시간이 얻어지고, 그에 따라 허브 칩에 의해 신호들을 지연시키는 것이 더 이상 필요하지 않게 된다. 또한, 표준에 따른 75 Ω 또는 150 Ω 저항을 온 다이 터미네이션 저항으로서 사용할 수 있게 된다.

반도체 메모리 모듈의 모듈 기판은 제1 표면과 제2 표면을 구비하는 것이 바람직하다. 제어 소자는 모듈 기판의 제1 표면 상에 배치된다. 일정 다수의 반도 체 메모리 소자들은 모듈 기판의 제1 표면 상에 배치되고, 나머지 다수의 반도체 메모리 소자들은 모듈 기판의 제2 표면 상에 배치된다. 모듈 기판의 제1 표면 상에 배치된 반도체 메모리 소자들은 제1 표면의 제1 측과 제2 측에 각각 제1 열과 제2 열로 배치된다. 모듈 기판의 제2 표면 상에 배치된 반도체 메모리 소자들은 제2 표면의 제1 측과 제2 측에 각각 제1 열과 제2 열로 배치된다.

제어 소자는 제어 버스들, 어드레스 버스들, 및 클록 버스들을 경유하여 메모리 칩들을 제어하는 제어 회로를 구비한 허브 칩을 포함하는 것이 바람직하다.

메모리 칩들은 랜덤 액세스 타입의 다이내믹 메모리 셀들을 포함하는 것이 바람직하다.

반도체 메모리 모듈의 모듈 기판은 다층 인쇄 회로 기판으로서 형성되는 것이 바람직하다. 모듈 기판은 모듈 기판의 제1 표면에 접경하는 제1 외층 및 모듈 기판의 제2 표면에 접경하는 제2 외층을 포함한다. 모듈 기판은 제1 외층과 제2 외층 사이에 배치되는 다수의 내부 층들을 포함한다.

그러한 반도체 메모리 모듈에는, 모듈 기판의 제1 표면과 제2 표면의 제1 측들에 있는 메모리 칩들을 제어하는 제1 어드레스 버스 및 모듈 기판의 제1 표면과 제2 표면의 제2 측들에 있는 메모리 칩들을 제어하는 제2 어드레스 버스가 마련된다. 제1 및 제2 어드레스 버스들의 각각은 제1 및 제2 부분 버스들로 분할된다. 각각의 어드레스 버스의 각각의 부분 버스에는, 각각의 제어 버스 및 각각의 클록 버스에도 접속되는 동일한 개수의 메모리 칩들이 접속된다.

제1 및 제2 어드레스 버스들의 제1 부분 버스들은 제1 내부 층에 뻗어 있고, 제1 및 제2 어드레스 버스들의 제2 부분 버스들은 제2 내부 층에 뻗어 있다. 제1 및 제2 어드레스 버스들의 제1 및 제2 부분 버스들은 서로 병렬로 뻗게 된다.

제1 및 제2 어드레스 버스들의 제1 부분 버스와 제2 부분 버스는 각각 모듈 기판의 하나의 외층 상에 배치된 터미네이션 저항으로써 종료되는 것이 바람직하다.

허브 칩의 제어 회로는 제1 및 제2 제어 버스들과 제3 및 제4 제어 버스들을 제어하는 것이 바람직하다. 제1 및 제2 제어 버스들은 각각 모듈 기판의 제1 표면과 제2 표면의 제1 측들에 배치된 메모리 칩들의 그룹을 제어한다. 제3 및 제4 제어 버스들은 각각 모듈 기판의 제1 표면과 제2 표면의 제2 측들에 배치된 메모리 칩들의 그룹을 제어한다.

각각의 제어 버스는 제1 및 제2 부분 버스들을 포함하는 것이 바람직하다. 각각의 제어 버스의 제1 부분 버스는 모듈 기판의 하나의 내부 층에 뻗어 있고, 각각의 제어 버스의 제2 부분 버스는 모듈 기판의 또 하나의 내부 층에 뻗어 있는데, 제1 및 제2 부분 버스들은 서로 병렬로 뻗게 된다. 각각의 제어 버스의 제1 부분 버스는 모듈 기판의 제1 표면과 제2 표면 상의 제1 열에 배치된 메모리 칩들을 제어한다. 각각의 제어 버스의 제2 부분 버스는 모듈 기판의 제1 표면과 제2 표면 상의 제2 열에 배치된 메모리 칩들을 제어한다.

허브 칩의 제어 회로는 제1 및 제2 클록 버스들과 제3 및 제4 클록 버스들을 제어하는 것이 바람직하다. 제1 및 제2 클록 버스들은 각각 모듈 기판의 제1 표면과 제2 표면의 제1 측들에 배치된 메모리 칩들의 그룹을 제어한다. 제3 및 제4 클 록 버스들은 각각 모듈 기판의 제1 표면과 제2 표면의 제2 측들에 배치된 메모리 칩들의 그룹을 제어한다.

메모리 칩들은 각각의 메모리 칩에의 기록 액세스를 위해 활성화되는 활성화 가능한 터미네이션 저항을 구비하는 것이 바람직하다. 또한, 반도체 메모리 모듈은 메모리 칩의 활성화 가능한 터미네이션 저항을 활성화하기 위한 활성화 신호를 전달하는 제1 추가 제어 버스 및 제2 추가 제어 버스를 구비한다. 허브 칩의 제어 회로는 제1 추가 제어 버스 및 제2 추가 제어 버스를 제어한다. 제1 추가 제어 버스는 모듈 기판의 제1 표면과 제2 표면의 제1 측들에 배치된 메모리 칩들의 군을 각각 제어한다. 제2 추가 제어 버스는 모듈 기판의 제1 표면과 제2 표면의 제2 측들에 배치된 메모리 칩들의 군을 각각 제어한다.

제1 및 제2 추가 제어 버스들은 각각 제1 부분 버스와 제2 부분 버스를 포함하는 것이 바람직하다. 각각의 추가 제어 버스들의 각각의 부분 버스에는, 각각의 어드레스 버스의 각각의 부분 버스에도 접속되는 동일한 개수의 메모리 칩들이 접속된다.

본 발명에 따른 반도체 메모리 모듈의 부가의 구성에 따르면, 제1 및 제2 추가 제어 버스들의 제1 부분 버스는 모듈 기판의 하나의 내부 층에 뻗어 있고, 제1 및 제2 추가 제어 버스들의 제2 부분 버스는 모듈 기판의 또 하나의 내부 층에 뻗어 있는데, 제1 및 제2 부분 버스들은 서로 병렬로 뻗게 된다.

활성화 가능한 터미네이션 저항은 75 Ω 또는 150 Ω의 값을 갖는 것이 바람직하다.

이하, 본 발명을 본 발명의 실시예들을 도시하고 있는 첨부 도면들에 의거하여 더욱 상세히 설명하기로 한다.

도 1a는 예컨대 FBDIMM 반도체 메모리 모듈로서 형성된 반도체 메모리 모듈을 나타낸 것이다. 그러한 반도체 메모리 모듈은 양편으로 반도체 메모리 소자들이 장착된 모듈 기판(MP)을 구비한다. 모듈 기판의 제1 표면(O1), 예컨대 상면 상에는, 모듈 기판의 중심에 제어 소자(SB)가 배치되고, 그 제어 소자의 양측으로 반도체 메모리 소자들이 각각 배치된다. 제어 소자의 좌측으로는 반도체 메모리 소자들(B1, B3, B5, B7)이 배치되고, 제어 소자의 우측으로는 반도체 메모리 소자들(B17, B19, B21, B23)이 배치된다. 모듈 기판(MP)의 제2 표면(O2), 예컨대 하면 상에는, 제어 소자(SB)의 좌측으로 보았을 때에 반도체 메모리 소자들(B2, B4, B6, B8)이 배치된다. 제2 표면(O2)의 우측으로는 반도체 메모리 소자들(B18, B20, B22, B24)이 배치된다. 제어 소자의 바로 아래로 제1 표면(O2) 상에는 반도체 메모리 소자들(B33, B36)이 배치된다. 그 반도체 메모리 소자들(B33, B36)은 통상적으로 나머지 반도체 메모리 소자들의 메모리 에러들을 교정하는 에러 교정 회로(error correction circuit)을 추가로 포함한다.

도 1b는 모듈 기판(MP)의 횡단면도를 나타낸 것이다. 모듈 기판(MP)은 다층(multilayer) 인쇄 회로 기판으로서 형성된다. 모듈 기판은 제1 표면(O1)과 접경하는 외층(TOP) 및 제2 표면(O2)과 접경하는 외층(BOT)을 포함한다. 양자의 외층들 사이에는 내부 층들(INT1, …, INTn)이 배치된다.

도 2a는 도 1 A의 FBDIMM 반도체 메모리 모듈의 상면(O1)의 평면도를 나타낸 것이다. 반도체 메모리 모듈은 2R×4 구성을 갖는다. 즉, 반도체 메모리 모듈이 2개의 "랭크(rank)"들을 구비하되, 메모리 칩들이 ×4의 데이터 편성 형태를 각각 갖는다. "랭크"가 메모리 제어기의 버스 폭을 커버하는데 필요한 메모리 소자들의 양을 지정한다면, 버스 폭이 ECC 메모리 소자들을 포함하여 72 bit임을 전제로 할 경우에, 하나의 "랭크"는 18개의 메모리 칩들로 이뤄진다. 즉, 2R(랭크)×4 구성에서는 36개의 메모리 칩들이 마련된다.

"스택 DRAM" 설계를 사용하는 대신에, 본 발명에 따라 평판형 FBDIMM 2R×4 설계를 사용할 것을 제안한다. 도 2a에 따른 평판형 설계에서는, 각각의 반도체 메모리 소자에 단 하나의 메모리 칩만이 각각 있게 된다. 반도체 메모리 모듈의 상면(O1) 상에는, 좌측(S1)으로 평판형 메모리 칩들(U1, U3, U5, U7, U9, U11, U13, U15)이 위치한다. 상면(O1)의 우측으로는 메모리 칩들(U17, U19, U21, U23, U25, U27, U29, U31)이 위치한다. 그 경우, 메모리 칩들은 2열(R11, R12)로 배치된다. 모듈 기판의 하면(O2) 상에는, 그 하면(O2)의 좌측으로 메모리 칩들(U2, U4, U6, U8, U10, U12, U14, U16)과 ECC 메모리 칩들(U33, U35)이 배치된다. 하면(O2)의 우측으로는 반도체 메모리 소자들(U18, U20, U22, U24, U26, U28, U30, U32)과 ECC 메모리 칩들(U34, U36)이 배치된다. 여기서도 역시, 메모리 칩들은 2열(R21, R22)로 배치된다.

메모리 칩들은 DRAM(다이내믹 랜덤 액세스 메모리) 메모리 셀 타입의 메모리 셀들을 구비한다. 도 3은 도 2a 및 도 2b의 메모리 칩들의 메모리 셀 필드(SZF)를 단순화된 도면으로 나타낸 것이다. 메모리 셀 필드(SZF) 내에서는, 메모리 셀들(SZ)이 워드 라인들(WL)과 비트 라인들(BL)을 따라 배치된다. DRAM 메모리 셀은 선택 트랜지스터(AT)와 메모리 커패시터(SC)를 구비한다. 도시된 메모리 셀(SZ)의 어드레싱(addressing)을 위해, 선택 트랜지스터(AT)는 워드 라인 (WL) 상의 해당 제어 신호에 의해 도전되게 제어되고, 그에 따라 메모리 커패시터(SC)가 정보의 판독 또는 정보의 기록을 위해 비트 라인(BL)에 도전 접속되게 된다. 기록 액세스의 경우, 실리콘 칩에 매설된 터미네이션 저항(온 다이 터미네이션 저항)(ODTW)이 제어 신호(ODTS)에 의해 활성화된다. 접속된 데이터 버스(DQ)는 그 저항을 거쳐 종료된다. JEDEC 명세에 따르면, 터미네이션 저항(ONTW)은 75 Ω 저항으로서 또는 150 Ω 저항으로서 형성된다. 75 Ω 저항 또는 150 Ω 저항에서 평판형 카드 설계를 사용할 경우에는 "스택 DRAM" 설계와는 대조적으로 우수한 신호 보전성이 얻어질 수 있는 것으로 밝혀졌다. 각각의 반도체 소자가 단 하나의 메모리 칩만을 포함하는 평판형 칩 설계의 사용 시에는, "스택 설계"로 된 FBD667 카드 및 FBD800 카드에서 우수한 신호 보전성을 얻는데 필요로 하는 것과 같은 50 Ω 저항을 사용하는 것이 필요하지 않다. 즉, 50 Ω 저항을 사용하지 않더라도 온 다이 터미네이션 저항의 크기에 대한 JEDEC 표준을 지킬 수 있게 된다.

도 4는 메모리 칩들을 제어하는 제어 소자(SB)를 나타낸 것이다. 제어 소자는 제어 회로(AS)가 들어있는 허브 칩(HC)을 그 내부에 구비한다. JEDEC 표준에 따르면, 제어 회로(AS)는 일 측(S1)으로 어드레스 버스(커맨드 어드레스 버스, CA 버스)(CAB1)를 제어하고, 다른 측(S2)으로 CA 버스(CAB2)를 제어한다. 본 발명에 따르면, CA 버스(CAB1)는 노드 점에서 부분 버스(TB1_CAB1)와 부분 버스(TB2_CAB1)으로 분할된다. 마찬가지로, 다른 측(S2)에서는 CA 버스(CAB2)가 노드 점에서 부분 버스(TB1_CAB2)와 부분 버스(TB2_CAB2)로 분할된다.

JEDEC 표준에 따르면, 허브 칩(HC)의 제어 화로(AS)는 메모리 칩들을 클록 동기적으로 동작시킬 수 있도록 하기 위해 일 측(S1)으로 2개의 클록 신호들로써 2개의 클록 버스들(CLK 버스)(CLKB1, CLKB2)을 제어한다. 다른 측(S2)으로도 역시, 제어 회로(AS)는 CLK 버스들(CLKB3, CLKB4)에 공급되는 2개의 클록 신호들을 제공한다.

메모리 과정을 위한 메모리 칩을 선택하기 위해, 제어 회로(AS)는 4개의 선택 신호들(칩 선택)을 제공하는데, 그 선택 신호들의 각각의 선택 신호는 제어 소자의 일 측(S1)으로 제어 버스들(CTRL 버스)(CTRLB1, CTRLB2)에 공급되고, 제어 소자의 다른 측(S2)으로 제어 버스들(CTRLB3, CTRLB4)에 공급된다.

온 다이 터미네이션 저항의 활성화를 위해, 허브 칩의 제어 회로는 제어 소자의 일 측(S1)으로 추가 제어 버스, 소위 "온 다이 터미네이션 버스"(ODTB1)에 제어 신호를 제공하고, 제어 소자의 다른 측(S2)으로 추가의 온 다이 터미네이션 버스(ODTB2)에 또 다른 제어 신호를 제공한다. 온 다이 터미네이션 버스(ODTB1)는 본 발명에 따라 노드에서 부분 버스(TB1_ODTB1)와 부분 버스(TB2_ODTB1)로 분할되는 것이 바람직하다. 다른 측(S2)의 온 다이 터미네이션 버스(ODTB2)도 역시 노드 점에서 부분 버스(TB1_ODTB2)와 부분 버스(TB2_ODTB2)로 분기된다.

도 5는 도 2b의 FBDIMM 메모리 모듈의 하면(O2)을 확대도로 나타낸 것이다. 지금까지 "스택 DRAM" 설계에 사용되었던 CA 버스 구조가 좌측(S1)에 도시되어 있는 반면에, 평판형 설계에 사용될 것과 같은 본 발명에 따른 CA 버스 구조가 우측(S2)에 도시되어 있다.

메모리 칩들(U2, U4, U6, U8, U10, U12, U14, U16)과 ECC 메모리 칩들(U33, U35)은 지금까지 "스택 DRAM" 설계를 사용할 경우에 그러했던 것과 같이 단일의 CA' 버스에 의해 제어된다. CA' 버스는 터미네이션 저항(R'_CA)으로써 종료된다. 도 6은 제어 회로(AS)가 어드레스 신호로써 제어하는 CA' 버스 라인의 구조를 나타낸 것이다. 이후로 버스 구조 도면에서 버스 부품들("스터브 소자들(stub elements)")에 지시되는 수치들은 ×10^-2 ㎜ 크기의 스터브 소자들의 길이를 지시한다. 약자 "TOP"는 외층의 상면(O1) 상에 있는 버스의 스터브 소자를 지지하는 반면에, 약자 "BOT"는 모듈 기판의의 하면(O2) 상에 있는 스터브 소자에 해당한다. 노드 점(V)은 관통 접촉 구멍들(비아 홀들)을 지시한다. 약자 "INT"는 스터브 소자가 다층 모듈 기판의 내부 층에 뻗어 있는 것을 지시한다.

도 6에 따르면, 제어 회로는 다층 모듈 기판(MP)의 상면(O1) 상에 있는 1.45 ㎜ 길이의 스터브 소자를 경유하여 어드레스 신호(A0)로써 CA' 버스를 제어한다. 비아 홀(V1)에는 교차점이 배치되는데, 그 교차점을 경유하여 제어 회로가 ECC 메모리 칩들(U33, U35)에 접속된다. 주 버스 라인은 내부 층(INT7) 상으로 비아 홀(V2)까지 계속 연장된다. 거기에는 다음 교차점이 배치되는데, 그 교차점은 주 버 스를 버스 라인을 경유하여 상면(O2) 상에 배치된 메모리 칩들(U1, U9)에 접속시킨다. 비아 홀(V2)로부터도 역시, 버스 라인이 다층 모듈 기판의 하면(O2) 상으로 메모리 칩들(U2, U10)로 분기된다. 다층 모듈 기판의 상면(O1) 및 하면(O2) 상에 있는 나머지 메모리 칩들은 비아 홀들(V3, V4, V5)을 경유하여 주 버스 라인 또는 제어 회로에 접속된다. 주 버스 라인은 그 단부에서 터미네이션 저항(R_CA')으로써 종료되는데, 그 터미네이션 저항(R_CA')은 전압 원(Vtt)을 경유하여 기준 전위(GND)에 접속된다.

그러한 형식의 버스 구조는 JEDEC 표준에 따라 FBDIMM 반도체 메모리 모듈에 권장되는 것이다. 그러나, 평판형으로 장착되는 모듈 기판을 사용할 경우에는 도 6에 도시된 18개의 메모리 칩들을 그처럼 매우 많은 교차점들을 경유하여 주 버스 라인에 접속시키는 것이 공간상의 이유로 불가능하다. 그와 관련하여, 전체적으로 16개의 어드레스 신호, 3개의 뱅크 어드레스 신호들, ODT 활성화 신호, 2개의 칩 선택 신호들, 2개의 커맨드 이네이블 신호들(command enable signal), 3개의 제어 신호들(/RAS, /CAS, /WE), 4개의 차동 클록 신호들을 전달하기 위해서만도 메모리 칩들과 제어 회로(AD) 사이에 31개까지의 그러한 버스 구조들이 마련되어야 함을 아울러 감안해야 할 것이다.

따라서, 본 발명에 따라 버스 구조에 대한 종래의 JEDEC 권고를 수정할 것을 제안한다.

도 5는 하면의 다른 측(S2)에 CA 버스가 제1 부분 버스(TB1_CAB)와 제2 부분 버스(TB2_CA)로 분할되는 것을 나타내고 있다. 양자의 부분 버스들은 모듈 기판의 상면 상에 있는 터미네이션 저항들(R_CAB)로써 종료된다. 제1 부분 버스(TB1_CAB)는 모듈 기판의 관통 접촉 구멍(비아 홀)들의 위치들과 일치하는 4개의 노드 점들을 갖는다. 제1 부분 버스(TB1_CAB)는 제1 관통 접촉 구멍에서 분기되고, 하면(O2) 쪽으로의 교차점을 경유하여 메모리 칩(U18)을 제1 부분 버스의 주 버스 라인(TB1_CAB)에 접속시키며, 도 5에 단편적으로 나타낸 교차점을 경유하여 주 버스 라인(TB1_CAB)을 모듈 기판의 상면(O1)에 메모리 칩(U18)과 대향되어 놓인 메모리 칩(U17)에 접속시킨다. 마찬가지로, 제1 부분 버스(TB1_CAB)의 주 버스 라인은 다음 관통 접촉 구멍에서 모듈 기판의 하면 상의 메모리 칩(U20)에 접속되고, 모듈 기판의 상면 상에 대향되어 놓인 메모리 칩(U19)에 접속된다. 주 버스 라인(TB1_CAB)은 다음 관통 접촉 구멍에서 새로이 교차점을 구비하는데, 그 교차점을 경유하여 모듈 기판의 하면(O2) 상의 메모리 칩(U22)과 모듈 기판의 상면(O1) 상의 메모리 칩이 주 버스 라인(TB1_CAB)에 접속된다. 마지막 관통 접촉 구멍에는, 모듈 기판의 하면 상의 메모리 칩(U24)과 모듈 기판의 대향된 상면 상의 메모리 칩(U23)을 부분 버스(TB1_CAB)에 접속시키는 교차점이 배치된다. 그와 상응하게, 제1 부분 버스(TB1_CAB)와 병렬로 인도되는 제2 부분 버스(TB2_CAB)에서도 역시, 모듈 기판의 하면 상의 메모리 칩들 (U26, U28, U30, U32)과 ECC 메모리 칩(U35)을 제2 부분 버스(TB2_CAB)에 접속시키고 상면 상의 대향된 메모리 칩들(U25, U27, U29, U31)을 제2 부분 버스(TB2_CAB)에 접속시키는 총 4개의 교차점들이 모듈 기판의 관통 접촉 구멍들에 마련된다.

도 7은 제어 회로(AS)를 CA 버스(CAB1)에 커플링하는 것을 확대도로 나타낸 것이다. 어드레스 버스(CAB1)는 관통 접촉 구멍(V1)에서 다층 기판의 내부 층(INT8)으로 인도되는 제1 부분 버스(TB1_CAB1)와, 다층 기판의 내부 층(INT6)으로 제1 부분 버스(TB1_CAB1)와 병렬로 인도되는(병렬 경로 배정) 제2 부분 버스(TB2_CAB1)로 분기된다. 양자의 부분 버스들은 전압 원(Vtt)에 접속된 터미네이션 저항(R_CA)을 거쳐 종료된다. 제1 부분 버스(TB1_CAB1)는 관통 접촉 구멍들(VTB1_CAB1)을 경유하여 모듈 기판의 상면(O1) 상의 메모리 칩들(U1, U3, U5, U7)과 모듈 기판의 대향된 하면 상의 메모리 칩들(U2, U4, U6, U8)에 접속된다. 마찬가지로, ECC 메모리 칩(U35)은 제1 관통 접촉 구멍을 경유하여 부분 버스(TB1_CAB1)에 접속된다. 그와 상응하게, 제2 부분 버스(TB2_CAB1)는 관통 접촉 구멍들(VTB2_CAB1)을 경유하여 모듈 기판의 상면 상의 메모리 칩들(U9, U11, U13, U15)과 모듈 기판의 하면 상의 메모리 칩들(U10, U12, U14, U16) 및 ECC 메모리 칩(U33)에 접속된다. 즉, 제1 부분 버스(TB1_CAB1)에는 물론 제2 부분 버스(TB2_CAB1)에도 메모리 칩들로서 형성된 9개씩의 부하 소자들이 접속되게 된다.

도 8a 및 도 8b는 각각의 메모리 칩의 온 다이 터미네이션 저항을 활성화시키기 위한 활성화 신호를 인도하는 ODTL 버스의 본 발명에 따른 구조를 각각 나타낸 것이다. 여기서도 역시, ODTB1 버스가 관통 구멍(V_ODTB1)에서 제1 부분 버스(TB1_ODTB1)와 제2 부분 버스(TB2_ODTB1)로 분기되되, 양자의 부분 버스들이 서로 병렬로 진행함으로써, "병렬 경로 배정"이 사용되게 된다. 각각의 부분 버스는 전압 원(Vtt)에 접속된 터미네이션 저항(R_ODTB1)으로써 종료된다. 제1 부분 버스(TB1_ODTB1)는 관통 접촉 구멍들(VTB1_ODTB1)을 경유하여 모듈 기판의 상면 상의 메모리 칩들(U1, U3, U5, U7)과 모듈 기판의 하면 상의 메모리 칩들(U2, U4, U6, U8) 및 ECC 메모리 칩(U35)에 접속된다. 제2 부분 버스(TB2_ODTB1)는 관통 접촉 구멍들(VTB2_ODTB1)을 경유하여 모듈 기판의 상면 상의 메모리 칩들(U9, U11, U13, U15)과 모듈 기판의 하면 상의 메모리 칩들(U10, U12, U14, U16) 및 ECC 메모리 칩(U33)에 접속된다. 온 다이 터미네이션 버스(ODTB1)의 각각의 부분 버스는 CA 버스의 부분 버스들도 그러한 바와 같이 9개씩의 부하 소자들에 접속되게 된다.

도 9는 클록 신호들(CLK)을 인도하는 버스 라인과 상보 클록 신호들(/CLK)을 인도하는 버스 라인을 구비한 클록 버스(CLKB1)의 구조를 나타낸 것이다. 양자의 버스 라인들은 전압 원(Vtt)에 접속된 터미네이션 저항(R_CLK)으로써 종료된다. 각각의 버스 라인은 총 9개의 부하 소자들, 즉 모듈 기판의 상면 상의 메모리 칩들(U1, U3, U5, U7)과 모듈 기판의 하면 상의 메모리 칩들(U2, U4, U6, U8) 및 ECC 메모리 칩(U33)에 접속된다. 마찬가지로, 도 4에 따른 제어 회로(AS)에 의해 제어되는 클록 버스들(CLKB2, CLKB3, CLKB4)도 동일한 구성을 갖고, 그에 따라 여기서도 역시 9개씩의 메모리 칩들이 각각의 클록 버스에 접속되게 된다.

도 10은 모듈 기판의 일 측(S1)으로 제어 회로(AS)에 접속되는 제어 버스(CTRLB1)의 구조를 나타낸 것이다. 선택 신호(CS)를 인도하는 제어 버스(CTRLB1)는 병렬로 인도되는 2개의 부분 버스들(TB1_CTRLB1, TB2_CTRLB1)을 구비하는데, 그 부분 버스들(TB1_CTRLB1, TB2_CTRLB1)은 전압 원(Vtt)에 접속된 터미네이션 저항(R_CTRL')으로써 각각 종료된다. 부분 버스(TB1_CTRLB1)는 관통 접촉 구멍들(VTB1_CTRLB1)을 경유하여 모듈 기판의 상면(O1) 상의 메모리 칩들(U1, U3, U5, U7)에 접속된다. 부분 버스(TB2_CTRLB1)는 관통 접촉 구멍들(VTB2_CTRLB1)을 경유하여 모듈 기판의 상면 상의 메모리 칩들(U9, U11, U13, U15) 및 모듈 기판의 하면 상의 ECC 메모리 칩(U33)에 접속된다. 즉, 제어 버스(CTRLB1)도 역시 총 9개의 부하 소자들에 접속되게 된다.

도 7에 따른 어드레스 버스에 대한 버스 구조, 도 8a 및 도 8b에 따른 온 다이 터미네이션 버스(ODTL 버스)에 대한 버스 구조, 도 9에 따른 클록 버스(CLK 버스)에 대한 버스 구조, 및 도 10에 따른 제어 버스(CTRL 버스)에 대한 버스 구조를 사용함으로써, 이제 2R×4 구성의 FBDIMM 메모리 모듈을 지금까지의 통상적인 "스택 DRAM" 설계와는 대조적으로 평판형 DRAM 설계로 구축하는 것이 가능하게 된다. 허브 칩의 일 측(S1)에 있는 메모리 칩들을 제어하는 클록 버스들(CLKB1, CLKB2)은 물론 허브 칩의 다른 측(S2)에 있는 메모리 칩들을 제어하는 클록 버스들(CLKB3, CLKB4)도 9개씩의 부하 소자들에 접속되게 된다. 마찬가지로, 허브 칩을 일 측(S1)에 있는 메모리 칩들에 접속시키는 제어 버스(CTRLB1, CTRLB2)에는 물론 허브 칩을 다른 측(S2)에 있는 메모리 칩들에 접속시키는 제어 버스(CTRLB3, CTRLB4)에도 9개씩의 부하 소자들(메모리 칩들)이 접속되게 된다. 그러나, 일 측(S1)에 있는 버스 라인(CAB1)과 다른 측(S2)에 있는 버스 라인(CAB2)은 역시 9개씩의 부하 소자들에 접속되는 2개씩의 부분 버스들을 구비한다. 마찬가지로, 버스 라인들(ODTB1, ODTB2)도 역시 9개씩의 부하 소자들 갖는 2개의 부분 버스들로 분할된다.

그럼으로써, 부하상에 있어 어드레스 버스들, 클록 버스들, 및 제어 버스들이 서로 잘 매칭되는 것이 보장되게 된다. 그것은 여러 버스들에서의 신호 지속 시간이 매우 잘 매칭되어 허브 칩에 의한 "조기 타이밍"의 사용이 더 이상 필요하지 않게 된다는 장점을 갖는다. 또한, 평판형 FBDIMM 2R×4 설계를 본 발명에 따른 버스 구조와 조합하여 사용함으로써, 데이터 버스(DQ)가 이제 50 Ω 온 다이 터미네이션 저항 대신에 표준화된 75 Ω 저항 또는 150 Ω 저항으로써 종료될 수 있고, 그러면서도 우수한 신호 보전성이 얻어질 수 있게 된다.

Claims

- 모듈 기판(MP)을 구비하고,

- 1개씩의 메모리 칩(U1, …, U36)을 포함하는 반도체 메모리 소자들(B1, …, B36)을 구비하되, 상기 메모리 칩이 데이터를 각각 저장할 수 있는 메모리 셀들(SZ)을 갖는 메모리 셀 필드(SZF)를 포함하고,

- 상기 메모리 칩들을 제어하는 제어 소자(SB)를 구비하며,

- 상기 메모리 칩들 중에서 데이터의 저장을 위한 하나의 메모리 칩을 선택하기 위해 상기 제어 소자(SB)로부터 다수의 메모리 칩들(U1, …, U8) 각각으로 선택 신호들(CS)을 전달하는 다수의 제어 버스들(CTRLB1, …, CTRLB4)을 구비하되, 동일한 개수의 메모리 칩들이 각각의 상기 제어 버스(CTRLB1, …, CTRLB4)에 접속되고,

- 상기 선택된 메모리 칩의 메모리 셀들 중에서 하나의 메모리 셀을 선택하기 위해 상기 제어 소자(SB)로부터 다수의 메모리 칩들(U1, …, U16) 각각으로 어드레스 신호들을 전달하는 다수의 어드레스 버스들(CAB1, CAB2)을 구비하되, 동일한 개수의 메모리 칩들이 각각의 상기 어드레스 버스(CAB1, CAB2)에 접속되며,

- 상기 메모리 칩들의 클록 동기 동작을 위해 상기 제어 소자(SB)로부터 다수의 메모리 칩들(U1, …, U8) 각각으로 클록 신호들(CLK, /CLK)을 전달하는 다수의 클록 버스들(CLKB1, …, CLKB4)을 구비하되, 동일한 개수의 메모리 칩들이 각각의 상기 클록 버스(CLKB1, …, CLKB4)에 접속되고,

- 상기 반도체 메모리 소자들(B1, …, B36)과 상기 제어 소자(SB)는 상기 모듈 기판(MP) 상에 배치되며,

- 상기 제어 버스들(CTRLB1, …, CTRLB4)의 개수는 상기 클록 버스들(CLKB1, …, CLKB4)의 개수와 동일하고, 각각의 상기 클록 버스에도 접속되는 동일한 개수의 메모리 칩들이 각각의 상기 제어 버스에 접속되는 것을 특징으로 하는 버스 구조를 갖는 반도체 메모리 모듈.
제 1 항에 있어서,

- 상기 모듈 기판(MP)은 제 1 표면(O1)과 제 2 표면(O2)을 구비하고,

- 상기 제어 소자(SB)는 상기 모듈 기판의 상기 제 1 표면(O1) 상에 배치되며,

- 일정 다수의 반도체 메모리 소자들(B1, …, B23)은 상기 모듈 기판의 상기 제 1 표면(01) 상에 배치되고, 나머지 다수의 반도체 메모리 소자들은 상기 모듈 기판의 상기 제 2 표면(O2) 상에 배치되며,

- 상기 모듈 기판의 상기 제 1 표면(O1) 상에 배치된 상기 반도체 메모리 소자들은 상기 제1 표면(O1)의 제 1 측과 제 2 측(S1, S2)에 각각 제 1 열과 제 2 열(R11, R12)로 배치되고,

- 상기 모듈 기판의 상기 제 2 표면(O2) 상에 배치된 상기 반도체 메모리 소자들은 상기 제2 표면(O2)의 제 1 측과 제 2 측(S1, S2)에 각각 제 1 열과 제 2 열 (R21, R22)로 배치되는 것을 특징으로 하는 버스 구조를 갖는 반도체 메모리 모듈.
제 1 항 또는 제 2 항에 있어서,

상기 제어 소자(SB)는 제어 버스들, 어드레스 버스들, 및 클록 버스들을 경유하여 메모리 칩들(U1, …, U36)을 제어하는 제어 회로(AS)를 구비한 허브 칩(HC)을 포함하는 것을 특징으로 하는 버스 구조를 갖는 반도체 메모리 모듈.
제 1 항 또는 제 2 항에 있어서,

상기 메모리 칩들은 랜덤 액세스 타입의 다이내믹 메모리 셀들을 포함하는 것을 특징으로 하는 버스 구조를 갖는 반도체 메모리 모듈.
제 2 항에 있어서,

- 상기 모듈 기판은 다층 인쇄 회로 기판(MP)으로서 형성되고

- 상기 모듈 기판(MP)은 상기 모듈 기판의 상기 제 1 표면(O1)에 접경하는 제 1 외층(TOP) 및 상기 모듈 기판의 제 2 표면(O2)에 접경하는 제 2 외층(BOT)을 포함하며,

- 상기 모듈 기판은 제 1 외층(TOP)과 제 2 외층(BOT) 사이에 배치되는 다수의 내부 층들(INT1, …, INTn)을 포함하는 것을 특징으로 하는 버스 구조를 갖는 반도체 메모리 모듈.
제 5 항에 있어서,

- 상기 어드레스 버스들 중 제 1 어드레스 버스(CAB1)는 상기 모듈 기판의 상기 제 1 표면과 제 2 표면(O1, O2)의 제 1 측들(S1)에 있는 메모리 칩들을 제어하고 상기 어드레스 버스들 중 제 2 어드레스 버스(CAB2)는 상기 모듈 기판의 상기 제 1 표면과 제 2 표면(O1, O2)의 제2 측들(S2)에 있는 메모리 칩들을 제어하며,

- 상기 제 1 및 제 2 어드레스 버스들(CAB1, CAB2)의 각각은 제 1 및 제 2 부분 버스들(TB1_CAB1, TB2_CAB1, TB1_CAB2, TB2_CAB2)로 분할되고,

- 각각의 상기 제어 버스(CTRLB1, …, CTRLB4) 및 각각의 상기 클록 버스(CLKB1, …, CLKB4)에도 접속되는 동일한 개수의 상기 메모리 칩들이 각각의 어드레스 버스(CAB1, CAB2)의 각각의 부분 버스(TB1_CAB1, TB2_CAB1, TB1_CAB2, TB2_CAB2)에 접속되는 것을 특징으로 하는 버스 구조를 갖는 반도체 메모리 모듈.
제 6 항에 있어서,

상기 제 1 및 제 2 어드레스 버스들(CAB1, CAB2)의 제 1 부분 버스들 (TB1_CAB1, TB1_CAB2)은 제1 내부 층(INT8)에 뻗어 있고, 상기 제 1 및 제 2 어드레스 버스들(CAB1, CAB2)의 제 2 부분 버스들(TB2_CAB1, TB2_CAB2)은 제 2 내부 층(INT6)에 뻗어 있되, 상기 제 1 및 제 2 어드레스 버스들(CAB1, CAB2)의 제 1 및 제 2 부분 버스들(TB1_CAB1, TB2_CAB1, TB1_CAB2, TB2_CAB2)은 서로 병렬로 뻗는 것을 특징으로 하는 버스 구조를 갖는 반도체 메모리 모듈.
제 6 항에 있어서,

상기 제 1 및 제 2 어드레스 버스들(CAB1, CAB2)의 제 1 부분 버스(TB1_CAB1, TB1_CAB2)와 제 2 부분 버스(TB2_CAB1, TB2_CAB2)는 각각 상기 모듈 기판의 하나의 외층(TOP, BOT) 상에 배치된 터미네이션 저항(R_CA)으로서 종료되는 것을 특징으로 하는 버스 구조를 갖는 반도체 메모리 모듈.
제 5 항에 있어서,

- 허브 칩(HC)의 제어 회로(AS)는 제 1 및 제2 제어 버스들(CTRLB1, CTRLB2)과 제 3 및 제 4 제어 버스들(CTRLB3, CTRLB4)을 제어하고

- 상기 제 1 및 제 2 제어 버스들(CTRLB1, CTRLB2)은 각각 상기 모듈 기판의 제 1 표면과 제 2 표면(O1, O2)의 제 1 측들(S1)에 배치된 메모리 칩들의 그룹을 제어하며,

- 상기 제 3 및 제 4 제어 버스들(CTRLB3, CTRLB4)은 각각 상기 모듈 기판의 제 1 표면과 제 2 표면(O1, O2)의 제 2 측들(S2)에 배치된 메모리 칩들의 그룹을 제어하는 것을 특징으로 하는 버스 구조를 갖는 반도체 메모리 모듈.
제 9 항에 있어서,

- 각각의 상기 제어 버스(CTRLB1)는 제 1 및 제 2 부분 버스들(TB1_CTRLB1, TB2_CTRLB1)을 포함하고

- 각각의 상기 제어 버스의 제 1 부분 버스는 상기 모듈 기판의 하나의 내부 층에, 그리고 각각의 제어 버스의 제 2 부분 버스는 상기 모듈 기판의 또 하나의 내부 층에 서로 병렬로 각각 뻗어 있으며,

- 각각의 상기 제어 버스(CTRLB1)의 제 1 부분 버스(TB1_CTRLB1)는 상기 모듈 기판의 제 1 표면과 제 2 표면(O1, O2) 상의 제 1 열(R11, R21)에 배치된 메모리 칩들을 제어하고,

- 각각의 상기 제어 버스(CTRLB1)의 제2 부분 버스(TB2_CTRLB1)는 모듈 기판의 제 1 표면과 제 2 표면 상(O1, O2)의 제2 열(R12, R22)에 배치된 메모리 칩들을 제어하는 것을 특징으로 하는 버스 구조를 갖는 반도체 메모리 모듈.
제 3 항에 있어서,

- 허브 칩(HC)의 제어 회로(AS)는 제 1 및 제 2 클록 버스들(CLKB1, CLKB2)과 제 3 및 제 4 클록 버스들(CLKB3, CLKB4)을 제어하고

- 상기 제 1 및 제 2 클록 버스들(CLKB1, CLKB2)은 각각 상기 모듈 기판의 제 1 표면과 제 2 표면(O1, O2)의 제 1 측들(S1)에 배치된 메모리 칩들의 그룹을 제어하며,

- 상기 제 3 및 제 4 클록 버스들(CLKB3, CLKB4)은 각각 상기 모듈 기판의 제 1 표면과 제 2 표면(O1, O2)의 제 2 측들(S2)에 배치된 메모리 칩들의 그룹을 제어하는 것을 특징으로 하는 버스 구조를 갖는 반도체 메모리 모듈.
제 6 항에 있어서,

- 상기 메모리 칩들은 각각의 메모리 칩에의 기록 액세스를 위해 활성화되는 활성화 가능한 터미네이션 저항(ODTW)을 구비하고

- 상기 메모리 칩의 활성화 가능한 터미네이션 저항(ODTW)을 활성화하기 위한 활성화 신호를 전달하는 제 1 추가 제어 버스(ODTB1) 및 제 2 추가 제어 버스(ODTB2)를 구비하며,

- 허브 칩의 제어 회로(AS)는 상기 제 1 추가 제어 버스 및 상기 제 2 추가 제어 버스(ODTB1, ODTB2)를 제어하고,

- 상기 제 1 추가 제어 버스(ODTB1)는 상기 모듈 기판의 제 1 표면과 제 2 표면(O1, O2)의 제 1 측들(S1)에 배치된 메모리 칩들의 군을 각각 제어하며,

- 상기 제 2 추가 제어 버스(ODTB2)는 상기 모듈 기판의 제 1 표면과 제 2 표면(O1, O2)의 제 2 측들(S2)에 배치된 메모리 칩들의 군을 각각 제어하는 것을 특징으로 하는 버스 구조를 갖는 반도체 메모리 모듈.
제 12 항에 있어서,

- 상기 제 1 및 제 2 추가 제어 버스들(ODTB1, ODTB2)은 각각 제 1 부분 버스(TB1_ODTB1, TB1_ODTB2)와 제 2 부분 버스(TB2_ODTB1, TB2_ODTB2)를 포함하고

- 각각의 상기 어드레스 버스(CAB1, CAB2)의 각각의 부분 버스(TB1_CAB1, TB2_CAB1, TB1_CAB2, TB2_CAB2)에도 접속되는 동일한 개수의 상기 메모리 칩들이 각각의 상기 추가 제어 버스들(ODTB1, ODTB2)의 각각의 부분 버스에 접속되는 것을 특징으로 하는 버스 구조를 갖는 반도체 메모리 모듈.
제 13 항에 있어서,

상기 제 1 및 제 2 추가 제어 버스들(ODTB1, ODTB2)의 제 1 부분 버스(TB1_ODTB1, TB1O_DTB2)는 상기 모듈 기판의 하나의 내부 층(INT6)에 뻗어 있고, 상기 제 1 및 제 2 추가 제어 버스들의 제 2 부분 버스(TB2_ODTB1, TB2_ODTB2)는 상기 모듈 기판의 또 하나의 내부 층(INT8)에 뻗어 있되, 제 1 및 제 2 부분 버스들은 서로 병렬로 뻗는 것을 특징으로 하는 버스 구조를 갖는 반도체 메모리 모듈.
제 12 항에 있어서,

상기 활성화 가능한 터미네이션 저항(ODTW)은 75 Ω 또는 150 Ω의 값을 갖는 것을 특징으로 하는 반도체 메모리 모듈.