CN1815622A - 具有总线结构的半导体存储模块 - Google Patents

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CN1815622A CNA2006100068457A CN200610006845A CN1815622A CN 1815622 A CN1815622 A CN 1815622A CN A2006100068457 A CNA2006100068457 A CN A2006100068457A CN 200610006845 A CN200610006845 A CN 200610006845A CN 1815622 A CN1815622 A CN 1815622A
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Abstract

一种例如被实施为FBDIMM存储模块的半导体存储模块，其具有平面的设计。在2Rx4的结构中，在模块电路板(MP)上侧(O1)按两列(R11，R12)布置半导体组件(B)，同样在该模块电路板下侧(O2)分别按两列(R21，R22)布置半导体组件(B)。与“堆叠式DRAM”设计相反，平面设计的半导体组件仅包含一个存储芯片(U)。通过为指令地址总线(CA)和片内端接总线(ODTLB)采用平行的路由，地址总线、时钟总线和控制总线可以进行负载合理的匹配，使得不同总线上的不同信号传播时间被最大程度地避免。

Description

具有总线结构的半导体存储模块
技术领域
本发明涉及一种半导体存储模块，其中控制电路通过控制总线、时钟总线和地址总线控制多个存储芯片。
背景技术
在半导体存储模块、例如FBDIMM(全缓冲双列直插存储器模块)中，在模块电路板MP上布置有多个半导体存储组件，这些半导体存储组件不是直接地、而是通过一个控制组件(例如中心芯片)由存储控制器进行控制。目前有四种FBDIMM模块卡被标准化，它们在时钟频率和比特率方面互不相同。目前标准化的FBDIMM卡包括：比特率为400Mbit/s的FBD400卡，比特率为533Mbit/s的FBD533卡，比特率为667Mbit/s的FBD667卡，以及比特率为800Mbit/s的FBD800卡。
在2Rx4的设计结构中，每“列(Rank)”有18个存储芯片位于DIMM模块上。存储芯片在半导体存储组件中是以堆叠式布置被布置在模块电路板上(堆叠式DRAM器件)的。在2xStack(双重堆叠)设计中，在一个半导体存储组件内堆叠地布置两个存储芯片。各个存储芯片通过控制总线、地址总线和时钟总线由中心芯片上的控制电路进行控制，以便存储或读出被存储的信息。在2Rx4结构的FBDIMM存储模块中，中心芯片的控制电路提供四个时钟信号，其中两个时钟信号用于供给中心芯片左边的存储芯片，两个时钟信号用于控制位于中心芯片右边的存储芯片。当2Rx4结构的FBDIMM模块上总共存在36个存储芯片时，在中心芯片的左边布置9个分别具有两个存储芯片的半导体存储组件，在中心芯片的右边布置9个分别具有两个存储芯片的半导体存储组件。也即在中心芯片的两边，必须由中心芯片的控制电路控制总共18个存储芯片。
为了控制存储芯片，中心芯片提供了四个时钟信号，其中两个时钟信号用于中心芯片左边的存储芯片，两个时钟信号用于中心芯片右边的存储芯片。为此，中心芯片控制该中心芯片左边的两根时钟总线和该中心芯片右边的两根时钟总线。根据JEDEC标准，在中心芯片左右边的第一时钟总线上分别连接十个存储芯片，在中心芯片左右边的第二时钟总线上分别连接八个存储芯片。因此时钟总线具有10/8/10/8的结构。
为了选择存储芯片，中心芯片提供了四个选择信号(芯片选择信号)。其中分别有两个选择信号用于中心芯片左边的存储芯片，以及分别有两个选择信号用于中心芯片右边的存储芯片。根据JEDEC标准，中心芯片为传输选择信号而在左边分别有两根控制总线可供使用，在中心芯片的右边同样分别有两根控制总线可供使用。在每根控制总线上分别连接了36个存储芯片中的9个存储芯片。因此控制总线具有9/9/9/9的结构。
为了寻址每个存储芯片的各个存储单元，中心芯片提供了地址信号。为了寻址被布置在中心芯片左边的存储芯片的存储单元，该中心芯片与左边的第一地址总线、即所谓的“指令地址总线”(CA总线)以及与右边的第二地址总线(指令地址总线，CA总线)相连接。在该两种地址总线的每一种上分别连接了36个存储芯片中的18个存储芯片。
由于时钟总线、控制总线和地址总线上的不同负荷分布，尤其在FBD667和FBD800卡的情况下会产生功率损耗。这种功率损耗主要涉及不同总线上的信号的非匹配时间特性(“输出时序”)。在该情形下，由于不同总线上的不同信号传播时间，尤其在FBD667和FBD800的情况下在CA总线上采用所谓的“提前定时”。在此，中心芯片延迟地或提前地发送不同的控制信号。但这种方法是非常耗费和易遭受故障的，因为中心芯片必须相互分开地控制CA总线和CTRL总线上的控制信号。
为了在FBD667和FBD800卡的情况下达到良好的信号完整性(Signal Integrity)，半导体存储组件内的存储芯片具有一个附加的输入管脚，通过它可以接通一个端接电阻(片内端接电阻器)。为了写访问，接通一个被实施为嵌入电阻的端接电阻。
为了达到良好的信号完整性，需要设置50欧姆数量级的片内端接电阻。但50欧姆的端接电阻在目前尚未被标准化。替而代之的是，根据JEDEC推荐采用75欧姆或150欧姆的片内端接电阻。但在具有“双重堆叠式DRAM”的2Rx4结构的半导体存储模块中，这种电阻在写入时的信号完整性方面被证明是有问题的。
在“堆叠式芯片”设计中放弃FBDIMM模块卡的另一个原因在于与之相关联的高额成本。
发明内容
因此本发明任务在于给出一种具有成本有利的设计的半导体存储模块，其中为了时间同步地传输控制信号、时钟信号和地址信号，控制总线、时钟总线和地址总线相互之间进行了最大程度的负载匹配。
根据本发明，该任务通过权利要求1所述的半导体存储模块来解决。
具有总线结构的本发明半导体存储模块包括：一模块电路板；分别包含有存储芯片的半导体存储组件，其中所述存储芯片包括一个具有存储单元的存储单元区，所述存储单元内分别可以存储数据；用于控制存储芯片的控制组件。另外，所述模块电路板还包括：多个控制总线，用于把选择信号从控制组件分别传送到多个存储芯片以选择存储数据的存储芯片之一，其中在每个控制总线上连接了相同数量的存储芯片；多个地址总线，用于把地址信号从所述控制组件分别传送到多个存储芯片以从所选择的存储芯片中选择存储单元之一，其中在每个地址总线上连接了相同数量的存储芯片；多个时钟总线，用于把时钟信号从所述控制组件分别传送到多个存储芯片以用于时钟同步地运行所述的存储芯片，其中在每个时钟总线上连接了相同数量的存储芯片。所述的半导体存储组件和所述的控制组件被布置在所述的模块电路板上。另外，所述控制总线的数量与所述时钟总线的数量相一致，并且在每个控制总线上连接了相同数量的也被连接到每个时钟总线上的存储芯片。
通过本发明能够将存储模块构造为平面的存储模块，其中每个半导体存储组件恰好含有一个存储芯片。存储模块的平面设计是一种比例如“堆叠式DRAM”设计更为成本有利的方案，在后者中每个半导体存储组件还有堆叠式布置的两个或多个存储芯片。平面设计的实现需要修正迄今所使用的地址总线、控制总线和时钟总线的总线结构。在本发明的地址总线、控制总线和时钟总线的总线结构中，不同的总线相互之间进行负载匹配。由此可以为地址信号、控制信号和时钟信号实现最大程度相同的信号传播时间，使得不再需要通过中心芯片进行信号延迟。另外，可以采用标准建议的75欧姆或150欧姆电阻作为片内端接电阻。
半导体存储模块的模块电路板优选地具有第一和第二表面。所述控制组件被布置在所述模块电路板的所述第一表面上。一数量的半导体存储组件被布置在所述模块电路板的所述第一表面上，其余数量的半导体存储组件被布置在所述模块电路板的所述第二表面上。被布置在所述模块电路板的所述第一表面上的半导体存储组件分别以第一和第二列被布置在所述第一表面的第一和第二边。被布置在所述模块电路板的所述第二表面上的半导体存储组件分别以第一和第二列被布置在所述第二表面的第一和第二边。
所述控制组件优选地包括一个带有控制电路的中心芯片，所述控制电路通过所述控制总线、地址总线和时钟总线控制所述的存储芯片。
所述存储芯片优选地包含有动态随机存取型的存储单元。
所述半导体存储模块的模块电路板优选地被构造为多层的印刷电路板。所述模块电路板包括与所述模块电路板的第一表面相邻的第一外层和与所述模块电路板的第二表面相邻的第二外层。所述模块电路板包括被布置在所述第一外层和所述第二外层之间的多个内层。
在所述的半导体存储模块中，优选地设有第一地址总线和第二地址总线，所述第一地址总线控制所述模块电路板的第一和第二表面的第一边的存储芯片，所述第二地址总线控制所述模块电路板的第一和第二表面的第二边的存储芯片。所述第一和第二地址总线中的每一个被划分为第一和第二子总线。在每个所述地址总线的每个所述子总线上连接了相同数量的也被连接到每个控制总线和每个时钟总线上的存储芯片。
所述第一和第二地址总线的第一子总线在所述内层的第一内层内延伸，所述第一和第二地址总线的第二子总线在所述内层的第二内层内延伸。所述第一和第二地址总线的所述第一和第二子总线相互平行地延伸。
所述第一和第二地址总线的所述第一子总线和第二子总线优选地分别利用一个被布置在所述模块电路板的外层之一上的端接电阻被终接。
所述中心芯片的所述控制电路优选地控制第一和第二控制总线以及第三和第四控制总线。所述第一和第二控制总线分别控制被布置在所述模块电路板的第一和第二表面的第一边的一组存储芯片。所述第三和第四控制总线分别控制被布置在所述模块电路板的第一和第二表面的第二边的一组存储芯片。
每个控制总线优选地具有第一和第二子总线。每个控制总线的第一子总线在所述模块电路板的一个内层中延伸，每个控制总线的第二子总线在所述模块电路板的另一个内层中延伸，其中所述第一子总线和所述第二子总线是相互平行地延伸的。每个控制总线的第一子总线控制被布置在所述模块电路板的第一或第二表面的第一列中的存储芯片。每个控制总线的第二子总线控制被布置在所述模块电路板的第一或第二表面的第二列中的存储芯片。
所述中心芯片的所述控制电路优选地控制第一和第二时钟总线以及第三和第四时钟总线。所述第一和第二时钟总线分别控制被布置在所述模块电路板的第一和第二表面的第一边的一组存储芯片。所述第三和第四时钟总线分别控制被布置在所述模块电路板的第一和第二表面的第二边的一组存储芯片。
所述存储芯片优选地具有一个可激活的端接电阻，其被激活用于对相应存储芯片的写访问。该半导体存储模块此外还具有另外的第一控制总线和另外的第二控制总线，用于传送激活信号以激活所述存储芯片的可激活的端接电阻。所述中心芯片的控制电路控制所述另外的第一控制总线和另外的第二控制总线。所述另外的第一控制总线分别控制被布置在所述模块电路板的第一和第二表面的第一边的一组存储芯片。所述另外的第二控制总线分别控制被布置在所述模块电路板的第一和第二表面的第二边的一组存储芯片。
所述另外的第一控制总线和另外的第二控制总线优选地分别包括第一子总线和第二子总线。在每个所述另外的控制总线的每个所述子总线上连接了相同数量的也被连接到每个地址总线的每个子总线上的存储芯片。
根据本发明半导体存储模块的一种改进方案，所述另外的第一控制总线和另外的第二控制总线的第一子总线在模块电路板的一个内层中延伸，所述另外的第一和第二控制总线的第二子总线在模块电路板的另一个内层中延伸，其中所述第一和第二子总线相互平行地延伸。
所述可激活的端接电阻优选地具有75欧姆或150欧姆的值。
附图说明
下面借助于示出本发明实施例的附图来详细讲述本发明。
图1A示出了FBDIMM存储模块的截面图，
图1B示出了FBDIMM存储模块的模块电路板的截面图，
图2A示出了FBDIMM半导体存储模块的上侧，
图2B示出了FBDIMM半导体存储模块的下侧，
图3示出了在FBDIMM半导体存储模块上的存储芯片的存储单元区，
图4示出了按照本发明控制FBDIMM半导体存储模块上的存储芯片的控制组件，
图5示出了具有现有技术CA总线的总线结构的FBDIMM半导体存储模块的下侧与本发明的CA总线结构的对比，
图6示出了现有技术CA总线的总线结构，
图7示出了本发明CA总线的总线结构，
图8A示出了本发明的ODTL总线的总线结构，
图8B示出了本发明的ODTL总线的另一总线结构，
图9示出了本发明的CLK总线的总线结构，
图10示出了本发明的CTRL总线的总线结构。
具体实施方式
图1A描绘了例如被构造为FBDIMM半导体存储模块的半导体存储模块。该半导体存储模块具有一个在两侧装有半导体组件的模块电路板MP。在一个表面O1上，例如在模块电路板的上侧，在该模块电路板的中心布置了控制组件SB，以及在该控制组件的两边分别布置了半导体存储组件。在控制组件的左边布置了半导体存储组件B1，B3，B5和B7，在控制组件的右边布置了半导体存储组件B17，B19，B21和B23。在表面O2上，例如在模块电路板MP的下侧，从控制组件SB来看，左边布置了半导体存储组件B2，B4，B6和B8。在表面O2的右边布置了半导体存储组件B18，B20，B22和B24。直接在控制组件的下方在表面O2上布置了半导体存储组件B33和B36。这些组件通常另外还包括纠错电路用于校正其余半导体存储组件内的存储差错。
图1B示出了模块电路板MP的截面图。该模块电路板MP被构造为多层的印刷电路板(多层)。其包括一个与表面O1相邻的外层TOP和一个与表面O2相邻的外层BOT。在所述两个外层之间布置了内层INT1，..，INTn。
图2A示出了图1A的FBDIMM半导体存储模块的上侧O1的俯视图。该半导体存储模块具有2Rx4结构。因此该半导体存储模块包括两个“列”，其中存储芯片分别具有x4的数据组织形式。当一个“列”给出了为覆盖存储控制器的总线宽度所必要的存储组件数量时，那么，在假定总线宽度为72bit(包括ECC存储组件在内)时，一个“列”将由18个存储芯片构成。因此在2R(Rank)x4的结构中设有36个存储芯片。
为代替采用“堆叠式DRAM”设计，本发明建议采用平面的FBDIMM2Rx4设计。在图2A所示的平面设计中，在每个半导体存储组件中分别只有一个存储芯片。在半导体存储模块的上侧O1上，平面的存储芯片U1，U3，U5，U7，U9，U11，U13和U15位于左边S1。存储芯片U17，U19，U21，U23，U25，U27，U29和U31位于表面O1的右边S2。在此，存储芯片按照两列R11和R12布置。在模块电路板的下侧U2，在表面O2的左边S1布置了存储芯片U2，U4，U6，U8，U10，U12，U14和U16以及ECC存储芯片U33和U35。在表面O2的右边布置了半导体存储芯片U18，U20，U22，U24，U26，U28，U30和U32以及ECC存储芯片U34和U36。这里存储芯片也是以两列、也即列R21和列R22被布置的。
存储芯片具有DRAM(动态随机存取存储器)存储单元类型的存储单元。图3用简化图示出了图2A和2B的存储芯片的存储单元区SZF。在存储单元区SZF内沿着字线WL和位线BL布置了存储单元SZ。DRAM存储单元具有一个选择晶体管AT和一个存储电容SC。在寻址所示的存储单元SZ时，选择晶体管AT通过字线WL上的相应控制信号被控制导通，使得存储电容SC与位线BL导通连接以便读出信息或写入信息。在写访问时，通过控制信号ODTS激活一个被嵌入在硅芯片内的端接电阻(片内端接电阻)ODTW。通过该电阻端接所连的数据总线DQ。根据JEDEC规范，端接电阻ODTW被构造为75欧姆电阻或150欧姆电阻。事实表明，在75欧姆电阻或150欧姆电阻的情况下，使用平面的卡设计而不是“堆叠式DRAM”设计可以实现良好的信号完整性。在采用每个半导体存储组件只有一个存储芯片的平面芯片设计时，采用50欧姆电阻是不必要的，而为了实现良好信号完整性该电阻在“堆叠式”设计的FBD667和FBD800卡中是必要的。因此可以遵照片内端接电阻的数量级的JEDEC标准。
图4示出了用于控制存储芯片的控制组件SB。该控制组件在其内部具有一个带控制电路AS的中心芯片HC。根据JEDEC标准，控制电路AS在S1边控制地址总线(指令地址总线，CA总线)CAB1，在S2边控制CA总线CAB2。根据本发明，CA总线CAB1在一个节点处被分离成子总线TB1CAB1和子总线TB2CAB1。同样，在S2边，CA总线CAB2在一个节点处被分离成子总线TB1CAB2和子总线TB2CAB2。
根据JEDEC标准，中心芯片HC的控制电路AS利用时钟信号在S1边控制两根时钟总线(CLK总线)CLKB1和CLKB2，以便能时钟同步地驱动存储芯片。在S2边，控制电路AS同样提供两个被馈给CLK总线CLKB3和CLKB4的时钟信号。
为了选择用于存储过程的存储芯片，控制电路AS提供四个选择信号(芯片-选择)，其中分别有一个选择信号被馈给控制组件的S1边的控制总线(CTRL-总线)CTRLB1和CTRLB2，以及控制组件的S2边的控制总线CTRLB3和CTRLB4。
为了激活片内端接电阻，中心芯片的控制电路在S1边的另一控制总线(即所谓的“片内端接总线)ODTB1上提供一个控制信号，以及在控制组件的S1边的另一片内端接总线ODTB2上提供另一个控制信号。片内端接总线ODTB1根据本发明在一个节点处分支成子总线TB1ODTB1和子总线TB2ODTB1。S2边的片内端接总线ODTB2在一个节点处分支成子总线TB1ODTB2和子总线TB2ODTB2。
图5用放大图示出了图2B的FBDIMM半导体存储模块的下侧O2。在左边S1示出了迄今已在“堆叠式DRAM”设计中被使用的CA总线结构，而在右边S2示出了在采用平面设计时需要被使用的本发明CA总线结构。
正如迄今在采用“堆叠式DRAM”设计时的情况一样，存储芯片U2，U4，U6，U8，U10，U12，U14和U16以及ECC存储芯片U33和U35由一个单独的CA’总线控制。该CA’总线利用端接电阻R’CA被终接。图6示出了利用地址信号由控制电路AS控制的各个CA’总线支路的结构。在下面的总线结构图中所给出的位于总线子段(“短线单元”，Stub-Elementen)处的数值给出了数量级为×10-2mm的短线单元长度。缩写TOP表示在外层的表面O1上的总线的短线单元，而缩写BOT则对应于模块电路板的表面O2上的短线单元。节点V给出了模块电路板的贯穿接触(通孔)。缩写INT给出了短线单元是在多层-模块电路板MP的内层中延伸。
根据图6，控制电路通过多层模块电路板MP的上侧O1上的长度为1.45mm的短线单元而利用地址信号A0控制CA’总线。在通孔V1上布置了一个交叉器，控制电路AS通过该交叉器与ECC存储芯片U33、U35相连。在内层INT7上，主总线支路进一步前进到通孔V2。在那里布置下一个交叉器，该交叉器通过一个总线支路将主总线与被布置在表面O1上的存储芯片U1、U9相连接。同样，从线孔V2向多层模块电路板的下侧O2分出一个总线支路到存储芯片U2和U10。通过线孔V3、V4和V5，其余的存储芯片在该多层电路板的上侧O1和下侧O2的S1边与主总线支路或控制电路AS相连接。该主总线支路在其末端利用一个端接电阻RCA’被终接，后者通过一个电压源Vtt与参考电位GND相连。
根据FBDIMM半导体存储模块的JEDEC标准推荐了这种总线结构。但在使用平面装配的模块电路板的情况下，由于位置的原因，不可能将图6所示的18个存储芯片通过这样多数量的交叉器与主总线支路相连接。在此，另外还需要考虑：单单为了传输16个地址信号、3个库地址信号、一个ODT激活信号、两个芯片选择信号、两个指令允许信号、三个控制信号/RAS，/CAS，/WE、和四个差动时钟信号，就必须在存储芯片和控制电路AS之间设置总共高达31个这种总线结构。
因此本发明建议修正迄今的用于总线结构的JEDEC推荐。
图5示出了在下侧O2的S2边将CA总线划分为第一子总线TB1CA和第二子总线TB2CA。这两种子总线利用模块电路板表面上的端接电阻RCA被终接。第一子总线TB1CA具有四个节点，这些节点与模块电路板的接触通孔的位置相一致。第一子总线TB1CAB在第一接触通孔上分支，并通过通向下侧O2的交叉器将存储芯片U18与第一子总线TB1CAB的主总线支路相连，以及通过图5示意地示出的交叉器被连接到在所述模块电路板表面O1上位于存储芯片U18对面的存储芯片U17。同样，第一子总线TB1CAB的主总线支路在接下来的接触通孔上与下侧的存储芯片U20相连，以及与模块电路板上侧的对面存储芯片U19相连。在接下来的接触通孔上，主总线支路TB1CAB重新又具有一个交叉器，模块电路板下侧O2的存储芯片U22和上侧O1的存储芯片U21通过该交叉器与主总线支路TB1CAB相连接。在最后一个接触通孔上布置了一个交叉器，其将下侧的存储芯片U24及模块电路板的对面表面上的存储芯片U23与子总线TB1CAB相连接。与此相应地，在与第一子总线TB1平行的第二子总线TB2CAB上，在模块电路板的接触通孔处总共设置四个交叉点，其把模块电路板下侧的存储芯片U26、U28、U30和U32以及ECC存储芯片35连接到第二子总线TB2CAB上，以及在上侧把对面的存储芯片U25、U27、U29和U31连接到第二子总线TB2CAB上。
图7用放大图示出了控制电路AS到CA总线CAB1的耦合。地址总线CAB1在接触通孔V1处分支成第一子总线TB1CAB1和第二子总线TB2CAB1，其中所述第一子总线在多层电路板的内层INT8内敷设，所述第二子总线与所述第一子总线TB1CAB1平行地敷设在多层电路板的内层INT6内(平行路由)。两种子总线通过与电压源Vtt相连的端接电阻RCA被终接。第一子总线TB1CAB1通过接触通孔VTB1CAB1与上侧O1的存储芯片U1、U3、U5、U7相连，以及与模块电路板的对面下侧上的存储芯片U2、U4、U6、U8相连。同样，ECC存储芯片U35通过第一接触通孔与子总线TB1CAB1相连接。相应地，第二子总线TB2CAB1通过接触通孔VTB2CAB1与模块电路板上侧的存储芯片U9、U11、U13和U15相连，以及与模块电路板下侧的存储芯片U10、U12、U14和U16及ECC存储芯片U33相连接。因此，在第一子总线TB1CAB1和第二子总线TB2CAB1两者上分别连接了9个被构造为存储芯片的负载元件。
图8A和8B示出了用于输送激活信号以激活每个存储芯片的片内端接电阻的本发明ODTL总线结构。这里也采用“平行路由”，其方式是，ODTB1总线在接触通孔VODTB1处分支成第一子总线TB1ODTB1和第二子总线TB2ODTB1，其中这些子总线平行地延伸。每个子总线利用与电压源Vtt相连的端接电阻RODTB1被终接。子总线TB1ODTB1通过接触通孔VTB1ODTB1与模块电路板上侧的存储芯片U1、U3、U5和U7相连，以及与模块电路板下侧的存储芯片U2、U4、U6和U8及ECC存储芯片U35相连。子总线TB2ODTB1通过接触通孔VTB2ODTB1与模块电路板上侧的存储芯片U9、U11、U13和U15相连，以及与模块电路板下侧的存储芯片U10、U12、U14和U16及ECC存储芯片U33相连。也如同CA总线的子总线一样，片内端接总线ODTB1的每种子总线分别与9个负载元件相连接。
图9示出了时钟总线CLKB1的结构，该时钟总线具有一个用于输送时钟信号CLK的总线支路和一个与之平行的用于输送并协时钟信号/CLK的总线支路。两种总线支路利用与电压源Vtt相连的端接电阻RCLK被终接。每个总线支路与总共9个负载元件相连接，这些负载元件是：模块电路板上侧的存储芯片U1、U3、U5和U7，模块电路板下侧的存储芯片U2、U4、U6和U8以及ECC存储芯片U33。同样由图4所示的控制电路AS控制的时钟总线CLKB2、CLKB3和CLKB4具有相同的结构，因此这里分别也有9个存储芯片与每根时钟总线相连接。
图10示出了控制总线CTRLB1的结构，该控制总线与模块电路板的S1边的控制电路AS相连接。用于输送选择信号CS的控制总线CTRLB1具有两根平行敷设的子总线TB1CTRLB1和TB2CTRLB1，这些子总线分别由一个与电压源Vtt相连的端接电阻RCTRL进行终接。通过接触通孔VTB1CTRLB1，子总线TB1CTRLB1与模块电路板上侧O1的存储芯片U1、U3、U5和U7相连接。子总线TB2CTRLB1通过接触通孔VTB2CTRLB1与模块电路板上侧的存储芯片U9、U11、U13和U15及模块电路板下侧的ECC存储芯片U33相连接。因此控制总线CTRLB1同样与总共9个负载元件相连接。
通过采用图7所示的地址总线(CA总线)的总线结构以及图8A、8B所示的片内端接总线(ODTL总线)的总线结构，采用图9所示的时钟总线(CLK总线)的总线结构，以及采用图10所示的控制总线(CTRL总线)的总线结构，现在能够以平面的DRAM设计来构造一种与迄今普通的“堆叠式DRAM”设计相反的2Rx4结构的FBDIMM存储模块。控制位于中心芯片的S1边的存储芯片的时钟总线CLKB1和CLKB2，以及控制位于中心芯片的S2边的存储芯片的时钟总线CLKB3和CLKB4，都分别与9个负载元件相连接。同样，在将中心芯片与S1边的存储芯片相连接的控制总线CTRLB1和CTRLB2上，以及在将中心芯片与S2边的存储芯片相连接的控制总线CTRLB3和CTRLB4上，也分别连接了9个负载元件(存储芯片)。S1边的CA总线支路CAB1和S2边的CA总线支路CAB2分别与18个负载元件相连接，但分别具有同样与9个负载元件相连接的2个子支路。同样，总线支路ODTB1和ODTB2被再分为分别具有9个负载元件的两个子总线。
由此确保了地址总线、时钟总线和控制总线相互之间良好的负载匹配。这有个优点，就是不同总线上的信号传播时间被非常好地匹配，使得不再需要由中心芯片采用“提前定时”。另外事实表明，通过采用平面的FBDIMM 2Rx4设计并结合数据总线DQ的本发明总线结构，而不是50欧姆的片内端接电阻，此时可以利用标准的75欧姆或150欧姆电阻进行终接，尽管如此这里也实现了良好的信号完整性。
附图标记清单
MP    模块电路板
B     半导体存储组件
SB    控制组件
O     表面
S     边
U     存储芯片
R     列
SZF   存储单元区
BL    位线
WL    字线
AT    选择晶体管
SC    存储电容
SZ    存储单元
ODTW  片内端接电阻
ODTS  激活信号
DQ    数据总线
HC    中心芯片
AS    控制电路
CAB   指令地址总线
CLKB  时钟总线
CTRLB 控制总线
TB    子总线
ODTB  片内端接总线
INT   内层
TOP   上部外层
BOT   下部外层

Claims (15)

1.具有总线结构的半导体存储模块，
具有一模块电路板(MP)，
具有分别包含有存储芯片(U1，...，U36)的半导体存储组件(B1，...，B36)，其中所述存储芯片包括一个具有存储单元(SZ)的存储单元区(SZF)，所述存储单元内分别可以存储数据，
具有用于控制存储芯片的控制组件(SB)，
具有多个控制总线(CTRLB1，..，CTRLB4)，用于把选择信号(CS)从控制组件(SB)分别传送到多个存储芯片(U1，...，U8)以选择存储数据的存储芯片，其中在每个控制总线(CTRLB1，..，CTRLB4)上连接了相同数量的存储芯片，
具有多个地址总线(CAB1，CAB2)，用于把地址信号从所述控制组件(SB)分别传送到多个存储芯片(U1，...，U16)以从所选择的存储芯片中选择存储单元之一，其中在每个地址总线(CAB1，CAB2)上连接了相同数量的存储芯片，
具有多个时钟总线(CLKB1，...，CLKB4)，用于把时钟信号(CLK，/CLK)从所述控制组件(SB)分别传送到多个存储芯片(U1，...，U8)以用于时钟同步地运行所述的存储芯片，其中在每个时钟总线(CLKB1，...，CLKB4)上连接了相同数量的存储芯片，
其中所述的半导体存储组件(B1，...，B36)和所述的控制组件(SB)被布置在所述的模块电路板(MP)上，
其中所述控制总线(CTRLB1，..，CTRLB4)的数量与所述时钟总线(CLKB1，...，CLKB4)的数量相一致，并且在每个控制总线上连接了相同数量的也被连接到每个时钟总线上的存储芯片。
2.如权利要求1所述的半导体存储模块，
其中所述模块电路板(MP)具有第一和第二表面(O1，O2)，
其中所述控制组件(SB)被布置在所述模块电路板的所述第一表面(O1)上，
其中一数量的半导体存储组件(B1，...，B23)被布置在所述模块电路板的所述第一表面(O1)上，其余数量的半导体存储组件(B8，...，B36)被布置在所述模块电路板的所述第二表面(O2)上，
其中被布置在所述模块电路板的所述第一表面(O1)上的半导体存储组件分别以第一和第二列(R11，R12)被布置在所述第一表面(O1)的第一和第二边(S1，S2)，
其中被布置在所述模块电路板的所述第二表面(O2)上的半导体存储组件分别以第一和第二列(R21，R22)被布置在所述第二表面(O2)的第一和第二边(S1，S2)。
3.如权利要求1或2所述的半导体存储模块，
其中所述控制组件(SB)包括一个带有控制电路(AS)的中心芯片(HC)，所述控制电路通过所述控制总线、地址总线和时钟总线控制所述的存储芯片(U1，...，U36)。
4.如权利要求1-3之一所述的半导体存储模块，
其中所述存储芯片包含有动态随机存取型的存储单元(SZ)。
5.如权利要求1-4之一所述的半导体存储模块，
其中所述模块电路板被构造为多层的印刷电路板(MP)，
其中所述模块电路板(MP)包括与所述模块电路板的第一表面(O1)相邻的第一外层(TOP)和与所述模块电路板的第二表面(O2)相邻的第二外层(BOT)，
其中所述模块电路板(MP)包括被布置在所述第一外层(TOP)和所述第二外层(BOT)之间的多个内层(INT1，...，INTn)。
6.如权利要求1-5之一所述的半导体存储模块，
所述地址总线中的第一地址总线(CAB1)控制所述模块电路板的第一和第二表面(O1，O2)的第一边(S1)的存储芯片，所述地址总线中的第二地址总线(CAB2)控制所述模块电路板的第一和第二表面(O1，O2)的第二边(S2)的存储芯片，
其中所述第一和第二地址总线(CAB1，CAB2)中的每一个被划分为第一和第二子总线(TB1CAB1，TB2CAB1，TB1CAB2，TB2CAB2)，
其中在每个所述地址总线(CAB1，CAB2)的每个所述子总线(TB1CAB1，TB2CAB1，TB1CAB2，TB2CAB2)上连接了相同数量的也被连接到每个控制总线(CTRLB1，..，CTRLB4)和每个时钟总线(CLKB1，...，CLKB4)上的存储芯片。
7.如权利要求6所述的半导体存储模块，
其中所述第一和第二地址总线(CAB1，CAB2)的第一子总线(TB1CAB1，TB1CAB2)在所述内层的第一内层(INT8)内延伸，所述第一和第二地址总线的第二子总线(TB2CAB1，TB2CAB2)在所述内层的第二内层(INT6)内延伸，其中所述第一和第二地址总线的所述第一和第二子总线(TB1CAB1，TB1CAB2，TB2CAB1，TB2CAB2)相互平行地延伸。
8.如权利要求6或7所述的半导体存储模块，
其中所述第一和第二地址总线的所述第一子总线(TB1CAB1，TB1CAB2)和第二子总线(TB2CAB1，TB2CAB2)分别与一个被布置在所述模块电路板的外层之一(TOP，BOT)上的端接电阻(RCA)相连接。
9.如权利要求1-8之一所述的半导体存储模块，
其中所述中心芯片(HC)的所述控制电路(AS)控制第一和第二控制总线(CTRLB1，CTRLB2)以及第三和第四控制总线(CTRLB3，CTRLB4)，
其中所述第一和第二控制总线(CTRLB1，CTRLB2)分别控制被布置在所述模块电路板的第一和第二表面(O1，O2)的第一边(S1)的一组存储芯片，
其中所述第三和第四控制总线(CTRLB3，CTRLB4)分别控制被布置在所述模块电路板的第一和第二表面(O1，O2)的第二边(S2)的一组存储芯片。
10.如权利要求9所述的半导体存储模块，
其中每个控制总线(CTRLB1)具有第一和第二子总线(TB1CTRLB1，TB2CTRLB2)，
其中在所述模块电路板的一个内层中的每个控制总线的第一子总线与在所述模块电路板的另一个内层中的每个控制总线的第二子总线相互平行地延伸，
其中每个控制总线(CTRLB1)的第一子总线(TB1CTRLB1)控制被布置在所述模块电路板的第一或第二表面(O1，O2)的第一列(R11，R21)中的存储芯片，
其中每个控制总线(CTRLB1)的第二子总线(TB2CTRLB1)控制被布置在所述模块电路板的第一或第二表面(O1，O2)的第二列(R12，R22)中的存储芯片。
11.如权利要求3-10之一所述的半导体存储模块，
其中所述中心芯片(HC)的所述控制电路(AS)控制第一和第二时钟总线(CLKB1，CLKB2)以及第三和第四时钟总线(CLKB3，CLKB4)，
其中所述第一和第二时钟总线(CLKB1，CLKB2)分别控制被布置在所述模块电路板的第一和第二表面(O1，O2)的第一边(S1)的一组存储芯片，
其中所述第三和第四时钟总线(CLKB3，CLKB4)分别控制被布置在所述模块电路板的第一和第二表面(O1，O2)的第二边(S2)的一组存储芯片。
12.如权利要求1-11之一所述的半导体存储模块，
其中所述存储芯片分别具有一个可激活的端接电阻(ODTW)，其被激活用于对相应存储芯片的写访问，
具有另外的第一控制总线和另外的第二控制总线(ODTB1，ODTB2)，用于传送激活信号(ODTS)以激活所述存储芯片的可激活的端接电阻(ODTW)，
其中所述中心芯片的控制电路(AS)控制所述另外的第一控制总线和另外的第二控制总线(ODTB1，ODTB2)，
其中所述另外的第一控制总线(ODTB1)分别控制被布置在所述模块电路板的第一和第二表面(O1，O2)的第一边(S1)的一组存储芯片，
其中所述另外的第二控制总线(ODTB2)分别控制被布置在所述模块电路板的第一和第二表面(O1，O2)的第二边(S2)的一组存储芯片，。
13.如权利要求12所述的半导体存储模块，
其中所述另外的第一控制总线和另外的第二控制总线(ODTB1，ODTB2)分别包括第一子总线(TB1ODTB1，TB1ODTB2)和第二子总线(TB2ODTB1，TB2ODTB2)，
其中在每个所述另外的控制总线(ODTB1，ODTB2)的每个所述子总线上连接了相同数量的也被连接到每个地址总线(CAB1，CAB2)的每个子总线(TB1CAB1，TB2CAB1)上的存储芯片。
14.如权利要求13所述的半导体存储模块，
其中所述另外的第一控制总线和另外的第二控制总线(ODTB1，ODTB2)的第一子总线(TB1ODTB1，TB1ODTB2)在一个内层(INT6)中延伸，所述另外的第一和第二控制总线的第二子总线(TB2ODTB1，TB2ODTB2)在另一个内层(INT8)中延伸，其中所述第一和第二子总线相互平行地延伸。
15.如权利要求12-14之一所述的半导体存储模块，
其中所述可激活的端接电阻(ODTW)具有75欧姆或150欧姆的值。
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