CN1538283A - 同步存储系统及同步存储系统中沟通之方法及协议 - Google Patents

Abstract

本发明系关于同步存储系统，其系包含：存储控制装置；存储模块于一主要存储中，且每一存储模块系包含存储库；转换总线用于该存储控制装置与该存储模块之间的沟通，其中该转换总线为一连锁总线结构形式，且包含复数并行转换线；其中该存储控制装置被设计用以产生指令，其包含复数各具有复数组件的指令区段，且利用该转换总线而用以将该指令转换至该存储模块；该转换总线系被设计用以并行转换一指令区段之该组件，以及该指令各包含一选择指令区段，用于选择一或多存储库，各存储库系具有该选择指令区段的至少一独特相关组件。本发明亦系关于一种方法与一种协议，用于一同步存储系统中的沟通。

Description

同步存储系统及同步存储系统中沟通之方法及协议

技术领域

本发明系关于一种同步存储系统，一种用于同步存储系统中的沟通方法，以及同步存储系统中的沟通协议。

背景技术

已知同步存储系统中，复数存储模块系藉由「存根总线(stubbus)」(特别是PC100，DDR或是DDR-II)，而被连接至一控制器或一存储控制装置。该存根总线系于并行转换线的形式中，自其连接分支至个别存储模块。特别是在高频率范围或是高数据速度，此配置的缺点在于该存储模块的存储库(memory bank)中发生反射，且其损害至该总线的信号。特别系在资料速度800Mbp/pin或更高(每秒且每接脚(pin)兆位)时，已知的设计到达其限度。

发明内容

所以本发明之目的系提供一同步存储系统，一种用于同步存储系统中的沟通方法，以及同步存储系统中的沟通协议，本发明可迅速且安全地在该存储系统中转换信号，特别系于高速度情况下。

本发明目的之达成，系藉由实施权利要求1中一同步存储系统之特征，实施权利要求16中同步存储系统之沟通方法之特征，以及实施权利要求22项中同步存储系统的沟同协议之特征。本发明之附属项系涵盖本案之较佳实施例。

本发明所提供的同步存储系统，系包含：

一存储控制装置；

一或多存储模块于一主要内存中，其中每一存储模块系包含一或多存储库；

一转换总线，其系用于该存储控制装置与该存储模块之间的沟通，其中该转换总线系为连接的总线结构或是雏菊链(daisy chain)形式，且包含复数并行转换线；

其中该存储控制装置系用以产生指令，该指令其包含复数各具复数组件的指令区段，且该存储控制装置将指令转换至该存储模块，其系利用该转换总线，

该转换总线系用以并行转换一指令区段的该组件，以及

该指令各包含一选择指令区段或存储库选择载体，用于选择一或多存储库，每一存储库具有该选择指令区段之至少一独特的相关组件。

在本发明的内容中，一存储库系指存储芯片的数组，其本质上系被同时地址化或以相同的指令地址化(包含芯片选择信号)。其优点系为例如以四个芯片，装配包含64位的存储数据总线，每一芯片系提供16资料位。

较佳为，该同步存储系统包含至少两存储库。

在连接的总线结构中，该存储控制装置与该存储模块之间，以及存储模块彼此之间，较佳系为点至点连接(P2P连接)或连结。在本发明的内容中，一第一存储模块系以点至点连接，而被连接至该存储控制装置，且以另一点至点连接，而被连接至相邻的存储模块。其它的存储模块同样地系以点至点连接，而被连接至下一个别的存储模块。

每一存储库具有至少一专用的组件，供其用于该选择指令区段中。这使得每一存储库可被直接地址化(addressed)。所以，一或多或所有的存储库可被同时地址化。

主要内存较佳系为习知计算机中所使用的DIMM储存(堆栈式高容量内存模块储存，Dual In-line Memory Module Store)。

较佳为，该存储模块亦包含一缓冲装置或一缓冲芯片，用于传送指令至一个别存储模块与/或其它存储模块中的一或多存储库。该缓冲装置形成该存储库与该转换总线之间的接口。

较佳为，该缓冲装置系用以比较一指令的选择指令区段之位图案以及一或多预先决定的位图案，且用以决定该相关指令是否需要被传送至该存储模块与/或其它存储模块中的一或多存储库。

因此该缓冲装置较佳系包含一开关或一比较装置，其可被用以确定一指令是否需要被传送至该个别存储模块中的一或多存储库。其亦可用以决定一指令是否需要被转换至相邻的存储模块，其系藉由该转换总线而连接至该存储模块。

此外，该缓冲装置较佳系用以在一或多存储库，产生一芯片选择信号。该芯片选择信号或存储库选择信号系被用以发信号至该个别的存储库，其为该个别指令所到处。

较佳为，该选择指令区段系为指令的第一区段。因此可以很早就确定该个别指令是否系于一个别存储模块中的存储库。此可使得系统中的潜在因素或延迟保持很低。

较佳为，在该转换总线中的转换线的数目，至少等于可使用在该存储系统中该存储库的最大数目。

此外，每一存储库之指令可含有一组件，用于时脉致能信号或时脉致能器活化信号。此表示该指令所含有的组件，至少为可足以被使用于系统中存储库之时脉致能信号。因此，个别的时脉致能信号可被分配至一特别的存储库。

或者，该指令可含有一组件，其可供所有存储库之时脉致能信号。此代表每一指令只有一组件供于一时脉致能信号。该选择指令区段可被用以确定该时脉致能信号可被供于哪一个存储库或供于哪些存储库。

对于时脉致能信号的相同方式中，每一存储库的指令可含有一组件，其系用于内嵌(on-die)终端信号。因此其可分配每一存储库具有一专用的内嵌终端信号。或者，该指令可含有一组件，用于所有存储库的一内嵌终端信号。因此，每一指令只有一组件供于一内嵌终端信号。

此外，该缓冲装置可被用以产生一内嵌终端信号。因此该内嵌终端信号不再包含于该指令中，而是藉由该缓冲装置而被产生于该存储模块内部。

较佳为，该指令含有用于重设信号的一组件。或者，可提供用于一重设信号的一转换线于该系统中。

较佳为，该指令含有发信号的组件，其中该指令系用于该缓冲装置。此代表该指令不仅可以地址化至该存储库亦可至该缓冲装置。此外，若该指令系用于该缓冲装置，则可规定一指令的一些组件具有不同的功能。

较佳为，该存储控制装置系包含一编码装置，用于编码所产生的指令，且该缓冲装置含有一译码装置，用以将所接收的编码指令译码。

由于所产生的指令被编码，特别系使用一编码方法用于高速转换，所以可在高速转换指令。

本发明系提供一种在同步存储系统中沟通的方法，且根据本发明或其较佳实施例，特别系用于在一存储控制装置与使用一转换总线的一主要内存中一或多存储模块之间，其中每一存储模块系包含一或多存储库，该转换总线系为连接的总线结构形式且包含复数并行转换线，

其中该方法系包含下列步骤：

藉由该存储控制装置，产生包含个别复数指令区段与个别复数组件的指令；

以并行转换的指令区段之组件，传送该指令至使用该转换总线之该存储模块；

其中该指令系包含一选择指令区段，用于选择一或多存储库，每一存储库具有至少一独特的该选择指令区段之相关组件。

较佳为，该存储模块各包含一缓冲装置，且该方法系包含下列步骤：

藉由该缓冲装置，自该转换总线接收指令；以及

藉由该缓冲装置，将该指令传送至一个别存储模块中一或多存储库及/或传送至其它存储模块。

较佳为，该方法系包含下列步骤：

藉由该缓冲装置，该选择指令区段之位图案系与一或多预先决定的位图案比较；以及

该缓冲装置决定该相关指令是否需要被传送至该存储模块中一或多存储库及/或被传送至其它存储模块。

较佳为，该方法亦包含一步骤，其系藉由该缓冲装置，而产生一芯片选择信号于一或多存储库。更佳为，该选择指令区段系被转换作为一指令的第一区段。

较佳为，该方法亦包含一步骤，其中藉由该内存控制装置，所产生的指令系被编码，以及包含一步骤，其中藉由该缓冲装置而将所接收之被编码的指令译码。

本发明亦提供同步存储系统中的沟通协议，根据本发明或是其较佳实施例，特别系用于在一存储控制装置与使用一转换总线的一主要内存中一或多存储模块之间，其中每一存储模块系包含一或多存储库，该转换总线系为连接的总线结构形式且包含复数并行转换线，其中该协议系包含指令，其具有复数指令区段，该区段具有个别复数组件，且该指令系包含一选择指令区段，用于选择一或多存储库，每一存储库系具有该选择指令区段之至少一独特相关组件。

亦可根据本发明之方法与协议，使用于以上所说明的系统。

附图说明

本发明之更详细系说明，请参阅所附之途式，其中：

第1图系一概示方块图，其系说明本发明一较佳实施例之系统的基础部分。

第2图系为第1图之详细附图。

第3图系根据本发明之第一较佳实施例，说明一系统之指令。

第4图系根据本发明之第二较佳实施例，说明一系统之指令。

第5图系根据本发明之第三较佳实施例，说明一系统之指令。

具体实施方式

以下说明系根据第1图与第2图说明本发明之系统的较佳实施例。

第1图系一方块图，其系基于本发明的一较佳实施例，说明一系统10，以及第2图系第1图之该系统10的详细附图。

该同步存储系统10系包含一「主机板」12，其上配置为一存储控制装置或控制器14以及一或多存储模块16。

第1图与第2图系分别说明两存储模块16。

该存储控制模块14传送数据与指令至该存储模块16。例如，该存储模块16可为习知计算机中的DIMM(堆栈式高容量内存模块储存，Dual In-line Memory Module)，且可形成该计算机的主要内存。一存储模块16系包含一缓冲装置18与一或多存储库20。

如上所述，本发明中的存储库20系指内存芯片D之数组，该全部芯片本质上系被同时地址化或共同使用相同的指令而被地址化。在本案中，在一存储库20中所有的存储芯片D，可具有相同的芯片选择信号。例如，以四个存储芯片D，配装包含64位之一存储数据总线，而各芯片系提供16资料位。例如，该存储芯片D可为DRAM。较佳为，提供n存储库20或是n存储库20可被使用于该系统10中。

该缓冲装置18系自该存储控制装置14接收指令，且将其传送至该存储库20与/或邻接的存储模块16。该缓冲装置18系包含一输入连接，用以接收指令或信号，以及一输出连接28，用以输出指令或信号。此外，该缓冲装置18系含有一开关30与一DM或解多任务器电路(demultiplexer circuit)32。该DM32将快速且窄的转换总线22，转变为较慢的、宽的或更宽的总线于该存储芯片。其中该开关30系如后所述。

藉由一转换总线或CA连结22，该存储控制装置14与该存储模块16系彼此连接。在本案中，该转换总线22系一连接的总线结构形式，或是形成一「雏菊链」结构。此表示该存储控制装置14系藉由一点至点连接或连结，而直接连接至一第一存储模块16。同样地藉由点至点连接或连结，该第一存储模块16系被连接至邻接的存储模块16。同样地藉由点至点连接或连结，后续的存储模块16(未显示于第1图与第2图中)可彼此连接。因此该存储模块16系形成一链，其中个别的存储模块16系被连接至下一个存储模块。可规定该链中最后一个存储模块16可被连接至该存储控制装置14。然而，这不是本案所述之实施例。

该转换总线22具有复数并行转换线或CA线，其可被用以同时或并行转换指令部分(叙述如后)。在本案中，并行转换线的数目系相当于可使用于该存储系统10中该存储库20的最大数目。因此在该转换总线22中，较佳系具有n转换线。然而，亦可提供更多或更少数目的并行转换线。此外，例如可另有转换线，用于转换同步化信号，例如时脉致能信号或频闪信号(strobe signal)。

在每一存储模块16中，该缓冲装置18系藉由内部连接24，而被连接至该存储库20。该内部连接24同样系具有并行转换线或是CA线，且该内部连接24中该转换线的数目系大于该转换总线22中转换线的数目。

用以连接一存储模块16至该转换总线22之接脚或连接的数目，系相当于该转换总线22中转换线的数目，且可被保持低数目。

该存储控制装置14系与使用指令的该存储模块16沟通。这些指令系自该存储控制装置14而被转换至使用一协议的该存储模块16，该协议系使用特别形式的指令。

以下系叙述第一指令形式，其系基于本发明较佳实施例而使用于一同步存储系统中，请参阅第3图。

一指令系包含复数指令区段BS，其各具有复数组件或位E。每一指令区段BS之位数目，较佳系等于该转换总线22中并行转换线的数目n。例如，在所说明的实施例中，n等于8。然而，亦可提供其它合适的数目。在该转换总线22中该转换数目系如第3图中以CA[0]至CA[7]表示。

经由该转换总线22，同时或并行转换一指令区段BS之组件E。一指令亦可被视为信号之矩阵，且该指令区段BS系相当于该矩阵中的行。

与本发明之较佳实施例一致，每一指令系包含一选择指令区段或存储库选择载体R。该选择指令区段R之个别组件或位R[i]系与一预先决定的存储库20相关。利用该选择指令区段R中的组件R[i]，可选择或地址化单独的、复数或全部的存储库20。此表示该个别指令系用于所选择的存储库20。若该组件或位R[i]以被设定，则该第一存储库20因而被选择，且该指令系用于此存储库中。在该选择指令区段R中，无或一个或复数或全部的组件可被设定，以选择无或一个或复数或全部的存储库20。

因此藉由该选择指令区段R的组件E而不需任何编码，可直接将该个别存储库20地址化。因此增加该存储模块16作为存储系统10容量的一部份。此外，如上所述，可同时传送一指令(传播指令boardcastcommand)至复数或全部的存储库20。

与第一实施例一致，一指令亦较佳系包含一指令区段BS，其组件E系为时脉致能信号与时脉致能器活化信号CKE。在本案中，在该存储系统10中被个别地址化的每一存储库20，系具有专用的ODT组件或与其相关的ODT位ODT[i]。

此外，与第一实施例一致，一指令可含有组件或位，用于重设信号RES、列地址频闪信号(strobe signal)RAS、行地址频闪信号CAS，存写信号WE、库信号B[i]、地址信号A[i]与其它信号RFU[i]。该信号RAS、CAS与WE系被用于指令编码。

请参阅附图，且以下系说明一较佳存储系统10的操作。

该存储控制装置14系产生一指令，且经由该转换总线22而将此指令传送至该第一存储模块16。在本案中，该指令之个别指令区段BS系被连续转换，且每一时脉致能循环或是CA要求有一指令区段被转换。由于每一指令有指令区段BS，所以转换指令全部需要许多时脉致能循环。

在一较佳实施例中，所产生的指令在转换之前，利用一编码方法而被编码。例如，此一编码方法可为码8B10B，其可被用于高速网络连接。然而，同样可利用任何其它的合适编码方法。为达此目的，存储控制装置14较佳系含有一编码装置。

藉由该存储控制装置14与该缓冲装置18，该译码指令之处理可被视为一「逻辑协议(logical protocol)」。相对地，该编码指令的处理可被视为「电性或物理协议(electrical or physicalprotocol)」，且该「逻辑协议(logical protocol)」与「物理协议(physical protocol)」可彼此不同。

该第一存储模块16中该缓冲装置18系接收该指令，且比较该选择指令区段R中的位图案与一内部预先决定的位图案。

若该指令在转换前已被该存储控制装置14编码，则在接收后，所接收的指令首先经由该缓冲装置18而被译码。为达此目的，该缓冲装置18较佳系含有一译码装置。

根据该比较的结果，该缓冲装置18将该指令传送至该存储模块16中一或复数或全部的存储库20，及/或将该指令传送至该链中的下一存储模块16。亦即若该比较已确定该指令系用于该存储模块16中一或多存储库20，则该指令系被传送至个别的存储库20。同时，该指令系被传送至下一个或邻接的存储模块16。若该比较已确定该指令并非用于该存储模块16中一或多存储库20，则该指令系只被传送至下一个或邻接的存储模块16。

在下一存储模块16中，该缓冲装置18系接收被传送的指令，且再次进行一比较。此系进行至该链中的最后存储模块16。

较佳为，该缓冲装置18可具有一功能，其可用以确定该指令是否系用于后续的存储模块16。若该指令并非用于该后续的存储模块16，则该缓冲装置18系仅将该指令传送至被确定的选择存储库20，而不被传送至该后续存储模块16。事实为仅有当该指令系用于后续存储模块16时财才被传送，这表示该存储系统10可达到省电的效果。

若该缓冲装置18确定该指令并非该存储系统中的最后一个，则可规定该指令不被传送。

较佳为，该选择指令区段R系被转换为一指令的第一区段。此使得该缓冲装置18中可尽早进行上述决定，且可于该缓冲装置18中保持低的潜在因素。

此外，可提供该缓冲装置18，以在个别存储库20内部产生该芯片选择信号，亦即发信号至使用该指令之该存储库20的信号。

以下系说明第二指令形式，与本发明之第一较佳实施例一致，请参阅第4图，其可被使用于同步存储系统。

第二指令形式本质上系相当于第一指令形式。因此以下仅叙述其与第一指令形式不同之处。

在第二指令形式中，每一指令仅提供一组件用于时脉致能信号CKE。该选择指令区段系用于规定使用该指令的该存储库20。此表示不再需要每一单独存储库20之个别时脉致能信号CKE。

此外，藉由该缓冲装置18，内部产生该存储库20之内嵌终端信号ODT。当需要该内嵌终端之活化时，自专用的与其它存储库20之该转换指令，该个别缓冲装置18可建立。因此不需要提供一组件用于该指令中的一内嵌终端信号ODT。

除了该转换总线之外，提供一专用线，供应该重设信号RES至该内存模块16。这可能是由于该重设信号RES系很少被需要且通常系为异步，亦即无须要与该指令有任何暂时的关系。

因此，与该第一指令形式比较，每一指令系需要较少的组件E或指令区段BS。由于所需要的时脉致能循环更短，所以该指令更短，亦即其具有较少的指令区段BS，且其可被更快速地转换。

以下系描述第三指令形式，与本发明之较佳实施例一致，请参阅第5图，其可被用于同步存储系统中。

该第三指令形式实质上系相当于该第二指令形式。以下仅说明其与第一指令形式不同之处。

当一指令并非用于一或多存储库20而适用于该缓冲装置18本身，则是使用一HUB信号，以取代该重设信号RES。在本案中，该缓冲装置18较佳系包含结构登录器，其系利用该HUB信号而被设定。此使得个别组件E的功能被改变。例如，当该HUB信号假设一预先决定值时，该HUB信号可被使用以分配不同的意义至该信号RAS、CAS、WE、B[i]以及A[i]。在此范例中，该存储芯片功能，例如节能(power-down)或自身更新，可藉由该缓冲装置指令而被控制。可规定该缓冲装置18具有其自身节能模式。当该下游存储芯片被放置在该节能状态或自身更新状态中，则此模式可被自动激活。

如上所述之同步存储系统可被操作于高资料速度，特别系DDRIII(双重资料速度III，Double Data Rate III)为1066-1333Mbps/pin。

附图符号表列

10存储系统

12主机板

14存储控制装置

16存储模块

18缓冲装置

20存储库

22转换总线

24内部连接

26输入连接

28输出连接

30开关

32DM或解多任务器电路

D存储芯片

BS指令区段

R选择指令区段

E组件

Claims (22)

1.同步存储系统(10)，其系包含：

一存储控制装置(14)；

一或多存储模块(16)于一主要存储中，且每一存储模块(16)系包含一或多存储库(20)；

一转换总线(22)用于该存储控制装置(14)与该存储模块(16)之间的沟通，其中该转换总线(22)系为一连锁总线结构形式，且包含复数并行转换线；

其中

该存储控制装置(14)系被设计用以产生指令，其系包含复数各具有复数组件(E)的指令区段(BS)，且利用该转换总线(22)而用以将该指令转换至该存储模块(16)，

该转换总线(22)系被设计用以并行转换一指令区段(BS)之该组件(E)，以及该指令各包含一选择指令区段(R)，用于选择一或多存储库(20)，各存储库(20)系具有该选择指令区段(R)的至少一独特相关组件(R[0]，R[1]，R[2]，R[3]，R[4]，R[5]。R[6]，R[7])。

2.如权利要求1的同步存储系统(10)，其中该存储模块(16)亦包含一缓冲装置(18)，用于传送指令至一个别存储模块(16)中的一或多存储库(20)，及/或其它存储模块(16)。

3.如权利要求2的同步存储系统(10)，其中该缓冲装置(18)系被设计用以比较一指令之选择指令区段(R)之位图案与一或多预先决定的位图案，且用以决定该相关指令是否需要被传送至该存储模块(16)中一或多存储库(20)，及/或其它存储模块(16)。

4.如权利要求2或3的同步存储系统(10)，其中该缓冲装置(18)系被设计用以产生一芯片选择信号于一或多存储库(20)。

5.如上述权利要求之一的同步存储系统(10)，其中该选择指令区段(R)系一指令的第一区段。

6.如上述权利要求之一的同步存储系统(10)，其中该转换总线(22)中转换线的数目系至少等于使用于该存储系统中该存储库(20)之最大数目。

7.如上述权利要求之一的同步存储系统(10)，其中每一存储库(20)之该指令系含有一时脉致能信号(CKE)之一组件(E)。

8.如权利要求1至6之一的同步存储系统(10)，其中该指令系含有用于所有存储库(20)中时脉致能信号(CKE)的组件(E)。

9.如上述权利要求之一的同步存储系统(10)，其中每一存储库(20)的指令系含有用于一内嵌终端信号(ODT)的一组件。

10.如权利要求1至8之一的同步存储系统(10)，其中该指令系含有用于所有存储库(20)中一内嵌终端信号(ODT)之一组件(E)。

11.如权利要求1至8的同步存储系统(10)，其中该缓冲装置(18)系被设计用以产生一内嵌终端信号。

12.如上述权利要求之一的同步存储系统(10)，其中该指令系含有用于一重设信号(RES)之组件(E)。

13.如权利要求1至11之一的同步存储系统(10)，其亦包含一转换线于一重设信号。

14.如上述权利要求之一的同步存储系统(10)，其中该指令系含有一组件(HUB)用于发送信号，其中该指令系用于该缓冲装置(18)。

15.如上述权利要求之一的同步存储系统(10)，其中该存储控制装置(14)系包含一编码装置，用于编码所产生的指令，以及该缓冲装置(18)系包含一译码装置，用于译码所接收被编码的指令。

16.一种在一同步存储系统(10)中用于沟通的方法，特别系根据上述权利要求之一，在一存储控制装置(14)与使用一转换总线(22)的一主要存储中一或多存储模块(16)之间，其中每一存储模块(16)系包含一或多存储库(20)，该转换总线(22)系为一连接的总线结构形式，且包含复数并行转换线，

其中该方法系包含下步骤

藉由该存储控制装置(14)，产生包含个别复数指令区段(BS)与个别复数组件(E)的指令；

以并行转换的指令区段(BS)之组件(E)，传送该指令至使用该转换总线(22)之该存储模块(16)；

其中该指令系包含一选择指令区段(R)，用于选择一或多存储库(20)，每一存储库具有至少一独特的该选择指令区段(R)之相关组件(R[0]，R[1]，R[2]，R[3]，R[4]，R[5]。R[6]，R[7])。

17.如权利要求16的方法，其中该存储模块(16)各包含一缓冲装置(18)，且该方法系包含下列步骤：

藉由该缓冲装置(18)，自该转换总线(22)接收指令；以及

藉由该缓冲装置(18)，将该指令传送至一个别存储模块(16)中一或多存储库(20)及/或其它存储模块(16)。

18.如权利要求17的方法，其中该方法系包含下列步骤：

藉由该缓冲装置(18)，该选择指令区段(R)之位图案系与一或多预先决定的位图案比较；以及

该缓冲装置(18)决定该相关指令是否需要被传送至该存储模块(16)中一或多存储库(20)及/或其它存储模块(16)。

19.如权利要求17或18的方法，其亦包含一步骤，其系藉由该缓冲装置(18)，而产生一芯片选择信号于一或多存储库(20)。

20.如权利要求16至19之一的方法，其中该选择指令区段(R)系被转换作为一指令的第一区段。

21.如权利要求16至20之一的方法，其亦包含一步骤，其中藉由该内存控制装置(14)，所产生的指令系被编码，以及包含一步骤，其中藉由该缓冲装置(18)而将所接收之被编码的指令译码。

22.一种用于同步存储系统(10)中的沟通协议，特别系根据任一权利要求1至15，在一存储控制装置(14)与使用一转换总线(22)的一主要存储中一或多存储模块(16)之间，其中每一存储模块(16)系包含一或多存储库(20)，该转换总线(22)系为连接的总线结构形式且包含复数并行转换线，其中该协议系包含指令，其具有复数指令区段(BS)，该区段具有个别复数组件(E)，且该指令系包含一选择指令区段，用于选择一或多存储库(20)，每一存储库系具有该选择指令区段之至少一独特相关组件(R[0]，R[1]，R[2]，R[3]，R[4]，R[5]。R[6]，R[7])。

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