CN1437718A - 高速存储系统 - Google Patents

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Abstract

一种存储系统，具有存储控制器和多个存储器。多个存储器通过开关与总线的一端相连，该总线与存储控制器相连，其中多个存储器由开关控制。通过抑制总线上的反射和负载，可以获得更高的数据传输速度。

Description

高速存储系统
发明所属领域
本发明涉及高速存储系统，更具体地，涉及具有较高传输速度和较高运行速度的存储系统，并且涉及用于这种存储系统的存储界面和存储芯片。
发明背景
图18展示了传统存储系统。在该图中，与存储控制器1801相连的总线1802沿一个方向延伸，分别安装在多个(图18中为两个)存储芯片1803上的多个存储模块1804彼此平行地与总线1802相连。在本文中，这样的与总线相连的结构，即存储界面称为存储装置中的总线连接型界面，其典型代表为同步DRAM(SDRAM)(同步动态随机存储器)以及随机存储器总线DRAM(RDRAM)。
由于总线连接型界面将多个存储芯片或彼此平行的存储模块与延伸的总线相连，它在存储器的可扩展性(数目的增加)方面有显著的优点。
但是，由于在该结构中，多个存储芯片或存储模块分别在其相应的位置与延伸的总线相连，出现了这样一些问题：在传输线上的高电平反射；以及大量负载(扇出)布置在传输线上，从而使得很难提高总线上的传输速度。例如，总线上的传输速度考虑局限在大约1～2Gb/s。
而且，由于存储芯片或存储模块在各自的位置与延伸的总线相连，会出现这样的情况——由于传输线的长度差而引起的数据畸变不可忽略。更具体地，输入存储器的数据的相位是逐个数据不同的，这就阻止了应该被同时输入的数据被同时获取，从而引起故障。在高速地传输数据这种问题显得更突出。
图19为示出传统存储芯片的方框图。从总线连续输入的8位指令/地址信息包被1∶8的多路信号分解器(串行-并行转换电路)转换为并行数据，由信息包解码器电路(解码器)1902解码，由ID识别电路1903识别ID，然后被输入存储核心1904，存储核心1904中的存储单元排列在矩阵中。
另一方面，包括8位串行数据的输入数据被另一个1∶8的多路信号分解器1905转换为64位数据，该数据被输入存储核心1904。从存储核心1904输出的64位数据被8∶1的多路信号分解器1906串行地转换，并馈送成8位串行数据。
图20展示了在传统存储芯片中获取输入数据的方框图，其中，对图19中所示的传统输入/输出数据中的输入数据和1∶8的多路信号分解器做了详细说明。
例如，如果输入数据的数据宽度是8位，则从8位总线馈送输入数据2001，并且2001A至2001H的每个数据被输入到8个1∶8的多路信号分解器2002A至2002H中相应的一个。这些8位输入数据2001A至2001H分别由1∶8的多路信号分解器2002A至2002H以单个输入时钟脉冲2004获取。
下面参照图21对传统存储芯片的数据获取操作进行说明。时钟脉冲2004允许数据2001A至2001H在相同时限内被获取，该时限基本位于数据2001至2001H的转换和其另一转换之间的中心(如虚线所示)。
要注意的是：由于传输每个数据的传输线的长度差，8位输入数据2001A至2001H之间有一定的相位偏差。这些相位偏差被称为数据畸变2010。如果与数据速度相比该数据畸变2010小得足以忽略，则能以单个时钟脉冲2004正常获取8位数据。
但是，如果数据畸变不可忽略，即，如果数据的传输速度较高并且使得数据畸变与数据速度相比不能被忽略，则通过用单个时钟脉冲，不能在相同的时限内获取8位数据。这样，在传统存储芯片中，被传输的数据的传输速度上的局限之一就是：由于传输线的长度差而产生了彼此之间有数据畸变的多个数据不能如上文所述地在存储芯片中在同一时限内被获取。
总而言之，传统技术中的第一个问题就是：由于存储芯片或存储模块在各自的位置与延伸总线相连，在传输线上出现了大量的反射并且传输线上的负载(扇出数目)增加，由此很难提高总线上的传输速度。
传统技术中的第二个问题就是：由于存储芯片或存储模块在各自的位置与延伸总线相连，由于传输线的长度差而产生的数据畸变不可忽略。
传统技术中的第三个问题就是：由于没有有效的措施来防止数据畸变，因此有可能出现故障。
发明概述
综上所述，本发明的目的之一是提供通过抑制传输线上的反射和负载而能够实现高速信号传输的存储系统和存储界面。
本发明的另一目的是提供能够抑制由传输线的长度差而引起的数据畸变的存储系统和存储界面。
本发明还有一个目的是提供具有有效抑制数据畸变措施的存储芯片。
本发明另一个目的是提供一种存储系统，它采用具有有效抑制数据畸变措施的存储芯片并具有更高传输速度。
第一方面，本发明提供存储系统，它包括存储控制器和多个存储器，其中多个存储器通过开关于指定位置与总线相连，该总线与存储控制器相连，并且其中的开关控制多个存储器的操作。
在优选实施例中，多个开关以分级次序排列。而且，该开关最好是星形连接型、多路转换器型(并行-串行转换)开关或是多路信号分解器型(串行-并行转换)开关。
开关最好设有数据恢复电路。存储控制器或存储器最好设有数据恢复电路。
多个存储器可以形成为相应的存储芯片，并且开关可以形成为独立的开关芯片。在这种情况下，存储芯片和开关芯片最好安装在单个存储模块上。而且，多个存储模块可以通过各自的总线与存储控制器相连。
在第二方面，本发明提供一种存储系统，所述存储系统包括存储控制器和多个存储器，其中，多个存储器通过各自的总线与存储控制器相连。存储控制器或存储器可设有数据恢复电路。
在第三方面，本发明提供一种存储界面，所述存储界面包括：配备在存储控制器内并与总线相连的数据恢复电路；以及用来将多个存储器与总线的特定位置相连的开关。该开关可以配有数据恢复电路。
在第四方面，本发明提供一种存储芯片，其中指令/地址信号和数据信号被输入到存储核心，所述存储核心内包括有排列在矩阵中的多个存储单元；并且其中的每个指令/地址信号和数据信号都通过数据恢复电路被输入到存储核心。每个指令/地址信号和数据信号可以在通过数据恢复电路之后通过数据同步电路和信息包解码电路被输入到存储核心。而且，可以在数据恢复电路和数据同步电路之间提供多路信号分解器(串行-并行转换)电路。
根据本发明，即使存储器的数目增加了，但由于各个存储器与存储控制器是一对一地连接，因此传输线上的反射和负载(输出端数目)并没有增加，从而可以在总线上获得较高的传输速度。
而且，通过使用其中在存储芯片、开关或存储控制器的输入侧配有包括数据恢复电路和数据同步电路的电路的结构，彼此之间具有相位差的输入信号的相位可以被调整，从而能够抑制由于数据畸变而引起的故障以获得较高速的运行。
附图简介
图1为根据本发明实施例的存储系统的透视简图。
图2为图1所示的存储系统经改动后的实例的透视简图。
图3为图1所示存储系统中开关的方框图。
图4为图1所示存储系统中开关的另一实例的方框图。
图5为图1所示存储系统中的存储芯片的结构方框图。
图6为图5所示存储芯片中输入数据的时限图。
图7为图5所示存储芯片中输出数据的时限图。
图8为图3和图5的各个位置处指令/地址信息包的时限图。
图9为获取由图1的存储系统输入的数据的方框图。
图10为图9的各个位置上的信号的时限图。
图11为图1所示存储系统中存储控制器的方框图。
图12为图11中所示存储控制器的时限图。
图13为1∶2串行-并行转换电路的框图。
图14为1∶8串行-并行转换电路的框图。
图15为数据同步电路的框图。
图16为数据恢复电路的框图。
图17为依据本发明的另一实施例的存储系统的框图。
图18为传统存储系统的透视简图。
图19为图18所示的存储系统中的存储芯片的框图。
图20为获取由图19中的存储芯片输入的数据的框图。
图21为图20所示各个位置的时限图。
发明实施方式
下面参照附图对本发明进行说明。参看图1，依据本发明的实施例的存储系统包括：存储控制器101；多个存储器104，其中多个存储器104通过开关103和各自的互连线105与特定位置，即相应总线106的一端相连，总线106与存储控制器101相连。
多个存储器104，包括存储器A和存储器B的运行由开关103控制。多个存储器104形成为各自的存储芯片104，但是，开关103是在独立的开关芯片103上形成的。这些芯片安装在相同的存储模块102上。在本实施例中，多个存储模块102通过各自的总线与存储控制器101相连，总线106上连有大量的存储器。
每条总线106包括一组互连线，如包括数据信号线和控制信号线。如果并行传输n位数据，信号线的数目为n；如果串行传输n位数据，信号线的数目为1。尽管在本实施例的描述中以串行传输为例，并行传输时本发明的结构和优点是相似的。
如图1所示，由于包括存储器A和存储器B的多个存储器的运行由开关控制，即使给存储器A加上存储器B，存储器与存储控制器101仍是一对一地连接的。
因此，即使增加存储器的数目，传输线上的反射和负载(扇出)的数目并不增加，因此在总线上可以获得更高的传输速度。
而且，通过增加具有这种开关结构的存储模块的数目，可以增加存储器的数目。在这种情况下，由于每个存储模块102通过相应的总线106与存储控制器101相连，要获得较高的传输速度毫不困难。
图2为图1中的存储系统的改动实例，其中存储模块的结构被更改。在图2中，与图1中相同或相似的结构元件都用相同的标号标出，同时省略了重复的说明。
在图2的存储模块102中，可见开关103以分级次序相连以增加存储器的数目，其中开关103以两个级次相连。在这种情况下，由于存储器104通过两个开关103与存储控制器101仍然一对一地相连，较多数目的存储器并不会增加传输线上的反射和负载，从而在总线上获得更高的传输速度。
图3为作为图1和2的开关103的实例的星形连接型开关的方框图。
从存储控制器通过总线到存储器的信号流由图3中的301至313实现，但是，从存储器通过总线到存储控制器的信号流由314至319实现。
先介绍从存储控制器到存储器的信号流。由数据恢复电路301在芯片内获取指令/地址包。恢复的信息包在串行-并行转换器302(如果数据为8位，则用1∶8的多路信号分解器)内进行串行-并行转换。
要注意的是：与下文中介绍的存储芯片相似，经过并行转换的位数视规格而异，还可能发生这样的情况：数据不进行这种并行转换。还有可能由于芯片外信号传输介质的长度差或串行-并行转换电路302的内部时钟脉冲状态的差异，使并行信号彼此之间有不同的相位。
这样，在利用从外界输入的数据同步信号310的同时，数据同步电路303调整并行信号的相位。相位被这样调整了的指令和地址信息包被信息包解码器电路304解码，信息包解码器电路304输出经过并行转换的指令和地址信息包以及解码结果313。然后，经过并行转换的指令和地址信息包在并行-串行转换器电路305(如果数据是8位，则用8∶1的多路转换器)内进行并行-串行转换。要注意的是：被串行转换的并行位数与串行-并行转换器电路302内的并行转换位数相等。
因此，还可能有这样的情况：其中并行位数可能是10或16而不是8，还可能有这样的情况：其中并没有采用并行-串行转换器电路305。对于串行转换的信息包，根据由信息包解码器电路304输出的解码结果313来确定指令/地址信号应该由开关元件306譬如具有CMOS结构的开关电路传输给哪个存储器或下一级开关。例如，确定信号A被传输给存储器A而信号B不传输给存储器B，或相反地，信号A不传输给存储器A而信号B传输给了存储器B。
来自存储控制器的数据首先被数据恢复电路307在芯片内获取。被恢复的数据在串行-并行转换器308内受并行转换。要注意的是：有可能并行转换的位数并不局限于8并且此时没有采用串行-并行转换器308，这与指令和地址信息包的情况相似。
由于数据之间有可能有相位差，与指令和地址信息包相似，在利用数据同步信号310的同时，数据同步电路309调整相位。相位这样被调整了的、经过并行转换的数据接着被并行-串行转换  311进行串行转换，数目与串行-并行转换器311将数据转换成的并行位数对应。
对于串行转换数据，根据信息包解码结果313来确定数据将由开关元件312输送给哪个存储器或下级开关，这与指令和地址信息包相似。例如，确定信号A传输给存储器A，但是信号B不传输给存储器B，或相反地，信号A不传输给存储器A，但信号B传输给了存储器B。
对于从存储器到存储控制器方向的数据流，数据恢复电路319首先从存储芯片A和B内获取数据。被恢复的数据在串行-并行转换器318内被并行转换。要注意的是：并行转换位数并不局限于8并且此处没有采用串行-并行转换器318。
由于来自存储器的数据有可能彼此之间有相位差，与来自存储控制器的数据相似，由数据同步电路317利用数据同步信号320对经过并行转换的数据进行相位调整。对于相位经过这样调整的数据，根据来自信息包解码电路316的控制信号321，由譬如具有CMOS结构的开关元件315来选择数据将从哪个存储器或开关传输到存储控制器。例如，选择从存储器A发出数据A，而来自存储器B的数据B不发出；或相反地，来自存储器A的数据A不发出；来自存储器B的数据B发出。
被选择的数据在并行-串行转换器电路314内被串行转换，并从该电路输出。要注意的是：这样经过串行转换的并行数据的位数与串行-并行转换器电路318中并行转换的位数相等。
图4为作为开关103的另一个实例的多路转换器/多路信号分解器型开关。
从存储控制器经过总线到存储器方向的信号流由图4中的401至413实现。另一方面，从存储器经过总线到存储控制器的信号流由414至418表不。
首先介绍从存储控制器到存储器方向的信号流。由数据恢复电路401在芯片内获取指令和地址信息包。利用串行-并行转换器电路402(例如对于n位的情况用1∶n多路信号分解器)将恢复的信息包并行转换。
要注意的是：并行转换的位数视规格而异，与下文中介绍的存储芯片的情况相似，并且，可能在其中不采用并行转换。由于芯片外信号传输介质的长度差或并行-串行转换器电路402的内部时钟脉冲的状态差异，并行信号可能彼此之间有相位差。
这样，数据同步电路403在利用数据同步信号408的同时调整并行信号的相位。相位这样被调整了的指令和地址信息包由信息包解码器电路404解码，电路404输出并行转换的指令和地址信息包以及解码结果410。根据解码结果410的信号，通过控制诸如具有CMOS结构的开关元件405来确定哪些数据将传输到哪个存储器或下级开关。例如，确定信号A传输给存储器A，而信号B则传输给存储器B；或相反地，信号A传输给存储器B，而信号B传输给存储器A。
由数据恢复电路406首先在芯片内获取来自存储控制器的数据。被恢复的数据在串行-并行转换器电路407内被并行转换。要注意的是：并行转换的位数并不局限于8并且有可能不采用串行-并行转换器电路407，与指令和地址信息包相似。
由于数据之间还可能有相位差，与指令和地址信息包相似，数据同步电路409在利用数据同步信号408的同时调整相位。对于相位被这样调整了的并行转换数据，由诸如具有CMOS结构的开关元件413根据信息包解码器电路412内的信息包解码结果来确定哪些数据将输送到哪个存储器或下级开关，与指令和地址信息包相似。例如，确定数据A输送到存储器A，而数据B输送到存储器B；或相反地，信号A传输给存储器B，而信号B传输给存储器A。
对于从存储器到存储控制器方向的数据流，由数据恢复电路416从存储芯片A和B内获取数据。由于恢复的数据还有可能彼此之间有相位差，与来自存储控制器的数据相似，数据同步电路415在利用数据同步信号418的同时调整相位。对于相位被这样调整了的数据，由并行-串行转换器电路414来确定数据从哪个存储器或开关按照怎样的顺序传输给存储控制器。
通过在图3和4所示的开关的输入侧设置数据恢复电路、多路信号分解器和数据同步电路，如上文所述，对于彼此之间有相位差的输入(来自存储器的输出)，相位被调整，从而能够在抑制由数据畸变引起的故障的同时获得较高速的运行。
图5位图1和2所示的存储芯片104的实例。
通过利用数据恢复电路501，由存储控制器馈送的指令和地址信息包首先被输入到芯片的内部。从数据恢复电路501输出的被恢复的指令和地址信息包被串行-并行转换器电路502转换为并行数据。要注意的是：此处，示例性地采用了1∶8的串行-并行转换器电路(1∶8多路信号分解器)502，它将数据转换成8位数据。
对于指令和地址信息包，并行数据的位数有可能视规格而异，这样，位数就可能是10或16。而且，视信息包的规格而异，还可能出现不采用串行-并行转换器电路502的情况。这样经过并行转换的指令和地址信息包的相位可能会根据开关和存储器之间的传输媒介的长度差或串行-并行转换器电路502的时钟的状态差异而不同。这样，数据同步电路503在利用从外界输入的数据同步信号500的同时，对经过并行转换的指令和地址信息包的相位进行调整。
相位被这样调整了的指令和地址信息包被信息包解码器电路(解码器)504解码为指令和地址，并被传输到具有多个排列在矩阵内的存储单元的存储核心。
另一方面，输入数据513由数据恢复电路506在芯片内获取，并随后在串行-并行转换器电路507内并行转换。要注意的是：并行位数取决于规格。尽管此处例举的是8位，位数可以是10或16。或者，还可能有这样的情况：其中不采用串行-并行转换器电路507。由数据同步电路509来调整并行转换数据的相位。数据同步电路509在利用数据同步信号500的同时调整数据的相位，和用于指令和地址信息包的数据同步电路503的情况一样。相位这样被调整了的数据被信息包解码器电路510解码，将被输入存储核心505。要注意的是：取决于数据的规格，有可能不采用信息包解码器电路510。
输出数据由并行-串行转换器电路508串行解码，例如从8位并行数据解码，从存储核心505输出。可能有这样的情况：其中并行数据转换的位数取决于数据的规格，这样可能是10或16，否则数据输出不进行串行转换。而且，取决于数据的规格，可以在存储核心505和并行-串行转换器电路508之间采用信息包解码器电路511。
图6为图5中存储芯片的各个位置处输入数据的时限图。图7为图5中存储芯片的各个位置处输出数据的时限图。图8为图5中各个位置处指令/地址的时限图。
下面说明对图6和7的时限图中存储芯片中的输入和输出数据。要注意的是：输入和输出数据的位宽以8位为例。
对于输入数据(图6)：
由于存储控制器和存储芯片之间的数据传输线的长度差，输入数据513[0]至513[7]可能彼此之间有数据畸变。彼此之间有数据畸变的多个输入数据由数据恢复电路506在存储芯片内以对于各个数据具有最优时限的时钟脉冲获取，并作为数据514发送到1∶8多路信号分解器。接着，数据畸变被转移到1∶8多路信号分解器507和时钟脉冲517的输出。然后，为了消除数据畸变，由数据同步电路509利用数据同步信号500使1∶8多路信号分解器507的输出516与存储芯片的内部时钟脉冲520同步。之后，输入数据被信息包解码器电路510解码并作为数据519输入到存储核心505。
对于输入数据(图7)：
来自数据核心505的数据521与内部时钟脉冲520同步。该数据被信息包编码电路511编码以获得数据522，并且数据同步信号512与信息包的头部同步产生。接着，经过编码的数据522被输入8∶1的多路转换器508，利用多路转换器内部的高速时钟脉冲被串行转换并被发送为数据523。
将参照图8对存储芯片或开关芯片内的指令/地址信息包的时限图进行说明。要注意的是：例举的指令/地址信息包的位宽是8位。
由于存储控制器和开关芯片之间或开关芯片和存储芯片之间的数据传输线的长度差，输入的指令/地址信息包可能有数据畸变。多个具有数据畸变的输入的指令/地址信息包由数据恢复电路501和301在芯片内以对于各个指令/地址信息包都具有最优时限的时钟脉冲获取，并作为数据524和324被输送到多路信号分解器502和302。数据畸变被转移到1∶8多路信号分解器525和325的输出。然后，为了消除数据畸变，由数据同步电路503和303利用数据同步信号500和310使多路信号分解器502和302的输出525和325与各芯片内的时钟脉冲520同步。
图9为与存储芯片内的输入数据的获取有关的方框图，图10为它的时限图。
本发明的存储芯片解决了传统技术(如参照图20、21所述)中由数据畸变而引起的数据获取故障问题，从而得以提高数据速度，即，提高传输速度。
在本发明中，如图9所示，所有输入的8位数据901A至910H分别被输入到数据恢复电路902A至902H。数据恢复电路902以最优的数据时限获取输入到数据恢复电路的数据。因此，即使当数据彼此之间有数据畸变时，芯片仍能获取多个输入到存储芯片的数据。
由数据恢复电路在芯片内获取的数据具有各自不同的相位。更具体地，通过利用对于各输入数据都具有最优时限的时钟脉冲904A至904H，数据903A至903H被传输。
这些数据903和时钟脉冲904分别被输入8个1∶8多路信号分解器905A至905H。1∶8多路信号分解器根据输出时钟脉冲运行，即，这8个1∶8多路信号分解器与具有独立相位的时钟脉冲同步运行。
因此，来自8个1∶8多路信号分解器905A至905H的输出数据906A至906H的相位在8个多路信号分解器中是独立的。这样，为了调节这些具有不同相位的数据以得到单一相位，来自多路信号分解器的输出906被输入到数据同步电路908，因此使输出906A至906H彼此同步地作为数据909被输出。
如上所述，在本发明的存储芯片中，输入数据的每位都配有数据恢复电路，其中，每个数据在芯片内以每个数据的最优时限被获取。相应地，可以解决构成传统存储芯片中数据传输速度的限制因素的数据畸变问题，并且本发明的存储芯片能够比传统存储芯片更快地传输速度。
在本发明的存储芯片中，可以认为：与总线相连的、用来抑制由于传输线的差异而引起的数据畸变的不利影响的数据恢复电路902以及与数据恢复电路相连的数据同步电路908构成了存储界面的一部分。
图11为依据实施例的存储控制器的示例性框图，图12为它的时限图。
输入地址通过地址缓冲器1101，地址解码器电路1102、时限控制和信息包编码/解码电路1103、多路转换器1104、缓冲器1105以及8∶1的多路转换器1106被输入到譬如具有CMOS结构的开关元件1107，其中，来自时限控制和信息包编码/解码电路1103的控制信号1108操作开关元件1107来选择和向总线输出指令/地址信息包。
而且，输入数据通过数据缓冲器1110、时限控制和信息包编码/解码电路1103、多路转换器1111、缓冲器1112和8∶1多路转换器1113被输入到譬如具有CMOS结构的开关元件1114，其中，来自时限控制和信息包编码/解码电路1103的控制信号操作开关元件1114来选择数据，该数据被输出到总线上并随后传输到存储器。
另一方面，从存储器输出的数据由数据恢复电路1118通过总线获取，并通过1∶8多路信号分解器1117、数据同步电路1116、时限控制和信息包编码/解码电路1103以及数据缓冲器1115输出到CPU。通过在图11中的存储控制器的输入侧(接受来自存储器的输出数据的一侧)设数据恢复电路、多路信号分解器和数据同步电路，如上所述，即使当输入数据(来自存储器的输出数据)彼此之间具有数据畸变时，相位也会被调整一致，从而可以在抑制由数据畸变引起的故障的同时获得高速运行。
与总线相连、用来抑制由于传输线的差异而引起的数据畸变所产生的不利影响的数据恢复电路1118、1∶8多路信号分解器1117以及与数据恢复电路相连的数据同步电路1116构成了存储界面的一部分。
图13为1∶2串行-并行转换器电路(1∶2多路信号分解器)的方框图，该电路由包括寄存器1306和1307的主-从触发器1302和另一个包括寄存器1303至1305的主-从触发器1301组成，并且具有在输入时钟脉冲的上升沿和下降沿以输入数据的一半速度将数据并行转换为两个数据的功能。
图14为1∶8串行-并行转换器电路的方框图。通过将1∶2串行-并行转换器电路1400至1406以树形连接就得到了1∶8串行-并行转换器电路。通过利用1/2-分频器1407至1409产生分配给每个阶段的时钟脉冲。
图15为数据同步电路的电路图。数据同步电路包括头部检测电路1501和数据提取电路1502，具有这样的结构：其中，数据的同步化由数据头部的时限调整和从外界输入的数据同步信号进行。
尽管此处示出了需要外部数据同步信号的数据同步电路，但是数据同步信号可以包含在输入数据中。如果采用了这样的编码数据，无需从外界接收数据同步信号即可获得数据的同步。
图16为数据恢复电路的结构图。通过利用相位比较电路1601来检测输入数据的相位和内部时钟脉冲的相位之间的差异，取决于相位比较电路1601就数据是领先还是落后于内部时钟脉冲的比较结果，发送相位领先信号和相位落后信号这两个信号中的一个。延迟控制电路1602根据相位比较电路1601的结果改变时钟脉冲的相位，从而使输入数据与内部时钟脉冲相匹配。通过利用这样匹配了相位的内部时钟脉冲，输入数据用诸如触发器1603之类的整形电路整形，并且作为数据1604被输出。而且，这样匹配了相位的内部时钟脉冲1605也被输出。
图17示出依据本发明的另一实施例的存储系统。多个存储芯片104通过各自的总线106与存储控制器101相连。
由于存储芯片104以一对一这样的方式与存储控制器101相连，即使存储器的数目增加了，总线上的反射和负载并不会增加，从而可以在总线上获得更高的传输速度。
而且，如图5所示的存储芯片104，通过在输入侧设数据恢复、多路信号分解器和数据同步电路，即使当数据彼此之间有相位差时，相位仍能被调整一致，从而可以抑制因数据畸变而引起的故障，以获得高速运行。
相似地，通过在存储控制器从存储器输入数据的一侧设数据恢复、多路信号分解器和数据同步电路，即使当数据彼此之间有相位差时，相位也被调整一致，从而可以在抑制因数据畸变而引起的故障的同时获得更高速的运行。
在本发明中，如果存储器的规模较小，适用如图17所示的存储系统，其中，存储芯片通过各自的总线与存储控制器相连。
如果存储器的规模中等，适用如图1所示的存储系统，其中，存储芯片通过开关和总线与存储控制器相连。
如果存储器的规模较大，适用如图1所示的存储系统，其中，存储器通过总线和由如图4所示的多路转换器/多路信号分解器组成的开关与存储控制器相连。

Claims (18)

1.一种存储系统，包括存储控制器和多个存储器，所述多个存储器通过开关与连接至所述存储控制器的总线的特定位置相连，其中，所述多个存储器的运行由所述开关控制。
2.根据权利要求1所述的存储系统，其中，多个所述的开关以分级次序布置。
3.根据权利要求1所述的存储系统，其中，所述开关为星形连接型开关。
4.根据权利要求1所述的存储系统，其中，所述开关为用来进行并行-串行转换的多路转换器或用来进行串行-并行转换的多路信号分解器。
5.根据权利要求1所述的存储系统，其中，所述开关配有数据恢复电路。
6.根据权利要求1所述的存储系统，其中，所述存储控制器配有数据恢复电路。
7.根据权利要求1所述的存储系统，其中，所述存储器配有数据恢复电路。
8.根据权利要求1所述的存储系统，其中，所述多个存储器作为各个存储芯片而形成，并且所述开关作为独立的开关芯片而形成。
9.根据权利要求8所述的存储系统，其中，所述存储芯片和所述开关芯片安装在存储模块上。
10.根据权利要求9所述的存储系统，其中，多个所述模块通过各自的总线与所述存储控制器相连。
11.一种存储系统，其中，多个存储器通过各自的总线与存储控制器相连。
12.根据权利要求11所述的存储系统，其中，所述存储控制器配有数据恢复电路。
13.根据权利要求11所述的存储系统，其中，所述存储器配有数据恢复电路。
14.一种存储界面，包括安装在存储控制器内、与总线相连的数据恢复电路和用来将多个存储器与总线的特定位置相连的开关。
15.根据权利要求14所述的存储界面，其中，所述开关配有数据恢复电路。
16.一种存储芯片，含有包括多个排列在矩阵内的存储器的存储核心，其中指令/地址信号和数据信号被输入到所述存储核心，其特征在于，每个所述指令/地址信号和所述数据信号都通过数据恢复电路输入。
17.根据权利要求16所述存储芯片，其中，每个所述指令/地址信号和所述数据信号都通过数据同步电路和信息包解码器电路、在经过所述数据恢复电路之后输入到所述存储核心。
18.根据权利要求17所述存储芯片，其中，具有串行-并行转换功能的多路信号分解器位于所述数据恢复电路和所述数据同步电路之间。
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