DE102005016684A1

DE102005016684A1 - Speicheranordnung, insbesondere zur nichtflüchtigen Speicherung von unkomprmierten Video-und/oder Audiodaten

Info

Publication number: DE102005016684A1
Application number: DE102005016684A
Authority: DE
Inventors: Michael Drexler; Axel Kochale; Jens Peter Wittenburg
Original assignee: Deutsche Thomson Brandt GmbH
Current assignee: InterDigital Madison Patent Holdings SAS
Priority date: 2005-04-11
Filing date: 2005-04-11
Publication date: 2006-10-12
Also published as: WO2006108732A1; US20090010059A1; US7613023B2

Abstract

Bei der Aufzeichnung von unkomprimierten Video- und/oder Audiodaten mit Hilfe eines digitalen Videorekorders besteht der Bedarf für eine robuste Speicheranordnung, basierend auf nichtflüchtigen, integrierten Schaltkreisen, die ohne lange externe Kabelverbindung direkt an der Videokamera angebracht werden kann und auch bei Aufnahmen unter erschwerten Bedingungen, insbesondere Action-Aufnahmen, einsetzbar ist. DOLLAR A Bei der erfindungsgemäßen Speicheranordnung ist eine Anzahl nichtflüchtiger Speicherbausteine (10, 20) eingesetzt, die schaltungstechnisch aufwandsgünstig zusammengeschaltet sind. Um die hohe Datenrate für die ankommenden Video- und/oder Audiodaten verkraften zu können, sind mehrere parallele Zuleitungsbusse (15) vorgesehen. Jedem Zuleitungsbus (15) ist eine Anzahl von Speicherbausteinen (10, 20) zugeordnet. Dabei ist die Speicherwortbreite der Speicherbausteine (10, 20) größer als die Busbreite eines Daten/Adressbusses (15). Einem hochgradig gemultiplexten Zuleitungsbus (15) ist jeweils ein Demultiplexer/Treiber-Schaltkreis (11, 21) vorgeschaltet, der die Busbreite des Zuleitungsbusses (15) an die Speicherwortbreite der Speicherbausteine (10) anpasst. Es sind jeweils pro Demultiplexer/Treiber-Schaltkreis (11, 21) so viele Speicherbausteine (10, 20) nachgeschaltet, wie durch einen Wert X vorgegeben, wobei der Wert X durch die verwendete Speichertechnologie begrenzt ist, nämlich durch die Anzahl der maximal anschließbaren Schaltkreise, auch Fan-Out genannt. DOLLAR A Als ...

Description

Hintergrund der Erfindung

Bei der Filmproduktion in einem digitalen Studio müssen unkomprimierte Video- und/oder Audiodaten zuverlässig gespeichert werden. Dies geschieht derzeit mit Hilfe von Magnetaufzeichnungs-Systemen, wie Videobänder oder Festplatten. Die von einer digitalen Kamera gelieferten Daten werden in diesen Fällen aber über ein an die Kamera angeschlossenes Kabel zu den Aufzeichnungsgeräten geleitet. Hierfür stehen entsprechende Hochgeschwindigkeitsbussysteme zur Verfügung. Als Beispiel werden der HD-SDI-Bus sowie die verschiedenen Typen der X-Gigabit-Ethernettechnologie. Diese Form der Datenaufzeichnung hat aber den Nachteil, dass wie gesagt ein langes Kabel an der Kamera angebracht sein muss, welches den Aufnahmeort, sprich die Kamera und den Aufzeichnungsort, sprich den Datenrecorder von einander entkoppelt. Dies hat den offensichtlichen Nachteil, dass das an der Kamera angebrachte Kabel am Aufzeichnungsort nicht nur unhandlich ist, sondern in vielen Fällen auch störend. Bei aufzuzeichnenden Filmszenen, bei denen die Kamera über längere Strecken bewegt werden muss, tritt diese Methode der Aufzeichnung an Grenzen oder wird sogar unmöglich. Aus dem Grund werden heute solche Filmaufnahmen oft noch auf der klassischen Filmrolle photochemisch aufgezeichnet.

Die Erfindung setzt sich zum Ziel eine neuartige Speicheranordnung zu schaffen, mit der es möglich ist die unkomprimierten Video- und/oder Audiodaten erschütterungssicher direkt am Aufnahmeort zu speichern, ohne eine längere externe Kabelverbindung zwischen Kamera und Speicheranordnung zu benötigen.

Erfindung

Um Daten erschütterungssicher und nichtflüchtig speichern zu können, bietet sich an, eine Speicheranordnung basierend auf den hochintegrierten Flash-Speicherbausteinen, sprich Flash-EPROM, aufzubauen. Solche Speicherbausteine sind z.B. von den Herstellern Samsung, Toshiba, Sandisk und Micron in zwei verschiedenen Konfigurationen erhältlich. Zum einen mit einer Speicherwortbreite von 8 Bit, zum anderen mit einer Speicherwortbreite von 16 Bit. Die derzeit erhältlichen höchstintegrierten Flash-Speicherbausteine haben eine Kapazität von 2 bzw 4 Gbit. Erste Versuche mit Speicherkapazitäten von 8 Gbit an Daten sind von den Herstellern Toshiba und Sandisc gelungen. Dabei gibt es im wesentlichen zwei verschiedene Typen von FEPROMS. Zum einen gibt es FEPROMS, die mit NOR-Gattern aufgebaut sind. Diese haben relativ lange Schreib- und Löschzyklen, erlauben aber wahlfreien Zugriff zu den einzelnen Speicherworten.

Zum anderen gibt es FEPROMS die mit NAND-Gattern aufgebaut sind. Diese können mit höherer Geschwindigkeit geschrieben und gelöscht werden und haben höhere Speicherdichten, so dass sie für den Zweck der Speicherung von unkomprimierten Video- und/oder Audiodaten besser geeignet sind. Beiden Typen ist die Einteilung in Speicherseiten gemeinsam. Üblicherweise ist der Speicher eingeteilt in Seiten á 1024 Speicherworten für die Nutzdaten plus 32 Speicherworten für die Fehlerkorrektur pro Seite. NAND-FEPROMS haben aber den Nachteil, dass die maximal mögliche Anzahl hintereinander geschalteter Speicherbausteine bei dieser Technologie stark begrenzt ist. Es können nur 4 solcher Speicherbausteine an demselben physikalischen Bus betrieben werden. Darüber hinaus besteht die Anforderung an die Speicheranordnung, dass sie für den Fall von unkomprimierten Videodaten eine sehr hohe Datenrate bei der Aufzeichnung verkraften muss. Die Videoaufzeichnung soll heute vielfach mit HD-Auflösung erfolgen. Das bedeutet bei einer Auflösung von 1920 mal 1080 Bildpunkten pro Videobild und einer Bildrate von 24 Bildern pro Sekunde bei voller Farbauflösung mit 10 Bit Videodaten ein Datenstrom von 2 Gbit/s. Eine Datenkompression ist bei der Filmproduktion nicht akzeptabel, so dass die Datenrate fest vorgegeben ist.

Die erfindungsgemäße Speicheranordnung erfüllt alle genannten Anforderungen und ist im Hinblick auf das Schaltungsdesign optimiert. Um die hohe Datenrate verkraften zu können werden mehrere gemultiplexte Zuleitungsbusse parallel angeordnet. Einem Zuleitungsbus (auch logischer Bus genannt) ist eine Anzahl von Demultiplexern mit zugehörigen Speicherbausteinen zugeordnet um den Bus richtig auszulasten. Dabei werden jeweils eine bestimmte Anzahl an Speicherbausteinen hintereinander geschaltet, wobei diese Zahl durch den Fan-Out-Wert der NAND-Flashspeicher-Technologie begrenzt ist. Jeder Speicherzusammenschaltung ist ein Demultiplexer vorgeschaltet, der die mit hoher Taktrate am Eingang ankommenden Bruchstücke eines Speicherwortes zusammenstellt und an die zugehörigen Speicherbausteine weiterleitet.

Das erfindungsgemäße Schaltungsdesign hat den Vorteil, dass das Platinenlayout sowohl für die im Markt erhältlichen 16 Bit orientierten NAND-Flashbausteine verwendbar ist als auch für die weiterverbreiteten, im Markt erhältlichen, 8 Bit orientierten NAND-Flash-Speicherbausteine.

Die so definierte Schnittstelle für die Speicheranordnung ist transparent ausgelegt, so dass sogar Speichersysteme aufgebaut werden können, bei denen Platinen mit 16 Bit Flash-Speicherbausteinen gemischt sein können mit Platinen mit 8 Bit-Speicherbausteinen.

Durch den in den abhängigen Ansprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen der Erfindung möglich. Sehr vorteilhaft ist, wenn die Demultiplexer in einer Anzahl von frei programmierbaren Logik-Schaltkreisen, sprich FPGA-Bausteinen angeordnet sind. FPGA-Bausteine sind kostengünstig im Schaltungsdesign einsetzbar.

Für eine konkrete Realisierung einer Speicheranordnung ergibt sich eine günstige Anordnung mit 64 Speicherbausteinen, wobei für jeweils 4 nacheinander geschaltete Speicherbausteine ein Demultiplexer vorgesehen ist und jeweils zwei Demultiplexer pro Zuleitungsbus zugeordnet sind. Das ergibt dann 8 parallele Zuleitungsbusse, über die die Daten zu der Speicheranordnung gelangen. Mit einer Zusammenschaltung mehrerer solcher Speicheranordnungen lässt sich die Aufzeichnungsdauer im Rahmen des verfügbaren Platzes im Gehäuse vergrößern.

Zeichnungen
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden in der nachfolgenden Beschreibung näher erläutert.
Es zeigen:
1 die erfindungsgemäße Speicheranordnung mit 16bit NAND-Flash-Speicherbausteinen; und
2 die erfindungsgemäße Speicheranordnung mit 8bit NAND-Flash-Speicherbausteinen
Ausführungsbeispiele der Erfindung
In der 1 bezeichnet die Bezugszahl 10 den Speicherbaustein. Im gezeigten Fall handelt es sich um den 2 Gbit Flash-Speicherbaustein des Herstellers Samsung mit der Typenbezeichnung K9K2G16xOM bzw. K9K2G16UOM-YCB000. Dies ist ein 16 Bit orientierter Flash-Speicherbaustein. Jeweils 4 dieser Speicherbausteine sind nacheinander angeordnet und über zugehörige Daten/Adress/Steuerbusse 12, 13 und 14 mit einem Demultiplexer/Treiberbaustein 11 verbunden. Der Demultiplexer/Treiberbaustein 11 wird seinerseits über angeschlossene Busse 15, 16, 17 mit Daten versorgt. Die Taktversorgung geschieht über eine Taktleitung 18. Bei dem Bus mit der Bezugszahl 15 handelt es sich um ein 4 Bit breiten, hochgradig gemultiplexen Zuleitungsbus, über den in einer Phase die Adresse übertragen wird und in der anderen Phase die zu schreibenden bzw. zu lesenden Daten. Um ein Speicherwort von 16 Bit Breite in den Speicherbaustein 11 schreiben zu können, müssen daher 4 Nibbles über den zugehörigen Zuleitungsbus 15 zum Demultiplexer 11 geliefert werden. Die Steuerleitung 16 wählt zwischen den jeweils dem Bus 15 zugeordneten beiden Demultiplexer/Treiberbausteinen 11 aus. Über den Bus 17 werden 3 Bit der Adresse übertragen, mit der einer der 8 Speicherbausteine, die dem Zuleitungsbus 15 zugeordnet sind, ausgewählt wird. Während der Zuleitungsbus 15 mit 80 MHz getaktet ist, sind die direkt an die Speicherbausteine angeschlossenen physikalischen Busse 12 aufgrund ihrer 16 Bit Breite nur mit 20 MHz getaktet. Wie beschrieben, wird in einem Buszyklus des Zuleitungsbusses 15 nur eines der 8 zugehörigen Speicherbausteine 10 geschrieben. Da aber wie dargestellt insgesamt 8 solcher Zuleitungsbusse parallel angeordnet sind, mit jeweils weiteren 8 Speicherbausteinen, werden bei einem Schreibzyklus 8 Speicherbausteine gleichzeitig beschrieben. Durch Grau-Hinterlegung der Demultiplexer/Treiberbausteine 11 ist angedeutet, dass die beiden für den Zuleitungsbus mit der Nummer 0 vorgesehenen Demultiplexer/Treiberbausteine 11 in ein- und demselben FPGA-Baustein untergebraucht sind.
In 2 bezeichnen die gleichen Bezugszahlen wie in 1 dieselben Komponenten. Die Erläuterung dieser Komponenten wird deshalb nicht noch einmal wiederholt. Bei dem in 2 gezeigten Ausführungsbeispiel sind die weit verbreiteten 8 Bit orientierten Flash-Speicherbausteine 20 eingesetzt. Vom Hersteller Samsung ist ein solcher Speicherbaustein mit einer Speicherkapazität von 4 Gbit unter der Bezeichnung K9W4G08UOM-YCB000 erhältlich.
Der physikalische Bus 12 kann für diesen Speicherbausteintyp eine Breite von 16 Bit aufweisen, von denen aber nur 8 Leitungen tatsächlich kontaktiert sind um den Speicherbaustein 20 mit Daten zu versorgen. Entsprechend sind die Demultiplexer/Treiberbausteine 21 so ausgelegt, dass sie bei einem Schreib/Lesezyklus 8 Bit-Worte an den Daten/Adressbus 12 anlegen. Zudem ist es so, dass die 4 Nibbles eines Buszyklusses des Zuleitungsbusses 15 an zwei verschiedene Demultiplexer/Treiber-Bausteine 21 aufgeteilt werden, was durch Grau-Hinterlegung angedeutet ist. In dem zugehörigen Schreibzyklus sind dann zwei Speicherbausteine 20 gleichzeitig aktiv, was ebenfalls durch Grau-Hinterlegung angedeutet ist. Das Platinen-Layout und die Schnittstelle 19 der Platine sind, wie dargestellt, in beiden Ausführungsbeispielen identisch.
Um die Zuverlässigkeit der Datenübertragung bei den hohen Taktraten sicherzustellen, ist es vorteilhaft, wenn sämtliche Signalübertragungen über die Schnittstelle 19 in LVDS (Low Voltage Differential System) realisiert werden.

Claims

Speicheranordnung mit einer Anzahl von N Speicherbausteinen, wobei jeweils eine bestimmte Anzahl an Speicherbausteinen (10, 20) an einen Zuleitungsbus (15) angeschlossen sind, um den Bus auszulasten, wobei der Zuleitungsbus (15) gemultiplext ist, dadurch gekennzeichnet, dass ein ganzzahliges Vielfaches der Breite des Zuleitungsbusses (15) der Wortbreite der Speicherbausteine (10, 20) entspricht, dass eine Anzahl von Demultiplexern (11, 21) pro Zuleitungsbus (15) vorgesehen sind, die die Busbreite an die Wortbreite der Speicherbausteine (10, 20) anpassen, wobei jeweils einem Demultiplexer (11, 21) jeweils so viele Speicherbausteine (10, 20) nachgeschaltet sind, wie durch einen Wert X, vorgegeben, wobei der Wert X durch die verwendete Speichertechnologie begrenzt ist, nämlich durch die Anzahl der maximal anschließbaren Schaltkreise, auch Fan-Out genannt.
Speicheranordnung nach Anspruch 1, wobei die Werte N und X so gewählt sind, dass eine ganzzahlige Anzahl von parallelen Zuleitungsbussen (15) mit gleicher Belegung an Speicherbausteinen (10, 20) entsteht.
Speicheranordnung nach Anspruch 1 oder 2, wobei die Wortbreite der Speicherbausteine (10, 20) 8 oder 16 Bit beträgt.
Speicheranordnung nach einem der Ansprüche 1 bis 3, wobei die Speicherbausteine (10, 20) nichtflüchtige Speicherbausteine betreffen.
Speicheranordnung nach Anspruch 4, wobei die Speicherbausteine vom Typ FEPROM, sprich Flash-EPROM sind, insbesondere aufgebaut mit NAND-Gattern.
Speicheranordnung nach einem der Ansprüche 1 bis 5, wobei die Busbreite des Zuleitungsbusses (15) einer Breite von 4 Bit entspricht.
Speicheranordnung nach einem der Ansprüche 1 bis 6, wobei die Demultiplexer (11, 21) mit einer Anzahl von FPGA-Bausteinen realisiert sind.
Speicheranordnung nach einem der Ansprüche 2 bis 7, wobei die Zahl N gleich 64 ist und die Zahl X gleich 4, wobei jeweils zwei Demultiplexer (11, 21) pro Zuleitungsbus (15) vorgesehen sind.
Verwendung der Speicheranordnung nach einem der Ansprüche 1 bis 8 zum Aufzeichnen von unkomprimierten Video- und/oder Audiodaten.