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HINTERGRUND DER ERFINDUNG
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1. Gebiet der Erfindung
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Die vorliegende Erfindung betrifft eine Speichervorrichtung.
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2. Beschreibung des Standes der Technik
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Aus der
US 6,115,321 A ist eine Speicherschaltung bekannt, bei der eine Mehrzahl von Datenbits aus einem Speicherzellenarray parallel ausgelesen wird und dann durch ein Taktsignal gesteuerte Halteschaltungen in ein serielles Signal umgewandelt werden.
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Aus der
US 3,812,467 A ist eine Schaltung zum Ordnen einer Mehrzahl von Datenbits bekannt.
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Aus der
US 6,115,321 A ist eine Speichervorrichtung mit einem Speicherzellenarray, örtlichen Leseverstärkern und Parallel-Seriell-Umsetzern bekannt. Bei dieser bekannten Speichervorrichtung können Datenbits an eine Schaltungsanordnung angelegt werden, die verschiedene, in Reihe geschaltete Verstärkerstufen enthält, wobei die Datenbits mit Hilfe eines einzelnen Y-Wählsignals ausgewählt werden können, um die Datenbits zu unterschiedlichen Datenausgangsanschlüssen zu übertragen. Bei dieser bekanten Speichervorrichtung besitzt jedoch jede Spalte der Schaltungsanordnung ihre eigenen Datenausgangsanschlüsse, so dass also keine Datenausgangsanschlüsse einer benachbarten Spalte durch eine andere Spalten-Schaltungsanordnung verwendet werden kann.
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Speichervorrichtungen werden in elektronischen Vorrichtungen zum Speichern von Daten verwendet. Da ein fortgesetzter Konkurrenzdruck bei der Herstellung von schnelleren elektronischen Vorrichtungen existiert, wird die Speichervorrichtung häufig als Begrenzung oder Einschränkung in bezug auf die Geschwindigkeit der Gesamtvorrichtung betrachtet. Tatsächlich benötigt manchmal die Speichervorrichtung ihren eigenen internen Takt für ihren Betrieb, der langsamer ist als der externe Takt der Gesamtvorrichtung. Und da auch ein fortgesetzter Konkurrenzdruck in bezug auf Vorrichtungen mit größerer Kapazität besteht, besteht ein erhöhter Bedarf dafür, Speichervorrichtungen größer auszuführen, wodurch eine weitere Einschränkung dafür entsteht, wie schnell sie gemacht werden können.
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Ein Beispiel einer Speichervorrichtung
100 nach dem Stand der Technik ist in
1 gezeigt. Während in dieser Beschreibung im Vordergrund stehende Teile oder Abschnitte erläutert werden, können weitere Einzelheiten in einer Reihe von Literaturstellen gefunden werden, wie beispielsweise in dem
USA-Patent # 6,115,321 .
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Die Speichervorrichtung 100 enthält ein Speicherzellenarray (MCA) 102. Das Array 102 besitzt Zellen wie die Zelle 104. Ein Datenbit wird in jeder Zelle 104 gespeichert. Die Zellen sind an Kreuzungsstellen von Reihen, wie beispielsweise einer Wortleitung 106 und von Spalten 108 angeordnet. Die Spalten 108 werden auch örtliche Eingangs-/Ausgangs-(I/O)-Leitungen 108 genannt.
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Eine Anzahl der örtlichen I/O-Leitungen 108 enden in einem einzelnen örtlichen Leseverstärker LS/A 110A. Eine Anzahl solcher örtlicher Leseverstärker ist ähnlich dem Leseverstärker LS/A 110A vorgesehen. Von jedem örtlichen Leseverstärker geht eine globale I/O-(GIO)-Leitung ab. Acht derartiger GIO-Leitungen 114A–114H sind als eine Gruppe dargestellt.
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Das Auslesen von Daten aus der Speichervorrichtung 100 bedingt das Ausgeben des Bits, welches in der Zelle 104 gespeichert ist, an eine der GIO-Leitungen 114 und von dort zu einem DQ-Kontaktfleck 120. Alle DQ-Kontaktflecke 120 schicken ihre Daten zu einem Cache-Speicher 122 oder zu anderen Arten von elektronischen Vorrichtungen, die eine Datenspeicherung erfordern.
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Bei den Speichervorrichtungen, wie der Vorrichtung 100, wurde gemäß dem Stand der Technik das Geschwindigkeitsproblem dadurch angegangen, indem Daten, die gelesen werden sollen, vorausgelesen werden. Das heißt, es erfolgt das Lesen von vielen Daten gleichzeitig aus der Speichervorrichtung 100 für einen einzelnen DQ-Kontaktfleck im Ansprechen auf eine einzelne Adresseneingabegröße. Dies bildet eine Kern-DRAM-Operation.
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Bei dem Vorauslesen (prefetching), wenn Daten von den I/O-Leitungen 114 ausgegeben werden, müssen die Daten geordnet werden, bevor sie an die DQ-Kontaktflecke ausgegeben werden. Wenn dies nicht stattfindet, dann muß die elektronische Vorrichtung, die Daten aus der Speichervorrichtung ausliest, zu lange warten, bevor sie die erforderlichen Daten empfängt.
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Das Ordnen der Daten wird in der Vorrichtung 100 dadurch erreicht, indem alle GIO-Leitungen 114A–114H von dem Array 110 in einen Datensequenzblock 118 zusammenlaufen, bevor sie den DQ-Kontaktfleck 120 erreichen. Der Block 118 empfängt acht Eingangsgrößen, eine von jedem Datenpfad, und gibt die gleichen acht Eingangsgrößen in der gewünschten Reihenfolge aus, und zwar in Form von geordneten Signalen.
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Die geordneten Daten werden dann serialisiert, was durch einen Serialisierungsblock 119 erfolgt. Der Block 119 empfängt alle Eingangsgrößen und gibt diese eine um die andere an den DQ-Kontaktfleck 120 aus.
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Um nun auf 2 einzugehen, so ist in dieser Figur ein Abschnitt 118-1 des Datensequenzblockes 118 gezeigt. Es sei darauf hingewiesen, daß lediglich 4 Eingänge und 4 Ausgänge in dem Abschnitt 118-1 gezeigt sind. Da dieser acht Eingänge besitzt, ist der tatsächliche Block 118 entsprechend größer.
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Der Block 118 belegt einen Raum, der in wünschenswerter Weise irgendwo anders in der Speichervorrichtung zuweisbar sein sollte. Zusätzlich wird auf Grund einer Zunahme von externen Datenraten die Zahl der vorausgelesenen Datenwörter erhöht und daher muß der Block 118 entsprechend größer ausgeführt werden. Um beispielsweise das Doppelte der Anzahl der Eingangsgrößen zu handhaben, würde das Vierfache der Komplexität und Größe erforderlich sein. Dies würde dazu führen, daß dieser Block bei der Vorrichtung 100 noch mehr Raum belegen würde.
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Gemäß 3 werden die vorausgelesenen Daten durch örtliche Leseverstärker 110A LS/A 110H empfangen. Die Daten werden dann auf die GIO-Leitungen 114A–114H weiter geschickt und werden dann optional durch jeweilige Eingangs-/Ausgangsleseverstärker (I/OSA) 124A–124H weitergeschickt, nachdem sie von MCA 102 herausgelangt sind. Die Daten werden dann entlang den jeweiligen einzelnen Operationsblöcken (auch als Pipelines bekannt) 144A–144H weiter geschickt, bevor sie den Datensequenzblock 118 erreichen. Demzufolge können die Daten bearbeitet werden, während sie entlang der Pipelines 144A–144H geschickt werden.
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Bei dem größten Teil der Fälle sind die Pipelines 144A–144H untereinander identisch, da identische Operationen für alle ausgelesenen Daten durchgeführt werden müssen. Es ist ferner manchmal vorteilhaft, daß die Pipelines 144A–144H in sequentielle Stufen zerlegt sind. Jede derartige Stufe wird dann in geeigneter Weise als Pipe bezeichnet und führt lediglich eine der Operationen durch.
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Um nun auf
4 einzugehen, so ist eine Einzelheit der Pipeline
144A gezeigt. Eine detailliertere Erläuterung kann in dem
USA-Patent # 5,802,596 gefunden werden.
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Die Pipeline 144A enthält eine erste Stufenpipe 221, eine zweite Stufenpipe 222 und eine dritte Stufenpipe 223. Das Eingangssignal gelangt in die erste Stufenpipe 221 und verläßt die dritte Stufenpipe 223. Ein erstes Gatter 231 ist zwischen der ersten Stufenpipe 221 und der zweiten Stufenpipe 222 zwischengefügt. Ein zweites Gatter 232 ist zwischen der zweiten Stufenpipe 222 und der dritten Stufenpipe 223 zwischengefügt. Das erste Gatter 231 und das zweite Gatter 232 werden durch das Taktsignal über die jeweiligen Verzögerungsschaltungen 241, 242 gesteuert. Somit werden Daten entlang der Pipeline 144 mit der Geschwindigkeit des Taktes verarbeitet.
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Um nun auf 5 Bezug zu nehmen, so ist dort eine Schaltung für das erste Gatter 231 veranschaulicht. Es kann ersehen werden, daß dieses ein Signal von der früheren Stufe 221 empfängt und dieses zu der nächsten Stufe 222 ausgibt. Es arbeitet auf der Grundlage eines Verriegelungssignals Lt eines Taktes.
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KURZE ZUSAMMENFASSUNG DER ERFINDUNG
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Aufgabe der Erfindung ist es, die Geschwindigkeit einer Speichervorrichtung zu optimieren, bei der aus einem Speicherzellenarray parallel ausgelesene Daten geordnet werden, bevor sie von einem Parallel-zu-Seriell-Umsetzer empfangen werden. Diese Aufgabe wird gelöst durch eine Vorrichtung nach Anspruch 1. Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
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Im allgemeinen schafft die vorliegende Erfindung eine Speichervorrichtung, die dafür geeignet ist, Daten im voraus zu lesen, und schafft auch eine Schaltung, um die Daten innerhalb der Pfade wieder zu ordnen. Die Speichervorrichtung der vorliegenden Erfindung umfaßt ein Speicherzellenarray mit örtlichen Leseverstärkern zum Empfangen von Datenbits, die aus dem Speicherzellenarray vorausgelesen wurden. Diese Speichervorrichtung der Erfindung enthält auch einen Parallel-zu-Seriell-Umsetzer und Datenpfade, welche die örtlichen Leseverstärker mit dem Parallel-zu-Seriell-Umsetzer verbinden.
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Die Erfindung schafft zusätzlich Kreuzungsverbindungen, die zwischen den Stufen der Datenpfade zwischengefügt sind. Diese können Datenbits von einem der Datenpfade zu einem anderen überführen, bevor sie den Datenpfad verlassen. In bevorzugter Weise tun sie dies als Teil von Verbindungsschaltern zwischen Stufen. Die Stufen werden ihrerseits durch ein internes Taktsignal gesteuert.
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Die Erfindung bietet den Vorteil, daß der Ordnungsvorgang innerhalb der Datenpfade verteilt wird und daher keine Grenze dafür gesetzt wird, wie schnell die Datenrate werden wird. Darüber hinaus hält sich der verwendete Raum auf einem grundlegenden Minimum.
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Die Erfindung kann klarer aus der folgenden detaillierten Beschreibung unter Hinweis auf die beigefügten Zeichnungen verstanden werden.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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1 ist ein Diagramm von hervorspringenden Komponenten einer Speichervorrichtung nach dem Stand der Technik;
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2 ist ein Diagramm eines Abschnitts eines Datensequenzblocks des Speichers von 1;
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3 ist ein Blockschaltbild von herkömmlichen Vorauslesedatenpfaden, die entlang einer globalen Eingangs-/Ausgangsleitung der Speichervorrichtung von 1 implementiert sind;
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4 ist ein Blockschaltbild von einem der Vielstufen-Vorauslesedatenpfaden von 3;
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5 zeigt ein elektrisches Schaltungsdiagramm eines Gatters von einem der Datenpfade von 4;
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6 ist ein Diagramm einer Speichervorrichtung, die gemäß einer Ausführungsform der vorliegenden Erfindung ausgeführt ist;
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7 ist ein Diagramm einer Speichervorrichtung, die gemäß einer anderen Ausführungsform der vorliegenden Erfindung ausgeführt ist;
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8 ist ein Diagramm einer Speichervorrichtung, die gemäß einer noch anderen Ausführungsform der vorliegenden Erfindung ausgeführt ist;
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9 ist ein Blockschaltbild einer Kombination aus einer Stufe mit einer Überkreuzungsverbindung eines Satzes von Überkreuzungsverbindungen oder Anschlüssen von 6;
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10 veranschaulicht eine Implementierung einer Überkreuzungsverbindung 910 des Diagramms von 9 gemäß einer Ausführungsform der Erfindung;
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11 veranschaulicht eine Implementierung einer Überkreuzungsverbindung 910 des Diagramms von 9 gemäß einer anderen Ausführungsform der Erfindung;
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12 zeigt eine Tabelle, die beispielhafte Typen einer Bunt-Auftragserteilung (ordering) wiedergibt;
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13 ist ein Zeitsteuerdiagramm für einen 8-Bit-Burst-Verschachtelungsmodusbetrieb für eine Vorrichtung gemäß einer anderen Ausführungsform der Erfindung;
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14 zeigt ein Flußdiagramm, welches ein Verfahren veranschaulicht.
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DATAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM(EN)
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Wie bereits erwähnt wurde, schafft die vorliegende Erfindung eine Speichervorrichtung, die für das Vorauslesen von Daten geeignet ist. Die Ausführungsformen der Erfindung werden nun beschrieben.
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Gemäß 6 enthält eine Speichervorrichtung 600 gemäß einer Ausführungsform der Erfindung ein Speicherzellenarray 602, welches Speicherzellen enthält, die an Schnittstellen von Reihen (oft auch als Wortleitungen bezeichnet) und Spalten (auch als Bitleitungen bezeichnet) angeordnet sind.
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Die Vorrichtung 600 ist für einen 8-Bit-Fall ausgelegt. Dies ist lediglich als Beispiel zu verstehen und soll keine Einschränkung darstellen. Die Erfindung kann mit einer höheren Anzahl von Bits realisiert werden.
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Die Vorrichtung 600 enthält auch örtliche Leseverstärker 611, 612, ..., 618 zum Empfangen von Datenbits, die aus dem Speicherzellenarray vorausgelesen wurden. Das Vorauslesen und auch andere Speicheroperationen werden in Einklang mit einem internen Taktsignal ICK durchgeführt.
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Die Vorrichtung 600 enthält zusätzlich einen Parallel-zu-Seriell-Umsetzer 619. Der Parallel-zu-Seriell-Umsetzer 619 wird dazu verwendet, die Datenbits an den örtlichen Leseverstärkern 611, 612, ..., 618 zu serialisieren.
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Die Vorrichtung 600 enthält darüber hinaus Datenpfade 631, 632, ..., 638. Als ein Beispiel ist ein Datenpfad 631 zusätzlich innerhalb des strichlierten Rechtecks 639 gezeigt. Die Datenpfade 631, 632, ..., 638 dienen dazu, die Datenbits von den jeweiligen örtlichen Leseverstärkern 611, 612, ..., 618 zu dem Parallel-zu-Seriell-Umsetzer 619 zu führen. Die Datenpfade 631, 632, ..., 638 können globale I/O-Leitungen der Vorrichtung 600 enthalten. Jeder der Pfade 631, 632, ..., 638 enthält Stufen 641A–641D, 642A–642D, ..., 648A–648D. Diese Stufen, die auch als Pipes bezeichnet werden, dienen dazu, die geführten Bits zu bearbeiten, bevor sie den Parallel-zu-Seriell-Umsetzer 619 erreichen. Eine der Pipes kann einen Eingangs-/Ausgangsleseverstärker enthalten. Diese Pipes können auch eines der Gatter enthalten, die in 4 gezeigt sind, und obwohl vier Stufen gezeigt sind, sind mehr oder auch weniger bei der Erfindung möglich, und sogar nur eine.
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Die Vorrichtung 600 enthält als wichtiges Merkmal auch drei Sätze von Überkreuzungsanschlüssen oder -verbindungen 661, 663, 665. Diese sind zwischen den Stufen 641A–641D, 642A–642D, ... 648A–648D der Datenpfade 631, 632, ..., 638 jeweils zwischengefügt.
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Die Sätze 661, 663, 665 enthält die Überkreuzungsverbindungen innerhalb der Datenpfade 631, 632, ..., 638 zwischen deren jeweiligen Stufen. Eine Überkreuzungsverbindung dient dazu, ein erstes Bit von einer der Stufen von einem der Datenpfade zu einer nächsten Stufe von entweder dem gleichen Datenpfad oder einem anderen Datenpfad zu übertragen. Das Übertragen wird im Ansprechen auf Auftragserteilungssignale durchgeführt. Die Überkreuzungsverbindungen sind in bevorzugter Weise derart ausgeführt, daß alle möglichen Kombinationen des Übertragungsvorganges implementiert werden können. Dies wird dadurch erreicht, indem man drei Sätze 661, 663, 665 vorsieht, die voneinander verschieden sind. In der Tat dient der Satz 661 dafür, zwischen benachbarten Datenpfaden eine Übertragung vorzunehmen, während der Satz 665 dazu dient, von einem Datenpfad vier Datenpfade entfernt eine Übertragung vorzunehmen, so daß drei Datenpfade übersprungen werden.
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Die Sätze 661, 663, 665 empfangen jeweils Ordnungssignale SEL0, SEL1, SEL2, auf deren Grundlage der Übertragungsvorgang stattfinden oder auch nicht stattfinden kann. Die Ordnungssignale (ordering signals) SEL0, SEL1, SEL2 sind auch als Wellsignale SEL0, SEL1, SEL2 bekannt. Das Ordnungssignal kann dadurch gebildet werden, indem ein Adressensignal, ein Sequenzsignal und ein Verschachtelungssignal kombiniert werden. Sowohl das Ordnungssignal als auch dessen Komplement können verwendet werden. Abhängig von der spezifischen Ausführungsform kann jedes einzelne der Ordnungssignale SEL0, SEL1, SEL2 Subsignale enthalten, und zwar für jeweils einzelne der Überkreuzungsverbindungen. Eine spezielle einzelne Überkreuzungsverbindung der Überkreuzungsverbindungen wird mehr in Einzelheiten unter Hinweis auf 9 weiter unten beschrieben.
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Um weiterhin auf 6 einzugehen, so kann eine der Überkreuzungsverbindungen des Satzes 661 ein erstes Datenbit von der ersten Stufe 641A des Datenpfades 631 entweder zu der zweiten Stufe 642B des Datenpfades 632 oder zu der zweiten Stufe des gleichen Datenpfades 631 übertragen. Zusätzlich kann ein zweites Datenbit von der ersten Stufe 642A des Datenpfades 632 entweder zu der zweiten Stufe 641B des Datenpfades 631 oder zu der zweiten Stufe des gleichen Datenpfades 632 im Ansprechen auf das SEL0-Signal übertragen werden. Und dann kann eine der Überkreuzungsverbindungen des Satzes 663 das Datenbit in der zweiten Stufe des Datenpfades 631 entweder zu der dritten Stufe 643C des Datenpfades 633 übertragen oder zu der dritten Stufe des gleichen Datenpfades 631 übertragen. Zusätzlich kann das Datenbit in der zweiten Stufe des Datenpfades 632 entweder zu der dritten Stufe 644C des Datenpfades 634 übertragen werden oder zu der dritten Stufe 642C des gleichen Datenpfades 632 übertragen werden, und zwar im Ansprechen auf das SEL1-Signal. Und dann kann eine der Überkreuzungsverbindungen des Satzes 663 das Datenbit in der dritten Stufe 641C des Datenpfades 631 entweder zu einer vierten Stufe 645D des Datenpfades 635 übertragen oder zu einer vierten Stufe des gleichen Datenpfades 631 übertragen. Zusätzlich kann das Datenbit in der dritten Stufe 641C des Datenpfades 631 entweder zu der vierten Stufe 645D des Datenpfades 635 übertragen werden oder kann zu der vierten Stufe des gleichen Datenpfades 631 übertragen werden, und zwar im Ansprechen auf das SEL2-Signal. Auf diese Weise, wenn alle drei Übertragungsvorgänge stattfinden, wird das hier angesprochene Datenbit zuerst an dem örtlichen Leseverstärker 611 ausgegeben und wird dann an den Stufen 641A, 642B, 644C, 648D durch einen Satz von Überkreuzungsverbindungen 661, 663, 665 aufeinanderfolgend bearbeitet, bevor es in den Parallel-zu-Seriell-Umsetzer 619 eingespeist wird.
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Bei der bevorzugten Ausführungsform arbeiten die Sätze 661, 663, 665 auch als Gatter zwischen den Stufen 641A–641D, 642–642D, ..., 648A–648D von jeweils den Datenpfaden 631, 632, ..., 638.
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Daher wird bei der Vorrichtung 600 der Ordnungsvorgang der Daten entlang der Datenpfade verteilt. Dabei wird von der Tatsache der Vorteil genutzt, daß der Signalpfad einen ausreichenden Zeitsteuerungsrahmen aufweist. Dies bedeutet, daß der Ordnungsvorgang der Daten die Vorrichtung nicht belastet, indem er eine Einschränkung dahingehend auferlegt, wie schnell der Systemtakt XCK werden kann. Da darüber hinaus der Ordnungsvorgang verteilt ist, wird der Raum, der an der Vorrichtung 600 erforderlich ist, auf ein grundlegendes Minimum gebracht. Darüber hinaus kann die Erfindung auch bei einer Vorrichtung realisiert werden mit entweder weniger oder auch mehr vorausgelesenen Datenbits, indem weniger oder mehr Verbindungen enthalten sind, wobei jedoch diese Vorteile beibehalten werden.
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Um nun auf 7 einzugehen, so wird eine Vorrichtung 700 gemäß einer anderen Ausführungsform der Erfindung beschrieben. Diese enthält Teile ähnliche denjenigen der Vorrichtung 600, deren Beschreibung daher hier nicht nochmals wiederholt wird.
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Die Vorrichtung 700 enthält ein Speicherzellenarray 702, welches Speicherzellen zum Speichern von Daten enthält. Die Speicherzellen geben Vorauslesedaten an die örtlichen Leseverstärker 711, 712, ..., 718 aus. Diese schicken ihrerseits die Daten auf den jeweiligen Datenpfaden 731, 732, ..., 738 weiter voran.
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Die Vorrichtung 700 enthält auch die gleichen drei Sätze 661, 663, 665 von Überkreuzungsverbindungen wie die Vorrichtung 600 von 6. Als wichtiges Merkmal sind diese in einer unterschiedlichen Reihenfolge gegenüber denjenigen der Vorrichtung 600 angeordnet. Um dies spezieller zum Ausdruck zu bringen, ist der Satz 661 mit dem Satz 665 ausgetauscht. Dies macht ein unterschiedliches Schema für die Ordnungssignale SEL0, SEL1, SEL2 erforderlich, wie dies von einem Fachmann unmittelbar verstanden werden kann.
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Gemäß 8 wird nun eine Vorrichtung 800 beschrieben, die gemäß einer noch anderen Ausführungsform der Erfindung ausgeführt ist. Diese enthält Teile ähnlich denjenigen der Vorrichtung 600, so daß deren Beschreibung hier nicht wiederholt wird.
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Die Vorrichtung 800 enthält ein Speicherzellenarray 802, welches Speicherzellen zum Speichern von Daten enthält. Die Speicherzellen geben Vorauslesedaten an die örtlichen Leseverstärker 811, 812, ..., 818 aus. Diese schicken ihrerseits die Daten auf den jeweiligen Datenpfaden 831, 832, ..., 838 weiter voran.
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Die Vorrichtung 800 enthält auch die gleichen drei Sätze 661, 663, 665 der Überkreuzungsverbindungen oder Anschlüsse der Vorrichtung 600 von 6. Als wichtiges Merkmal ist der Satz 661 innerhalb des Speicherzellenarrays 802 vorgesehen. Dies bedeutet, daß die Verbindungen des Satzes 661 zwischen den örtlichen Leseverstärkern 811, 812, ..., 818 und den ersten Stufen der jeweiligen Datenpfade 631, 632, ..., 638 vorhanden sind.
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Um nun auf 9 einzugehen, so wird eine Überkreuzungsverbindung 910 beschrieben. Es sei darauf hingewiesen, daß, obwohl die Überkreuzungsverbindung 910 aus einer solchen besteht wie derjenigen des Satzes 661 der Vorrichtung 600, das heißt als zwischen den benachbarten Datenpfaden 631, 632 vorhanden ist, die vorliegende Beschreibung auch auf alle Überkreuzungsverbindungen oder Anschlüsse der Erfindung verallgemeinert werden kann.
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Die Überkreuzungsverbindung (cross over connection) 910 besitzt einen Fortführungspfad 963, der an eine nächste Stufe 641B des gleichen Datenpfades 631 gekoppelt ist. Die Verbindung 910 kann daher ein erstes Bit 961A über den Fortsetzungspfad 963 zur nächsten Stufe 641B leiten.
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Die Verbindung 910 umfaßt auch einen Übertragungspfad 964, der an die nächste Stufe 642B des anderen Datenpfades 632 gekoppelt ist. Die Überkreuzungsverbindung 910 dient dazu, optional das erste Bit 961A von dem Datenpfad 631 zu dem Datenpfad 632 als Übertragungsbit 962B zu übertragen.
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Das erste Bit 961A wird zu einem ersten Verbindungspunkt 971A des Datenpfades 632 übertragen. Es sei darauf hingewiesen, daß der erste Verbindungspunkt 971A vor der Stufe 642B des Datenpfades 632 gelegen ist und somit vor der Stelle, bevor das Übertragungsbit 962B den Parallel-zu-Seriell-Umsetzer erreicht (in 9 nicht gezeigt).
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Der Übertragungsvorgang kann gemäß dem Ordnungssignal SEL0 implementiert werden. Alternativ, wenn sich das Ordnungssignal SEL0 in einem unterschiedlichen oder abweichenden Zustand befindet, kann das erste Bit 961A in dem Datenpfad 631 stehen bleiben und tritt nach der Überkreuzungsverbindung 910 als Bit 961B heraus.
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Es ist sehr zu bevorzugen, daß die Überkreuzungsverbindung 910 ferner so angepaßt ist, um hin und her verlaufend ein zweites Bit von dem zweiten Pfad zu dem ersten Pfad zu übertragen. Dies kann im Ansprechen auf das gleiche Ordnungssignal SEL0 stattfinden. Zusätzlich kann die Überkreuzungsverbindung 910 im Ansprechen auf das interne Taktsignal ICK arbeiten.
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Um nun auf 10 einzugehen, so ist eine Überkreuzungsschaltung 1010 zum Implementieren der Überkreuzungsverbindung 910 von 9 gemäß einer Ausführungsform der Erfindung veranschaulicht. Die Überkreuzungsschaltung 1010 ist in bevorzugter Weise durch einen Multiplexer implementiert.
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Die spezielle Ausführungsform der Überkreuzungsschaltung 1010 umfaßt einen ersten Hauptschalter 1020 in dem ersten Datenpfad 631 und einen zweiten Hauptschalter 1030 in dem zweiten Datenpfad 632. Ein erster Überkreuzungsleiter 1040 verbindet den ersten Pfad 631 mit dem zweiten Pfad 632, wobei ein erster Überkreuzungsschalter 1042 zwischen den Pfaden vorhanden ist. Ein zweiter Überkreuzungsleiter 1050 verbindet den zweiten Pfad 632 mit dem ersten Pfad 631, wobei ein zweiter Überkreuzungsschalter 1052 zwischen den Pfaden vorhanden ist.
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Bei der Ausführungsform von 10 werden der erste Überkreuzungsschaltung 1042 und der zweite Überkreuzungsschaltung 1052 durch das Wählsignal SEL0 gesteuert. Zusätzlich werden der erste Hauptschalter 1020 und der zweiten Hauptschalter 1030 durch die inverse Größe/SEL0 des Wählsignals SEL0 gesteuert, welches auch als Komplementär-SEL0-Signal bekannt ist.
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Um nun auf 11 einzugehen, so ist in dieser Figur eine Überkreuzungsschaltung 1110 veranschaulicht, um eine Stufe zusammen mit einer Überkreuzungsverbindung 910 von 9 gemäß einer Ausführungsform der Erfindung zu implementieren. Die spezielle Ausführungsform der Überkreuzungsschaltung 1110 enthält einen ersten Hauptschalter 1120 in dem ersten Datenpfad 631 und einen zweiten Hauptschalter 1130 in dem zweiten Datenpfad 632, die durch das Ordnungssignal SEL0 und den internen Takt ICK gesteuert werden. Der erste und der zweite Hauptschalter 1120, 1130 können als Verbindungsgates implementiert werden, obwohl die Erfindung in dieser Hinsicht nicht eingeschränkt ist.
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Ein erster Überkreuzungsleiter 1140 verbindet den ersten Pfad 631 mit dem zweiten Pfad 632, wobei ein erster Überkreuzungsschalter 1142 zwischen den Pfaden vorhanden ist. Ein zweiter Kreuzungsleiter 1150 verbindet den zweiten Pfad 632 mit dem ersten Pfad 631, wobei ein zweiter Überkreuzungsschalter 1152 zwischen den Pfaden vorhanden ist. Der erste und der zweite Überkreuzungsschalter 1142, 1152 können als Verbindungsgatter implementiert werden, obwohl die Erfindung in dieser Hinsicht nicht eingeschränkt ist.
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Bei der Ausführungsform von 11 ist ein erstes Verriegelungsgatter 1161 in den ersten Pfad 631 eingefügt und wird durch das interne Taktsignal ICK gesteuert. In ähnlicher Weise ist ein zweites Verriegelungsgatter 1162 in den zweiten Pfad 632 eingefügt und wird durch das interne Taktsignal ICK gesteuert.
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12 zeigt eine Tabelle, die Beispielstypen einer Burst-Auftragserteilung (burst ordering) zeigt, und zwar für einen 8-Bit-Burst. Bei den linksseitigen Spalten sind Steuerbits A2, A1, A0 des Burst-Auftragserteilungssteuersignals A[2:0] vorhanden. An den rechtsseitigen Spalten sind Nummern oder Zahlen der Bits für die sequentielle Ordnung gezeigt und auch für die Ordnung gemäß einem Verschachtelungstyp.
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Bei der Erfindung werden Ordnungssignale SEL0, SEL1 und SEL2 durch Kombinieren von Adressen-, Sequentiell- und Verschachtelungssignalen generiert. Es sind alle Abwandlungen für die Wiederordnung der Daten möglich, indem die geeigneten Ordnungssignale SEL0, SEL1 und SEL2 ausgewählt werden.
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13 zeigt ein Zeitsteuerdiagramm für einen 8-Bit-Burst-Verschachtelungsmodusbetrieb für eine Vorrichtung gemäß einer Ausführungsform der Erfindung. Um dies spezieller darzustellen, handelt es sich um einen 8-Bit-Vorauslesefall, und zwar während einer doppelten Datenleseoperation (DDR), bei der die Burst-Ordnungsadressen A[2:0] gleich 101 lauten und vom Verschachtelungstyp sind.
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Um nun auf 14 einzugehen, so wird ein Flußdiagramm 1400 dazu verwendet, um ein Verfahren gemäß einer Ausführungsform der Erfindung zu veranschaulichen. Das Verfahren des Flußdiagramms 1400 kann in Verbindung mit irgendeiner der Vorrichtungen der Erfindung verwendet werden. Es sei darauf hingewiesen, daß irgendein Wiederordnungsschema (reordering scheme) möglich ist.
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Gemäß einer Box 1410 werden Datenbits aus Speicherzellen in örtliche Leseverstärker vorausgelesen.
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Gemäß einer nächsten Box 1420 werden Datenbits von den örtlichen Leseverstärkern in jeweilige einzelne Datenpfade weitergeschickt, die an einem Parallel-zu-Seriell-Umsetzer enden.
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Gemäß der nächsten Box 1425 wird ein erstes Ordnungssignal empfangen. Es wird festgelegt, ob es gewünscht wird, die Pfade zu ändern, was von dem ersten Ordnungssignal abhängt. Der Prozeß wird auch als Datenaustauschvorgang bezeichnet.
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Wenn dieser nicht stattfindet, schreitet die Ausführung zu der Box 1445 voran.
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Wenn die Entscheidung ja lautet, dann wird gemäß einer nächsten Box 1430 ein erstes Datenbit von einem ersten einen der Pfade zu einem zweiten einen der Pfade übertragen. Optional wird ein zweites Datenbit gleichlaufend von dem zweiten Pfad zu dem ersten Pfad übertragen. Dann wird gemäß einer nächsten Box 1440 das erste Datenbit durch eine Stufe des zweiten Pfades bearbeitet. In bevorzugter Weise wird das zweiten Datenbit gleichlaufend durch eine Stufe des ersten Pfades bearbeitet. Der Entscheidungsvorgang schreitet dann zu der Box 1445 voran.
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Gemäß einer nächsten Box 1445 wird ein zweites Ordnungssignal empfangen. Es wird festgelegt, ob es wünschenswert ist, die Pfade zu ändern, was von dem zweiten Ordnungssignal abhängt.
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Wenn dies nicht der Fall ist, schreitet der Entscheidungsvorgang zu der Box 1465 voran.
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Wenn die Entscheidung ja lautet, dann wird gemäß einer nächsten Box 1450 das erste Datenbit von dem zweiten Pfad zu einem dritten Pfad der Pfade übertragen. Optional kann ein drittes Datenbit gleichlaufend von dem dritten Pfad zu dem zweiten Pfad übertragen werden. Gemäß einer nächsten Box 1460 wird das erste Datenbit durch eine Stufe des dritten Pfades bearbeitet. In bevorzugter Weise wird das dritte Datenbit gleichlaufend durch eine Stufe des zweiten Pfades bearbeitet. Dann schreitet der Entscheidungsvorgang zu der Box 1445 voran.
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Gemäß einer nächsten Box 1465 wird ein drittes Ordnungssignal empfangen. Es wird festgelegt, ob es wünschenswert ist, die Pfade zu ändern, was von dem dritten Ordnungssignal abhängt.
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Wenn dies nicht der Fall ist, gelangt der Entscheidungsvorgang zu einer Box 1490.
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Wenn die Entscheidung ja lautet, dann wird gemäß einer nächsten Box 1470 das erste Datenbit von dem dritten Pfad zu einem vierten Pfad der Pfade übertragen. Optional kann ein viertes Datenbit gleichlaufend oder gleichzeitig von dem vierten Pfad zu dem dritten Pfad übertragen werden. Gemäß einer nächsten Box 1480 wird das erste Datenbit durch eine Stufe des vierten Pfades bearbeitet. In bevorzugter Weise wird das vierte Datenbit gleichlaufend bzw. gleichzeitig durch eine Stufe des dritten Pfades bearbeitet. Dann schreitet der Entscheidungsvorgang zu der Box 1490 voran.
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Gemäß einer nächsten Box 1490 werden die verarbeiteten Datenbits in dem Parallel-zu-Seriell-Umsetzer empfangen. Dort können sie dann in serielle Form gebracht werden.
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Ein Fachmann auf dem vorliegenden Gebiet ist somit im Stande, die vorliegende Erfindung im Hinblick auf die hier gelieferte Beschreibung in der Praxis umzusetzen, die auch als Gesamtbeschreibung zu interpretieren ist. Vielfältige Einzelheiten wurden dargestellt, um ein klareres Verständnis der Erfindung zu ermöglichen. Ansonsten wurden gut bekannte Merkmale hier in Einzelheiten nicht beschrieben, um die Erfindung nicht in unnötiger Weise unverständlich zu machen.
